CN117632167A - 基于PCIe总线的FPGA并行升级方法、装置、设备和介质 - Google Patents

Abstract

本发明实施例公开了一种基于PCIe总线的FPGA并行升级方法、装置、设备和介质。其中，该方法包括：拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。本技术方案，能够采用并行升级方式有效缩短FPGA升级时间，通过同时使用PCIe总线中的收线路和发线路提高了PCIe总线的利用率，从而加快了FPGA升级速度，有助于提升用户体验。

Description

基于PCIe总线的FPGA并行升级方法、装置、设备和介质

技术领域

本发明涉及FPGA升级技术领域，尤其涉及一种基于PCIe总线的FPGA并行升级方法、装置、设备和介质。

背景技术

大型的拼接控制管理设备(简称拼控设备)通常是由一个主控和多张输入及输出板卡组成，每个输入和输出板卡通常会下挂多个FPGA(Field Programmable Gate Array，现场可编程门阵列)。由于原始视频数据的数据量很大，目前多采用PCIe(PeripheralComponent Interconnect Express，高速串行计算机扩展总线标准)总线进行数据传输。在进行FPGA升级时，通常通过SIP(Serial Peripheral Interface，串行外设接口)总线从Flash(闪存)启动。

现有技术中，通常采用串行升级的方式对各板卡下挂的FPGA进行升级，如图1所示，FPGA1在等待写入完成(即成功升级)之后，才能告知主控下发下一包写入数据，以继续对FPGA2进行升级，以此类推。然而，对于大型拼控设备来说，通常需要支持多输入输出，这就意味着整个拼控设备可能包含上百个甚至更多数量的FPGA，并且SIP总线和Flash的写入速度较慢。在这种情况下，如果仍然按照串行方式进行FPGA升级，将会导致FPGA升级时间过长，升级速度较慢，从而严重影响用户体验。

发明内容

本发明提供了一种基于PCIe总线的FPGA并行升级方法、装置、设备和介质，能够提高PCIe总线的利用率，有效缩短FPGA升级时间，加快FPGA升级速度，有助于提升用户体验。

根据本发明的一方面，提供了一种基于PCIe总线的FPGA并行升级方法，所述方法包括：

拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；

所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；

所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。

可选的，所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA，包括：

所述目标FPGA根据配置空间地址从所述待升级FPGA中确定下游FPGA；其中，预先为所述待升级FPGA设置连续的配置空间地址。

可选的，在所述拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之前，所述方法还包括：

确定所述拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA；其中，根据预先分配的配置空间地址，所述PCIe总线号最小的待升级FPGA的配置空间地址在所述待升级FPGA中最小。

可选的，所述目标FPGA为目标类型的FPGA；

相应的，所述确定所述拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA，包括：

确定所述拼控设备中目标类型的待升级FPGA中PCIe总线号最小的待升级FPGA为目标FPGA。

可选的，所述目标FPGA根据配置空间地址从所述待升级FPGA中确定下游FPGA，包括：

确定与目标配置空间地址连续的候选配置空间地址对应的FPGA为候选FPGA；其中，所述目标配置空间地址为所述目标FPGA的配置空间地址；

若所述候选FPGA的配置空间中保存的类型标识信息与所述目标FPGA匹配一致，则确定所述候选FPGA为下游FPGA；

否则，根据所述配置空间地址继续确定类型标识信息匹配的下游FPGA。

可选的，所述目标类型包括输入类型和输出类型；所述升级文件为与所述目标类型匹配的升级文件。

可选的，所述收线路为PCIe总线中的RX线路，所述发线路为PCIe总线中的TX线路。

根据本发明的另一方面，提供了一种基于PCIe总线的FPGA并行升级装置，包括：

升级信息接收模块，用于拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；

下游FPGA确定模块，用于所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；

升级信息转发模块，用于所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。

根据本发明的另一方面，提供了一种基于PCIe总线的FPGA并行升级电子设备，所述电子设备包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本发明任一实施例所述的基于PCIe总线的FPGA并行升级方法。

根据本发明的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本发明任一实施例所述的基于PCIe总线的FPGA并行升级方法。

本发明实施例的技术方案，拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；目标FPGA从拼控设备的待升级FPGA中确定下游FPGA；目标FPGA通过PCIe总线中的发线路将升级指令和升级文件转发给下游FPGA，以使下游FPGA根据升级指令和升级文件进行升级，同时将下游FPGA作为目标FPGA继续确定下一个下游FPGA。本技术方案，能够采用并行升级方式有效缩短FPGA升级时间，通过同时使用PCIe总线中的收线路和发线路提高了PCIe总线的利用率，从而加快FPGA升级速度，有助于提升用户体验。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的一种基于PCIe总线的FPGA串行升级方法的示意图；

图2是根据本发明实施例一提供的一种基于PCIe总线的FPGA并行升级方法的流程图；

图3是根据本发明实施例一提供的一种收线路和发线路的示意图；

图4是根据本发明实施例一提供的一种基于PCIe总线的FPGA并行升级方法的示意图；

图5为本发明实施例二提供的一种基于PCIe总线的FPGA并行升级装置的结构示意图；

图6是实现本发明实施例的一种基于PCIe总线的FPGA并行升级方法的电子设备的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”“目标”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例一

图2为本发明实施例一提供的一种基于PCIe总线的FPGA并行升级方法的流程图，本实施例可适用于对基于PCIe总线的FPGA进行快速并行升级的情况，该方法可以由基于PCIe总线的FPGA并行升级装置来执行，该基于PCIe总线的FPGA并行升级装置可以采用硬件和/或软件的形式实现，该基于PCIe总线的FPGA并行升级装置可配置于具有数据处理能力的电子设备中。如图2所示，该方法包括：

S210，拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件。

本实施例的技术方案，适合对拥有较多FPGA板卡的PCIe拼控设备进行FPGA快速并行升级，能够有效缩短FPGA升级时间，加快FPGA升级速度，提升用户体验。需要说明的是，PCIe总线是一种高速全双工总线，在现有的升级方法中仅使用了FPGA作为PCIe端节点时的收线路，并未使用PCIe的发线路。本方案在使用收线路进行数据接收的同时使用发线路进行数据发送，使得PCIe总线的利用率大大提高，从而加快了FPGA的升级速度。

其中，目标FPGA可以是指当前处于升级状态的FPGA。收线路可以是指用于接收数据的线路。升级指令可以是指用于指示FPGA进行升级的操作指令。升级文件可以是指用于实现FPGA升级的文件，例如升级文件可以是TLP报文形式。

本实施例中，在拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之后，目标FPGA根据升级指令和升级文件进行升级。可选的，在目标FPGA根据升级指令和升级文件进行升级之前，还包括：将目标FPGA的版本号信息与升级指令和升级文件的版本号信息进行比较；根据比较结果确定是否对目标FPGA进行升级。

本实施例中，可以在目标FPGA接收到升级指令和升级文件之后，首先根据升级指令和升级文件的版本号信息判断是否需要对目标FPGA进行升级，具体的，可以将目标FPGA的版本号信息与升级指令和升级文件的版本号信息进行比较，若目标FPGA的版本号高于或者等于升级指令和升级文件的版本号，则无需对目标FPGA进行升级；若目标FPGA的版本号低于升级指令和升级文件的版本号，则需要对目标FPGA进行升级，此时可根据升级指令和升级文件进行升级。

S220，目标FPGA从拼控设备的待升级FPGA中确定下游FPGA。

其中，待升级FPGA可以是指等待被升级的FPGA。需要说明的是，目标FPGA也属于待升级FPGA，可以理解为目标FPGA是预先从待升级FPGA中确定的一个FPGA。下游FPGA可以理解为与目标FPGA相关联的下一个待升级FPGA。

本实施例中，在目标FPGA接收到升级指令和升级文件之后，可由目标FPGA从拼控设备的待升级FPGA中确定出下游FPGA。示例性的，可以根据预先建立的PCIe树结构确定下游FPGA。具体的，PCIe树结构可以针对拼控设备中所有FPGA建立FPGA的上下游关系，示例性的，上下游关系可以根据各FPGA在PCIe总线中的位置进行确定。其中，PCIe树结构可以用于表征拼控设备中每个FPGA之间的关联关系。例如，FPGA1的下游FPGA为FPGA2，FPGA2的下游FPGA为FPGA3，以此类推。根据PCIe树结构可以确定出每个待升级FPGA的下游FPGA。

S230，目标FPGA通过PCIe总线中的发线路将升级指令和升级文件转发给下游FPGA，以使下游FPGA根据升级指令和升级文件进行升级，同时将下游FPGA作为目标FPGA继续确定下一个下游FPGA。

其中，发线路可以是指PCIe总线中用于发送数据的线路。本实施例中，在确定好下游FPGA之后，可由目标FPGA通过PCIe总线中的发线路将升级指令和升级文件转发给下游FPGA，以使下游FPGA可以根据升级指令和升级文件进行升级，能够节约主控升级任务时间，从而提高了升级速度。同时可以将下游FPGA作为目标FPGA，并通过新的目标FPGA继续确定下一个下游FPGA。

可选的，收线路为PCIe总线中的RX线路，发线路为PCIe总线中的TX线路。如图3所示为收线路和发线路的示意图，设备1和设备2是PCIe设备端，即FPGA，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为数据发送端和数据接收端。在PCIe总线的物理链路中发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，对于设备1而言，从TX端到RX端的线路为发线路，该条线路对于设备2而言为收线路，同理，对于设备2而言，从TX端到RX端的线路为发线路，该条线路对于设备1而言为收线路。

可选的，在下游FPGA根据升级指令和升级文件进行升级之前，还包括：将下游FPGA的版本号信息与升级指令和升级文件的版本号信息进行比较；根据比较结果确定是否对下游FPGA进行升级。本实施例中，在下游FPGA根据升级指令和升级文件进行升级之前，首先根据升级指令和升级文件的版本号信息判断是否需要对下游FPGA进行升级。具体的，可以将下游FPGA的版本号信息与升级指令和升级文件的版本号信息进行比较，若下游FPGA的版本号高于或者等于升级指令和升级文件的版本号，无需对下游FPGA进行升级；若下游FPGA的版本号低于升级指令和升级文件的版本号，则需要对下游FPGA进行升级，此时可以根据升级指令和升级文件进行升级。

需要说明的是，本实施例中的目标FPGA和下游FPGA是可以根据FPGA的当前升级状态进行动态变化，并不是固定不变的。具体的，当前正处于升级状态的FPGA为目标FPGA，与目标FPGA关联的待升级FPGA为下游FPGA。可以理解的是，当目标FPGA发生变化时，其对应的下游FPGA也会相应发生变化。

图4为本发明实施例一提供的一种基于PCIe总线的FPGA并行升级方法的示意图。其中，一共包含了3个待升级FPGA，且FPGA1为目标FPGA，FPGA2为FPGA1的下游FPGA，FPGA3为FPGA2的下游FPGA。如图4所示，FPGA1首先通过PCIe总线中的收线路接收主控发送的升级指令和升级文件，并可根据升级指令和升级文件中的版本号信息判断是否需要对FPGA1进行升级。示例性的，可以将FPGA1的当前版本号与升级指令和升级文件的版本号进行比较，并根据比较结果确定是否需要升级。若当前版本号高于升级指令和升级文件中的版本号或者当前版本号与升级指令和升级文件中的版本号相同，则不需要对FPGA1进行升级，此时可以在FPGA1确定出FPGA2后，直接通过PCIe总线中的发线路将升级指令和升级文件转发给FPGA2。相反的，若当前版本号低于升级指令和升级文件的版本号，则需要对FPGA1进行升级，此时可以根据升级指令和升级文件通过SPI总线启动Flash进行升级，同时确定出FPGA2，并通过PCIe总线中的发线路将升级指令和升级文件转发给FPGA2。

FPGA2在接收到FPGA1转发的升级指令和升级文件之后，同样需要根据升级指令和升级文件的版本号信息判断是否需要对FPGA2进行升级。若需要对FPGA2进行升级，可以根据升级指令和升级文件通过SPI总线启动Flash进行升级，同时确定出FPGA3，并通过PCIe总线中的发线路将升级指令和升级文件转发给FPGA3；若不需要对FPGA2进行升级，则可以在FPGA2确定出FPGA3后，直接通过PCIe总线中的发线路将升级指令和升级文件转发给FPGA3。FPGA3在接收到FPGA2转发的升级指令和升级文件之后，同样需要根据升级指令和升级文件的版本号信息判断是否需要对FPGA3进行升级。若需要对FPGA3进行升级，可以根据升级指令和升级文件通过SPI总线启动Flash进行升级；若不需要对FPGA3进行升级，则无需进行任何升级操作。由此，便完成了所有待升级FPGA的升级任务。

本发明实施例的技术方案，拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；目标FPGA从拼控设备的待升级FPGA中确定下游FPGA；目标FPGA通过PCIe总线中的发线路将升级指令和升级文件转发给下游FPGA，以使下游FPGA根据升级指令和升级文件进行升级，同时将下游FPGA作为目标FPGA继续确定下一个下游FPGA。本技术方案，能够采用并行升级方式有效缩短FPGA升级时间，通过同时使用PCIe总线中的收线路和发线路提高了PCIe总线的利用率，从而加快FPGA升级速度有助于提升用户体验。

在本实施例中，可选的，目标FPGA从拼控设备的待升级FPGA中确定下游FPGA，包括：目标FPGA根据配置空间地址从待升级FPGA中确定下游FPGA；其中，预先为待升级FPGA设置连续的配置空间地址。

其中，配置空间地址可以是指为FPGA配置的空间大小所对应的地址。例如配置空间是为FPGA分配的固定大小的基址寄存器空间，本实施例中，可以预先为待升级FPGA设置的基址寄存器分配原则是基于连续地址进行分配。示例性的，假设有3个待升级FPGA，设置FPGA1的配置空间地址为M1，并将每个待升级FPGA的配置空间大小均设置为1GB，此时FPGA2的配置空间地址可以表示为M2＝M1+1GB，FPGA3的配置空间地址可以表示为M3＝M2+1GB(即M3＝M1+2GB)，也就是说，FPGA1、FPGA2和FPGA3的配置空间地址依次连续。当目标FPGA接收到升级指令和升级文件之后，可以自动访问与自身配置空间地址相邻的下一个配置空间地址，从而确定下游FPGA。在上述示例的基础上，假设FPGA1为目标FPGA，则在FPGA1接收到升级指令和升级文件之后，可以自动访问M1+1GB的配置空间地址(即M2)，从而可以确定出FPGA1的下游FPGA为FPGA2。

本方案通过这样的设置，可使目标FPGA根据配置空间地址从待升级FPGA中快速准确地确定出下游FPGA。

在本实施例中，可选的，在拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之前，所述方法还包括：确定拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA；其中，根据预先分配的配置空间地址，PCIe总线号最小的待升级FPGA的配置空间地址在待升级FPGA中最小。

其中，PCIe总线号可以是指PCIe总线所对应的编号。具体的，根据预先分配的配置空间地址，PCIe总线号最小的待升级FPGA的配置空间地址在待升级FPGA中最小。本实施例中，在拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之前，可以将拼控设备中PCIe总线号最小的待升级FPGA确定为目标FPGA。

本方案通过这样的设置，可以确保遍历到所有的待升级FPGA的配置空间地址，避免发生FPGA的升级遗漏问题。

在本实施例中，可选的，目标FPGA为目标类型的FPGA；相应的，确定拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA，包括：确定拼控设备中目标类型的待升级FPGA中PCIe总线号最小的待升级FPGA为目标FPGA。

其中，目标类型可以是指目标FPGA所在的板卡类型。可选的，目标类型包括输入类型和输出类型；升级文件为与目标类型匹配的升级文件。其中，输入板卡下挂的FPGA为输入类型的FPGA，输出板卡下挂的FPGA为输出类型的FPGA，且升级文件为与目标类型匹配的升级文件。需要说明的是，对于与目标FPGA具有相同类型的待升级FPGA，其升级指令和升级文件也相同。

本实施例中，可以将拼控设备中目标类型的待升级FPGA中PCIe总线号最小的待升级FPGA确定为目标FPGA。示例性的，假设目标类型为输入类型，且拼控设备中输入类型的待升级FPGA中FPGA1的PCIe总线号最小，此时可将FPGA1确定为目标FPGA。

本方案通过这样的设置，可以快速准确地找到与目标FPGA类型相同的待升级FPGA。

在本实施例中，可选的，目标FPGA根据配置空间地址从待升级FPGA中确定下游FPGA，包括：确定与目标配置空间地址连续的候选配置空间地址对应的FPGA为候选FPGA；其中，目标配置空间地址为目标FPGA的配置空间地址；若候选FPGA的配置空间中保存的类型标识信息与目标FPGA匹配一致，则确定候选FPGA为下游FPGA；否则，根据配置空间地址继续确定类型标识信息匹配的下游FPGA。

其中，目标配置空间地址可以是指目标FPGA的配置空间地址。候选配置空间地址可以是指暂被选定的与目标配置空间地址连续的配置空间地址。候选FPGA可以是指与候选配置空间对应的FPGA。类型标识信息可以是指用于标识FPGA类型的信息，即通过类型标识信息可以明确知道FPGA的类型。例如，类型标识信息可以是设备ID信息。具体的，若两个FPGA的设备ID信息相同，则表明这两个FPGA的类型相同。

本实施例中，可以首先确定出候选FPGA，其所对应的候选配置空间地址与目标配置空间地址连续。若候选FPGA的配置空间中保存的类型标识信息与目标FPGA匹配一致，可以确定候选FPGA为下游FPGA；否则，需要根据配置空间地址继续确定类型标识信息匹配的下游FPGA。

示例性的，假设目标FPGA为FPGA1，候选FPGA为FPGA2，且FPGA1的设备ID号为10ee:7022。如果FPGA2的配置空间中保存的设备ID号也为10ee:7022，则表明FPGA2与FPGA1的类型相同，即FPGA2与FPGA1匹配一致，此时可以将FPGA2确定为FPGA1的下游FPGA；如果FPGA2的配置空间中保存的设备ID号不是10ee:7022，则表明FPGA2与FPGA1的类型不相同，即FPGA2与FPGA1不匹配，此时需要将与FPGA2配置空间地址连续的FPGA3确定为候选FPGA，并重复上述匹配判断过程确定FPGA3是否与FPGA1匹配一致，直至找到与FPGA1匹配一致的待升级FPGA，并将其确定为FPGA1的下游FPGA。

本方案通过这样的设置，可以通过类型标识信息快速准确地确定目标FPGA的下游FPGA。

实施例二

图5为本发明实施例二提供的一种基于PCIe总线的FPGA并行升级装置的结构示意图，该装置可执行本发明任意实施例所提供的基于PCIe总线的FPGA并行升级方法，具备执行方法相应的功能模块和有益效果。如图5所示，该装置包括：

升级信息接收模块510，用于拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；

下游FPGA确定模块520，用于所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；

升级信息转发模块530，用于所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。

可选的，所述下游FPGA确定模块520，包括：

下游FPGA确定单元，用于所述目标FPGA根据配置空间地址从所述待升级FPGA中确定下游FPGA；其中，预先为所述待升级FPGA设置连续的配置空间地址。

可选的，所述装置还包括：

目标FPGA确定模块，用于在所述拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之前，确定所述拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA；其中，根据预先分配的配置空间地址，所述PCIe总线号最小的待升级FPGA的配置空间地址在所述待升级FPGA中最小。

可选的，所述目标FPGA为目标类型的FPGA；

相应的，所述目标FPGA确定模块，具体用于：

确定所述拼控设备中目标类型的待升级FPGA中PCIe总线号最小的待升级FPGA为目标FPGA。

可选的，所述下游FPGA确定单元，用于：

确定与目标配置空间地址连续的候选配置空间地址对应的FPGA为候选FPGA；其中，所述目标配置空间地址为所述目标FPGA的配置空间地址；

若所述候选FPGA的配置空间中保存的类型标识信息与所述目标FPGA匹配一致，则确定所述候选FPGA为下游FPGA；

否则，根据所述配置空间地址继续确定类型标识信息匹配的下游FPGA。

可选的，所述目标类型包括输入类型和输出类型；所述升级文件为与所述目标类型匹配的升级文件。

可选的，所述收线路为PCIe总线中的RX线路，所述发线路为PCIe总线中的TX线路。

本发明实施例所提供的一种基于PCIe总线的FPGA并行升级装置可执行本发明任意实施例所提供的一种基于PCIe总线的FPGA并行升级方法，具备执行方法相应的功能模块和有益效果。

实施例三

图6示出了可以用来实施本发明的实施例的电子设备10的结构示意图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备(如头盔、眼镜、手表等)和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本发明的实现。

如图6所示，电子设备10包括至少一个处理器11，以及与至少一个处理器11通信连接的存储器，如只读存储器(ROM)12、随机访问存储器(RAM)13等，其中，存储器存储有可被至少一个处理器执行的计算机程序，处理器11可以根据存储在只读存储器(ROM)12中的计算机程序或者从存储单元18加载到随机访问存储器(RAM)13中的计算机程序，来执行各种适当的动作和处理。在RAM 13中，还可存储电子设备10操作所需的各种程序和数据。处理器11、ROM 12以及RAM 13通过总线14彼此相连。输入/输出(I/O)接口15也连接至总线14。

电子设备10中的多个部件连接至I/O接口15，包括：输入单元16，例如键盘、鼠标等；输出单元17，例如各种类型的显示器、扬声器等；存储单元18，例如磁盘、光盘等；以及通信单元19，例如网卡、调制解调器、无线通信收发机等。通信单元19允许电子设备10通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

处理器11可以是各种具有处理和计算能力的通用和/或专用处理组件。处理器11的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的处理器、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。处理器11执行上文所描述的各个方法和处理，例如基于PCIe总线的FPGA并行升级方法。

在一些实施例中，基于PCIe总线的FPGA并行升级方法可被实现为计算机程序，其被有形地包含于计算机可读存储介质，例如存储单元18。在一些实施例中，计算机程序的部分或者全部可以经由ROM 12和/或通信单元19而被载入和/或安装到电子设备10上。当计算机程序加载到RAM 13并由处理器11执行时，可以执行上文描述的基于PCIe总线的FPGA并行升级方法的一个或多个步骤。备选地，在其他实施例中，处理器11可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行基于PCIe总线的FPGA并行升级方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本发明的方法的计算机程序可以采用一个或多个编程语言的任何组合来编写。这些计算机程序可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器，使得计算机程序当由处理器执行时使流程图和/或框图中所规定的功能/操作被实施。计算机程序可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本发明的上下文中，计算机可读存储介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的计算机程序。计算机可读存储介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。备选地，计算机可读存储介质可以是机器可读信号介质。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在电子设备上实施此处描述的系统和技术，该电子设备具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给电子设备。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)、区块链网络和互联网。

计算系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，又称为云计算服务器或云主机，是云计算服务体系中的一项主机产品，以解决了传统物理主机与VPS服务中，存在的管理难度大，业务扩展性弱的缺陷。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种基于PCIe总线的FPGA并行升级方法，其特征在于，包括：

拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；

所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；

所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。

2.根据权利要求1所述的方法，其特征在于，所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA，包括：

所述目标FPGA根据配置空间地址从所述待升级FPGA中确定下游FPGA；其中，预先为所述待升级FPGA设置连续的配置空间地址。

3.根据权利要求2所述的方法，其特征在于，在所述拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件之前，所述方法还包括：

确定所述拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA；其中，根据预先分配的配置空间地址，所述PCIe总线号最小的待升级FPGA的配置空间地址在所述待升级FPGA中最小。

4.根据权利要求3所述的方法，其特征在于，所述目标FPGA为目标类型的FPGA；

相应的，所述确定所述拼控设备中PCIe总线号最小的待升级FPGA为目标FPGA，包括：

确定所述拼控设备中目标类型的待升级FPGA中PCIe总线号最小的待升级FPGA为目标FPGA。

5.根据权利要求4所述的方法，其特征在于，所述目标FPGA根据配置空间地址从所述待升级FPGA中确定下游FPGA，包括：

确定与目标配置空间地址连续的候选配置空间地址对应的FPGA为候选FPGA；其中，所述目标配置空间地址为所述目标FPGA的配置空间地址；

若所述候选FPGA的配置空间中保存的类型标识信息与所述目标FPGA匹配一致，则确定所述候选FPGA为下游FPGA；

否则，根据所述配置空间地址继续确定类型标识信息匹配的下游FPGA。

6.根据权利要求4所述的方法，其特征在于，所述目标类型包括输入类型和输出类型；所述升级文件为与所述目标类型匹配的升级文件。

7.根据权利要求1所述的方法，其特征在于，所述收线路为PCIe总线中的RX线路，所述发线路为PCIe总线中的TX线路。

8.一种基于PCIe总线的FPGA并行升级装置，其特征在于，包括：

升级信息接收模块，用于拼控设备中的目标FPGA通过PCIe总线中的收线路接收升级指令和升级文件；

下游FPGA确定模块，用于所述目标FPGA从所述拼控设备的待升级FPGA中确定下游FPGA；

升级信息转发模块，用于所述目标FPGA通过PCIe总线中的发线路将所述升级指令和所述升级文件转发给所述下游FPGA，以使所述下游FPGA根据所述升级指令和所述升级文件进行升级，同时将所述下游FPGA作为目标FPGA继续确定下一个下游FPGA。

9.一种基于PCIe总线的FPGA并行升级电子设备，其特征在于，所述电子设备包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-7中任一项所述的基于PCIe总线的FPGA并行升级方法。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现权利要求1-7中任一项所述的基于PCIe总线的FPGA并行升级方法。