CN117581481A - 逐次比较型a/d转换器 - Google Patents

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CN117581481A CN202280040473.7A CN202280040473A CN117581481A CN 117581481 A CN117581481 A CN 117581481A CN 202280040473 A CN202280040473 A CN 202280040473A CN 117581481 A CN117581481 A CN 117581481A
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Abstract

电容阵列型D/A转换器(110)对输入电压(IN)取样，输出与基于输入电压(IN)和控制数据(ctrl)的阈值电压(VTH)相应的信号。比较电路(120)接收电容阵列型D/A转换器(110)的输出，根据比较时钟(cmpclk)进行比较处理。时钟生成电路(130)生成逐次比较时钟(sarclk)。逻辑电路(140)将基于逐次比较时钟(sarclk)的比较时钟(cmpclk)供给至比较电路。逻辑电路(140)在从A/D转换动作开始，若在检测到规定的第一循环数的外部时钟(AD16CLK)之前，检测到规定的第二循环数的逐次比较时钟(sarclk)，则判定为正常，若没有检测到，则判定为异常。

Description

逐次比较型A/D转换器
技术领域
本公开涉及逐次比较型A/D转换器。
背景技术
作为中分辨率～高分辨率(例如8比特以上)的A/D转换器(ADC：Analog DigitalConverter)，使用逐次比较型(SAR：Successive Approximation Register：逐次比较寄存器)。SARADC对输入电压采样保持，将其与第一次的阈值电压比较。然后，根据比较结果，决定第二次的阈值电压，再次进行比较。通过重复该动作，通过二进制搜索，模拟电压被转换为数字信号。
现有技术文献
专利文献
专利文献1：日本特开2021-64873号公报
发明内容
发明要解决的技术问题
本公开涉及SARADC，其一方案的例示性的目的之一在于提供一种能够检测到转换异常的逐次比较型A/D转换器。
用于解决技术问题的方法
本公开的一方案为逐次比较型A/D转换器。逐次比较型A/D转换器包括：电容阵列型D/A转换器，对输入电压采样，将控制数据转换为阈值电压，输出与输入电压和阈值电压相应的信号；比较电路，接收电容阵列型D/A转换器的输出，根据比较时钟进行比较处理；时钟生成电路，根据比较电路的输出，生成逐次比较时钟；以及逻辑电路，接收表示比较电路的比较结果的比较信号和逐次比较时钟，更新控制数据，并将基于逐次比较时钟的比较时钟供给至比较电路。逻辑电路在从A/D转换动作开始，检测到规定的第一循环数的外部时钟之前，若检测到规定的第二循环数的逐次比较时钟，则判定为正常；若在检测到第一循环数的外部时钟的时刻，未检测到第二循环数的逐次比较时钟，则判定为异常。
此外，将上述构成要素任意组合的方案、或将本公开的表现在方法、装置等之间转换的方案作为本发明的方案也是有效的。
发明效果
根据本公开的一方案，能够检测异常。
附图说明
图1是示出实施方式的SARADC的基本结构的框图。
图2是说明正常时的SARADC的动作的图。
图3是说明异常时的SARADC的动作的图。
图4是示出SARADC的具体的构成例的电路图。
图5是示出异常检测电路的构成例的电路图。
图6是示出异常检测电路的具体的构成例的电路图。
图7是说明图4的SARADC的正常时的动作的时序图。
图8是说明图4的SARADC的异常时的动作的时序图。
图9是变形例1的SARADC的电路图。
具体实施方式
(实施方式的概要)
说明本公开的几个例示性的实施方式的概要。该概要作为后续的详细说明的前言，以实施方式的基本性理解为目的，简要说明一个或多个实施方式的几个概念，并不在于限定发明或公开的范围。该概要并不是应考虑的所有的实施方式的统括性的概要，并不在于限定实施方式的重要要素，也不在于划定一部分或所有方案的范围。为了方便起见，“一实施方式”有时用作指示本说明书公开的一个实施方式(实施例或变形例)或多个实施方式(实施例或变形例)。
一实施方式的逐次比较型A/D转换器包括：电容阵列型D/A转换器，对输入电压采样，将控制数据转换为阈值电压，输出与输入电压和阈值电压相应的信号；比较电路，接收电容阵列型D/A转换器的输出，根据比较时钟进行比较处理；时钟生成电路，根据比较电路的输出，生成逐次比较时钟；以及逻辑电路，接收表示比较电路的比较结果的比较信号和逐次比较时钟，更新控制数据，同时将基于逐次比较时钟的比较时钟供给至比较电路。逻辑电路从A/D转换动作开始，在检测到规定的第一循环数的外部时钟之前，若检测到规定的第二循环数的逐次比较时钟，则判定为正常，在检测到第一循环数的外部时钟的时刻，若未检测到第二循环数的逐次比较时钟，则判定为异常。
根据该结构，逐次比较时钟及比较时钟往来于比较电路和逻辑电路之间，从而生成与外部时钟非同步的自由振荡时钟，逐次比较型A/D转换器的逐次比较处理根据自由振荡时钟，与外部时钟非同步地进行。而且，可以利用外部时钟，规定A/D转换处理应完成的时限，在该时限以内，A/D转换处理没有完成的情况下，判定为异常。
在从外部观察该A/D转换器的情况下，与A/D转换器的内部时钟的频率无关地，在外部时钟的第一循环数经过后，保证A/D转换器的输出数据是确定的。
在一实施方式中，逻辑电路也可以包括：第一电路，在表示A/D转换器的转换动作开始的开始信号置于有效后，在外部时钟发生第一循环数后，将第一定时信号置于有效；第二电路，在开始信号置于有效后，在逐次比较时钟发生第二循环数后，将第二定时信号置于有效；以及判定电路，根据第一定时信号和第二定时信号，生成表示有无异常的故障信号。
在一实施方式中，也可以是，第一电路被构成为包括与外部时钟同步的计数器，能够读取第二定时信号被置于有效时的计数器的计数值。该计数值能够用在设计阶段的参数最优化或调试中。此外，在实际动作时，能够通过由控制A/D转换器的微控制器参照该计数值，从而确认电路动作的稳定性等。
在一实施方式中，第二电路还可以包括生成使能数据的使能数据生成电路，使能数据具有与逐次比较型A/D转换器的输出数据的比特数相同的比特数，在逐次比较时钟的每一个循环，作为1的比特从最高位比特向最低位比特移动。第二电路也可以在使能数据的最低位比特为1的状态下发生下一逐次比较时钟时，将第二定时信号置于有效。由此，第二定时信号就表示所有比特的处理结束的定时。
在一实施方式中，比较电路也可以包含：第一延迟电路，使比较时钟延迟；以及比较器，根据由第一延迟电路延迟的锁存时钟，比较电容阵列型D/A转换器的输出。能够根据第一延迟电路，规定自由振荡时钟的频率。
在一实施方式中，也可以是，第一延迟电路为可变延迟电路。由此，能够调节自由振荡时钟的频率。
在一实施方式中，也可以是，第一延迟电路的延迟时间能够从外部设定。
在一实施方式中，也可以是，逐次比较型A/D转换器还包括延迟时间调节电路，其自动调节第一延迟电路的延迟时间。
在一实施方式中，也可以是，比较器是具有两输出的差动比较器，当锁存时钟为第一电平时，两输出为高，锁存时钟为第二电平时，两输出之中与比较结果相应的一方为低，时钟生成电路包括接收比较器的两输出的NAND门。
在一实施方式中，也可以是，逻辑电路在A/D转换动作开始后，生成与外部时钟同步的种脉冲，时钟生成电路被输入种脉冲。由此，能够使A/D转换开始的定时与外部时钟同步。
在一实施方式中，逐次比较型A/D转换器还可以具备第二延迟电路，其使时钟生成电路的输出延迟，生成逐次比较时钟。由此，能够调整逻辑电路的动作定时。
在一实施方式中，逐次比较型A/D转换器还可以一体集成在一个半导体基板。所谓“一体集成”，包含电路的构成要素全部形成在半导体基板上的情况、一体集成电路的主要构成要素的情况，为了调节电路常数，一部分电阻或电容器等也可以被设置于半导体基板的外部。通过将电路集成在一个芯片上，能够削减电路面积，同时能够均匀地保持电路元件的特性。
(实施方式)
在本说明书中，所谓“部件A与部件B连接的状态”，包括部件A和部件B物理地直接地连接的情况，还包括部件A和部件B经由对它们的电连接状态不产生实质影响的、或不损害通过它们的耦合所实现的功能或效果的其他部件间接地连接的情况。
同样地，所谓“部件C被连接在(设置在)部件A和部件B之间的状态”是指，除直接连接部件A和部件C，或直接连接部件B和部件C的情况外，还包含对它们的电连接状态不产生实质影响地、或不损害通过它们的耦合所实现的功能或效果地、经由其他部件间接地连接的情况。
图1是示出实施方式的逐次比较型A/D转换器(SARADC)100的基本结构的框图。SARADC100被一体集成于一个半导体基板。SARADC100可以是A/D转换器的专用芯片，也可以被集成于具有其他功能的IC(Integrated Circuit：集成电路)。
首先，说明SARADC100的输入输出。
SARADC100将输入端子IN所被输入的模拟的输入电压转换为数字N比特(N为2以上的整数)的输出数据AD16DAT。在本实施方式中，SARADC100为N＝16比特，将输出数据记录为AD16DAT[15：0]。输入信号IN可以是单端信号，也可以是差动信号。
至少一个基准电压VREF被供给至SARADC100。
从外部向SARADC100供给外部时钟(系统时钟)AD16CLK。此外，SARADC100被输入指示A/D转换的开始的开始信号AD16CNV。SARADC100基本上与外部时钟AD16CLK同步动作，但因逐次比较处理是根据在SARADC100的内部生成的时钟(总称为内部时钟)进行的，故与外部时钟AD16CLK是非同步的。SARADC100在开始信号AD16CNV置于有效后，将表示输出数据AD16DAT[15：0]的确定的标志(结束信号)AD16FLG置于有效(例如高)。
如后文所述，SARADC100具有异常检测。SARADC100在检测到异常(具体而言A/D转换失败)时，将故障信号AD16CNVFAIL设为有效(例如高)。
以上为SARADC100的输入、输出。接着说明其结构。
SARADC100包括电容阵列型D/A转换器110、比较电路120、时钟生成电路130、逻辑电路140。
电容阵列型D/A转换器110、比较电路120、时钟生成电路130被形成于模拟模块102，逻辑电路140被形成于数字模块104。在模拟模块102和数字模块104的电源电压不同的情况下，模拟模块102和数字模块104之间设置电平移位器106。
电容阵列型D/A转换器110包括多个电容器和多个开关。电容阵列型D/A转换器110使用公知技术即可。电容阵列型D/A转换器110利用基准电压VREF，对输入电压INP、INN采样，并且在其内部生成与控制数据ctrl相应的阈值电压VTH。
电容阵列型D/A转换器110被输入逻辑电路140生成的定时信号vins。定时信号vins是指示输入电压IN的采样的信号，电容阵列型D/A转换器110在定时信号vins置于有效(例如H)期间，利用输入电压IN，对内部的电容器充电，对输入电压IN采样。
电容阵列型D/A转换器110在逐次转换的第k(k＝1，2，…)循环中，从逻辑电路140接收控制数据ctrlk。电容阵列型D/A转换器110将控制数据ctrlk转换为阈值电压VTHk。并且，电容阵列型D/A转换器110输出与输入电压IN和阈值电压VTHk相应的信号。
比较电路120接收电容阵列型D/A转换器110的输出，根据比较时钟cmpclk进行比较处理。从逻辑电路140供给比较时钟cmpclk。
比较电路120输出表示比较结果的比较信号comp。例如比较信号comp在输入信号IN大于阈值电压VTHk时为H(高)，小于时为L(低)。
时钟生成电路130根据比较电路120的输出comp，生成逐次比较时钟sarclk。逐次比较时钟sarclk与比较信号comp一起被供给逻辑电路140。
逻辑电路140接收表示比较电路120的比较结果的比较信号comp和逐次比较时钟sarclk，更新规定下一逐次比较循环中的阈值电压VTH的控制数据ctrl。该处理与一般的SARADC的处理相同。
此外，逻辑电路140生成基于逐次比较时钟sarclk的比较时钟cmpclk，供给比较电路120。在图1中，比较时钟cmpclk和逐次比较时钟sarclk仅在信号线142中流动，但实际上，比较时钟cmpclk相对于逐次比较时钟sarclk迟延。
信号线142、比较电路120、时钟生成电路130形成延迟循环144，在该延迟循环144内传播1周期间，时钟信号被进行奇数次逻辑反相。即，该延迟循环144可以理解为环形振荡器。环形振荡器(延迟循环)144的振荡频率与其延迟时间相应，比较时钟cmpclk及逐次比较时钟sarclk成为与外部时钟AD16CLK非同步的自由振荡时钟。
逻辑电路140具备异常检测电路200。异常检测电路200从A/D转换动作开始起，换言之从开始信号AD16CNV置于有效开始，对外部时钟AD16CLK的循环数和逐次转换时钟sarclk的循环数计数。异常检测电路200在检测到规定的第一循环数CYC1的外部时钟AD16CLK之前，若检测到规定的第二循环数CYC2的逐次比较时钟sarclk，则判定为正常，将故障信号AD16CNVFAIL置于无效。
相反，异常检测电路200从A/D转换动作开始，在检测到第一循环数CYC1的外部时钟AD16CLK之前，若没能检测到第二循环数CYC2的逐次比较时钟sarclk，则判定为异常，使故障信号AD16CNVFAIL置于有效。
从A/D转换开始，到外部时钟AD16CLK发生第一循环CYC1的时间Tend以
Tend＝CYC1×1/fext
表示。fext是外部时钟AD16CLK的频率，1/fext表示外部时钟AD16CLK的周期。该时间Tend是在SARADC100为正常时，A/D转换应完成的时限。
在检测到第一循环数CYC1的外部时钟AD16CLK之前，若检测到第二循环数CYC2的逐次转换时钟sarclk，则表示在时限之前，全部16比特的转换处理完成，输出数据AD16DAT[15：0]确定。即，表示A/D转换处理正常结束。
相反地，在检测到第一循环数CYC1的外部时钟AD16CLK的时刻，若未检测到第二循环数CYC2的逐次转换时钟sarclk，则表示在时限之前，全部16比特的转换处理没有完成。即，表示A/D转换处理失败。
第二循环数CYC2能够根据SARADC100的比特数N(该例中16)规定。在16比特的SARADC中，为了确定全部16比特的输出AD16DAT[15：0]，需要16次逐次比较处理，因此，以逐次比较时钟sarclk的16循环，A/D转换完成。第二循环数CYC2确定为与SARADC100的比特数N相等，或比其更长即可。
CYC2≧N
在逐次比较时钟sarclk以第二循环CYC2被检测到的定时，A/D转换完成。
在SARADC100的设计阶段，逐次转换时钟sarclk的频率fint能够由电路的设计值得知，因此，SARADC100的A/D转换处理需要的转换时间Tsarfin能够作为
Tsarfin＝CYC2×(1/fint)
估算。1/fint是自由振荡时钟的周期。
第一循环数CYC1能够根据转换时间Tsarfin和外部时钟AD16CLK的频率fext决定。例如，可以如
CYC1＝Tsarfin×fext+CYCmergin，
确定第一循环数CYC1。CYCmergin是循环数的余量，但也可以为0。
以上为SARADC100的构成。接着说明其动作。
图2是说明为正常时的SARADC100的动作的图。
在此，假定CYC1＝19，CYC2＝16。
开始信号AD16CNV被置于有效时，逻辑电路140向作为环形振荡器的延迟循环144注入种脉冲SP。在此，注入外部时钟AD16CLK的4循环长度的种脉冲SP。将该种脉冲SP作为起源，延迟循环144振荡，产生逐次比较时钟sarclk。
逻辑电路140在开始信号AD16CNV被置于有效后，对外部时钟AD16CLK计数。经过CYC1＝19循环后，成为时限Tend。
按逐次比较时钟sarclk的每1脉冲，进行逐次比较，输出数据AD16DAT[15：0]从最高位比特(MSB)向最低位比特依次确定。而且，在时限Tend之前，若检测到16循环(＝CYC2)的逐次比较时钟sarclk，则异常检测电路200判定为正常。
逻辑电路140在经过第一循环数CYC1之后，在例如比第一循环数CYC1进一步1循环后的第20循环，将结束信号AD16FLG置于有效。
SARADC100为正常，因此故障信号AD16CNVFAIL为无效(L)。
图3是说明异常时的SARADC100的动作的图。
逻辑电路140在开始信号AD16CNV被置于有效后，对外部时钟AD16CLK计数。经过CYC1＝19循环后，成为时限Tend。
按逐次比较时钟sarclk的每1脉冲，进行逐次比较，输出数据AD16DAT[15：0]从最高位比特(MSB)向最低位比特依次确定。
在经过了时限Tend的时刻，逐次比较时钟sarclk仅检测到14循环(＜CYC2)。因此，异常检测电路200判定为异常。
逻辑电路140在经过第一循环数CYC1之后，在例如比第一循环数CYC1进一步1循环后的第20循环，使结束信号AD16FLG置于有效。
SARADC100为异常，故而故障信号AD16CNVFAIL被置于有效(H)。
以上为SARADC100的动作。根据该SARADC100，在比较电路120和逻辑电路140之间，通过逐次比较时钟sarclk及比较时钟cmpclk往来，从而生成与外部时钟AD16CLK非同步的自由振荡时钟sarclk、cmpclk，SARADC100的逐次比较处理是根据自由振荡时钟，与外部时钟AD16CLK非同步地进行的。
在该方式中，对比较电路120的阈值电压VTH设定及比较电路120中的比较动作是与比较时钟cmpclk相应的，该比较时钟cmpclk成为使1循环前的逐次比较时钟sarclk延迟的信号。因此，在比较电路120动作时，保证比较电路120所需的数据(控制信号ctrlk)是确定的。
同样地，逻辑电路140中的数字信号处理是与逐次比较时钟sarclk相应的，该逐次比较时钟sarclk是使同一循环的比较时钟cmpclk延迟的信号。因此，在逻辑电路140的信号处理的时刻，保证信号处理所需的信号(比较信号comp)是确定的。
使比较电路120及逻辑电路140与外部时钟AD16CLK同步动作时，若外部时钟AD16CLK的频率脱离正常范围，则发生定时违规，逐次比较动作失败。与此不同，在本实施方式中，由于利用自由振荡时钟，从而存在即使外部时钟AD16CLK的频率变动，也不容易发生定时违规的优点。
从外部观察SARADC100的情况下，与SARADC100的内部时钟sarclk、cmpclk的频率无关地，在经过外部时钟AD16CLK的第一循环数CYC1后，保证SARADC100的输出数据AD16DAT[15：0]是确定的。
此外，因检测到第二循环数CYC2的逐次比较时钟sarclk，从而能够检测到所有比特的逐次比较处理已结束的情况。而且，利用外部时钟AD16CLK，规定A/D转换处理应完成的时限，若在该时限以内A/D转换处理没有完成，则能够判定为异常。
本公开可以作为图1的框图或电路图来把握，或者涉及从上述说明导出的各种装置、方法，并不限定于特定的构成。下面，并不是为了限缩本公开的范围，而是为了辅助本公开或本发明的本质或动作的理解，或为了将其明确，说明更具体的构成例或实施例。
图4是示出SARADC100的具体的构成例(100A)的电路图。SARADC100A接收差动输入INP、INN，生成16比特的数字数据AD16DAT[15：0]。首先，说明模拟模块102侧的构成。
电容阵列型D/A转换器110接收差动输入INP、INN。此外，基准电压VREF50(例如5V)、VREF0(例如0V)、VCM(例如中点电压的2.5V)被输入电容阵列型D/A转换器110中。电容阵列型D/A转换器110根据定时信号vins，对输入电压INP、INN采样。
此外，电容阵列型D/A转换器110在第k个循环中，利用基准电压VREF50、VREF0，生成与控制信号ctrlk相应的差动的阈值电压VTHPk、VTHNk。
电容阵列型D/A转换器110输出与差动输入INP、INN及差动阈值电压VTHP、VTHN相应的信号daoutp、daoutn。例如下面的关系式成立。
daoutp＝A×(INP-VTHPk)
daoutn＝A×(INN-VTHNk)
A为增益。
比较电路120接收电容阵列型D/A转换器110的输出daoutp和daoutn，根据比较时钟cmpclk进行比较处理。从逻辑电路140供给比较时钟cmpclk。
作为比较电路120的输出的比较信号comp在daoutp＜daoutn时为H(高)，daoutp＞daoutn时为L(低)。即，比较信号comp表示差动输入的信号成分(INP-INN)与基准电压的信号成分(VTHP-VTHN)的比较结果。
比较电路120包括比较器122和第一延迟电路124。第一延迟电路124使比较时钟cmpclk延迟，生成锁存时钟latchclk。
比较器122根据锁存时钟latchclk，将比较电路120的输出daoutp、daoutn进行比较。
在本实施方式中，比较器122具有差动输出compop、compon。比较信号comp是差动输出的一方compop。例如比较器122的差动输出compop、compon在锁存时钟latchclk为第一电平(例如H)时，两者为H。此外，比较器122的差动输出compop、compon在锁存时钟latchclk为第二电平(例如L)时，与daoutp、daoutn的大小关系相应的一方为H，另一方为L。
时钟生成电路130接收比较电路120的输出compop、compon，生成逐次比较时钟sarclk。时钟生成电路130包括逻辑门132及第二延迟电路134。逻辑门132是接收比较器122的两输出compop、compon的NAND门。逻辑门132在比较电路120每动作一次时输出1个脉冲。第二延迟电路134使逻辑门132的输出延迟，作为逐次比较时钟sarclk输出给逻辑电路140。
通过设置第二延迟电路134，能够调节逻辑电路140的动作定时。具体而言，例如能够确保比较数据的设置余量。
作为逻辑门132的NAND门具有反相输入。逻辑电路140生成的定时信号vins作为种脉冲SP输入该反相输入中。定时信号vins作为种脉冲SP注入延迟循环144中，从而环形振荡器的动作开始。
接着，针对数字模块104侧的构成进行说明。
逻辑电路140具备SAR处理部160、时钟处理部162、定时处理部164及异常检测电路200。
与逻辑电路140中的时钟信号相关的处理汇集在时钟处理部162。外部时钟AD16CLK被输入到时钟处理部162。时钟处理部162将外部时钟AD16CLK缓存，作为定时时钟TIMCLK供给至定时处理部164。定时处理部164与定时时钟TIMCLK同步地动作。此外，来自模拟模块102的逐次比较时钟sarclk经由时钟处理部162，作为比较时钟cmpclk输出至模拟模块102。此外，逐次比较时钟sarclk作为逐次比较时钟SARCLK被输入到SAR处理部160中。
SAR处理部160与逐次比较时钟SARCLK同步动作。SAR处理部160根据来自第k个循环的比较电路120的比较信号comp，决定当前比特的值SAR＿Data，通过二次检索决定下一循环k+1的阈值电压VTH(k+1)，输出控制信号ctrl。
定时处理部164进行逻辑电路140及模拟模块102中的定时控制。具体而言，定时处理部164将在模拟模块102或数字模块104中生成的信号AD16DAT[15：0]、AD16FLG、AD16CNVFAIL与外部时钟AD16CLK同步地输出。此外，将从外部输入的开始信号AD16CNV与外部时钟AD16CLK同步收入。定时处理部164与外部时钟AD16CLK同步，生成各种定时信号(例如vins)等。
定时处理部164中被输入采样期间循环设定信号AD16VINSL[4：0]。定时信号vins期间的长度(外部时钟AD16CLK的循环数)被根据该设定信号AD16VINSL[4：0]设定。
如上所述，异常检测电路200执行对外部时钟AD16CLK的循环数计数等、与时间相关的处理。因此，异常检测电路200能够作为定时处理部164的一部分实现，或者异常检测电路200能够与定时处理部164共用硬件的一部分来实现。
定时处理部164中，除采样期间循环设定信号AD16VINSL[4：0]之外，还被输入逐次比较期间循环设定信号AD16SARL[4：0]。这些设定信号AD16SARL[4：0]、AD16VINSL[4：0]对规定时限的第一循环数CYC1进行规定。
图5是示出异常检测电路200的构成例的电路图。异常检测电路200包括第一电路210、第二电路220、判定电路230。第一电路210在表示SARADC100A的转换动作开始的开始信号AD16CNV置于有效之后，在外部时钟AD16CLK发生第一循环数CYC1之后，使第一定时信号r＿flgen置于有效。第一定时信号r＿flgen表示时限。
第二电路220在开始信号AD16CNV置于有效之后，在逐次比较时钟sarclk发生第二循环数CYC2之后，使第二定时信号r＿sarfin置于有效。
判定电路230根据第一定时信号r＿flgen和第二定时信号r＿sarfin，生成表示有无异常的故障信号AD16CNVFAIL。具体而言，第二定时信号r＿sarfin的置于有效比第一定时信号r＿flgen的置于有效更早时，判定为正常，故障信号AD16CNVFAIL被置于无效。相反，第一定时信号r＿flgen的置于有效比第二定时信号r＿sarfin的置于有效更早时，故障信号AD16CNVFAIL被置于有效。
例如，第一电路210及判定电路230能够作为定时处理部164的一部分构成。此外，第二电路220能够作为SAR处理部160的一部分构成。
图6是示出异常检测电路200的具体的构成例的电路图。第一电路210包括计数器212。计数器212进行与外部时钟AD16CLK同步的计数动作。计数器212在外部时钟AD16CLK发生第一循环数CYC1时，使第一定时信号r＿flgen置于有效。
计数器212的动作被根据逐次比较期间循环设定信号AD16SARL[4：0]及采样期间循环设定信号AD16VINSL[4：0]设定。逐次比较期间循环设定信号AD16SARL[4：0]和采样期间循环设定信号AD16VINSL[4：0]的合计值提供计数器212的初始值，例如为“14h”。计数器212为递减计数器，按外部时钟AD16CLK的每一循环递减计数，计数值r＿cnvcnt[5：0]的值为规定值(例如“03h”)时，使第一定时信号r＿flgen置于有效。
第一电路210包括存储器(寄存器)214，其保持第二定时信号r＿sarfin被置于有效时的计数器212的计数值。该存储器214也可以在SARADC100A试验时，能够从测试器读取。此外，在SARADC100A被搭载于电子设备的状态下，也可以设定为能够从SARADC100A的外部的微控制器读取。
该计数值能够用在设计阶段的参数的最优化或调试中。此外，实际动作时，由控制A/D转换器的微控制器参照该计数值，从而能够确认电路动作的稳定性等。
第二电路220包括使能数据生成电路222、选择器224、触发器226。使能数据生成电路222生成使能数据w daten[15：0]。使能数据w daten[15：0]具有与SARADC100A的比特数相同的比特数，当前，表示处理中的比特的位置。即，使能数据w＿daten[15：0]最初最高位比特为1，其余为0，随着逐次比较进行，值为1的比特的位置朝向最低位比特移动。并且，最终所有比特成为0时，处理结束。即，若将使能数据w＿daten[15：0]的值用16进制数表示，则最初为“8000h”，接着变化为“4000h”、“2000h”，最终成为“0001h”、“0000h”。
选择器224为值“1”时，接收触发器226的输出。触发器226的初始值为0。选择器224在使能数据w＿daten[15：0]的值不为“0001h”时，选择触发器226的输出，在使能数据w＿daten[15：0]的值为“0001h”时，选择值“1”。
在使能数据w＿daten[15：0]的值为“0001h”的状态下，下一逐次比较时钟sarclk被输入时，触发器226的值由0变更为1，第二定时信号r＿sarfin为有效。其表示所有的比特处理完成的定时。
判定电路230包括触发器232、234，选择器236，触发器238。判定电路230中，输入第一电路210生成的第一定时信号r＿flgen、第二电路220生成的第二定时信号r＿sarfin。
第二定时信号r＿sarfin与外部时钟AD16CLK为非同步。两级触发器232、234将第二定时信号r＿sarfin相对于外部时钟AD16CLK采取同步。选择器236中被输入触发器234的输出r_sarfin2。
选择器236接收触发器234的反相输出和触发器238的输出。触发器238的初始值为0。选择器236在第一定时信号r＿flgen为无效(0)期间，选择触发器238的输出。选择器236在第一定时信号r＿flgen为有效(1)时，选择触发器234的输出的反相信号/r＿sarfin2。
在第一定时信号r＿flgen被置于有效的定时，若第二定时信号r＿sarfin为有效，则触发器238的输出即故障信号AD16CNVFAIL维持低(无效)。在第一定时信号r＿flgen被置于有效的定时，若第二定时信号r＿sarfin为无效，则触发器238的输出即故障信号AD16CNVFAIL被置于有效(高)。
以上为SARADC100A及异常检测电路200的构成。
图7是说明图4的SARADC100A的正常时的动作的时序图。r_vinscnt[4：0]是规定输入信号的采样期间(定时信号vins的脉冲宽度)的计数器的计数值。该计数器递减计数期间，定时信号vins为高。该定时信号vins成为种脉冲，延迟循环144开始振荡，逐次比较时钟sarclk及比较时钟cmpclk成为激活。
使能数据w＿daten[15：0]的值(16进制数值)与逐次比较时钟sarclk相应地降低，在时刻t0为“0000h”时，第二定时信号r＿sarfin被置于有效。基于外部时钟AD16CLK的同步后的定时信号r＿sarfin2在时刻t1被置于有效。此外，从开始信号AD16CNV被置于有效起，在第19循环的时刻t2，第一定时信号r＿flgen被置于有效。
因t1＜t2，因此故障信号AD16CNVFAIL为无效。从开始信号AD16CNV被置于有效起，在第20循环的时刻t3，结束信号AD16FLG被置于有效。以结束信号AD16FLG为触发，输出数据AD16DAT[15：0]的值确定。
图8是说明图4的SARADC100A的异常时的动作的时序图。在时刻t0，使能数据w＿daten[15：0]的值(16进制数值)为“0000h”时，第二定时信号r＿sarfin被置于有效。基于外部时钟AD16CLK的同步后的定时信号r＿sarfin2在时刻t1被置于有效。该时刻t1比第一定时信号r＿flgen被置于有效的第19循环的时刻t2更靠后。其结果，故障信号AD16CNVFAIL被置于有效。
以上为SARADC100A及异常检测电路200的动作。根据异常检测电路200，能够检测SARADC100A的异常。
上述的实施方式为例示，对这些各构成要素或各处理程序的组合能够进行各种变形例是本领域技术人员能够理解的。下面，针对这样的变形例进行说明。
(变形例1)
图9是变形例1的SARADC100B的电路图。在SARADC100B中，第一延迟电路124由可变延迟电路所构成。第一延迟电路124的延迟量能够根据来自逻辑电路140的延迟时间设定信号clkdly[2：0]进行设定。能够根据第一延迟电路124的延迟时间，调节延迟循环(loop)144的往返(roundtrip)时间、即自由振荡时钟cmpclk、sarclk的频率。
在该变形例中，逻辑电路140B除图4的逻辑电路140之外，还包括延迟时间调节电路170。延迟时间调节电路170在校准模式中成为激活。延迟时间调节电路170以不使故障信号AD16CNVFAIL被置于有效的方式，以延迟设定信号clkdly[2：0]自动调节第一延迟电路124的延迟时间。
例如在校准模式中，延迟时间调节电路170扫描延迟设定信号clkdly[2：0]，监视各值的故障信号AD16CNVFAIL。而且，也可以选择不会使故障信号AD16CNVFAIL被置于有效的延迟设定信号clkdly[2：0]的值。
此外，延迟时间调节电路170也可以根据图6的存储器214所存储的计数值，决定延迟设定信号clkdly[2：0]的值。
(变形例2)
延迟时间设定信号clkdly[2：0]也可以是从SARADC100B的外部通过寄存器等进行设定的。
实施方式为例示，本领域技术人员应当理解的是，这些各构成要素或各处理程序的组合存在各种变形例，并且这样得到的变形例也包含在本公开或本发明的范围中。
工业上的可利用性
本公开涉及逐次比较型A/D转换器。
附图标记说明
100SARADC
102模拟模块
104数字模块
106电平移位器
110电容阵列型D/A转换器
120比较电路
122比较器
124第一延迟电路
130时钟生成电路
132逻辑门
134第二延迟电路
140逻辑电路
142信号线
144延迟循环
160SAR处理部
162时钟处理部
164定时处理部
170延迟时间调节电路
200异常检测电路
210第一电路
212计数器
214存储器
220第二电路
222使能数据生成电路
224选择器
226触发器
230判定电路
232、234触发器
236选择器
238触发器
comp比较信号
cmpclk比较时钟
sarclk逐次比较时钟
AD16CLK外部时钟
AD16CNV开始信号
AD16FLG结束信号
AD16CNVFAIL故障信号
AD16DATA输出数据
VREF50基准电压
VCM共用电压
VREF00基准电压
INP、INN输入信号。

Claims (12)

1.一种逐次比较型A/D转换器，包括：
电容阵列型D/A转换器，对输入电压采样，将控制数据转换为阈值电压，输出与所述输入电压和所述阈值电压相应的信号，
比较电路，接收所述电容阵列型D/A转换器的输出，根据比较时钟进行比较处理，
时钟生成电路，根据所述比较电路的输出，生成逐次比较时钟，以及
逻辑电路，接收表示所述比较电路的比较结果的比较信号和所述逐次比较时钟，更新所述控制数据，并将基于所述逐次比较时钟的所述比较时钟供给至所述比较电路；
所述逻辑电路在从A/D转换动作开始，检测到规定的第一循环数的外部时钟之前，若检测到规定的第二循环数的所述逐次比较时钟，则判定为正常，在检测到所述第一循环数的所述外部时钟的时刻，若没有检测到所述第二循环数的所述逐次比较时钟，则判定为异常。
2.根据权利要求1所述的逐次比较型A/D转换器，
所述逻辑电路包括：
第一电路，在表示所述A/D转换器的转换动作开始的开始信号置于有效后，在所述外部时钟发生了所述第一循环数后，使第一定时信号置于有效；
第二电路，在所述开始信号置于有效后，在所述逐次比较时钟发生了所述第二循环数后，使第二定时信号置于有效；以及
判定电路，根据所述第一定时信号和所述第二定时信号，生成表示有无所述异常的故障信号。
3.根据权利要求2所述的逐次比较型A/D转换器，
所述第一电路被构成为包含与所述外部时钟同步的计数器，能够读取所述第二定时信号被置于有效时的所述计数器的计数值。
4.根据权利要求2或3所述的逐次比较型A/D转换器，
所述第二电路包括
使能数据生成电路，其生成使能数据，所述使能数据具有与所述逐次比较型A/D转换器的输出数据的比特数相同的比特数，并按所述逐次比较时钟的每一循环，作为1的比特从最高位比特位向最低位比特移动，
若在所述使能数据的最低位比特为1的状态下发生下一逐次比较时钟，则使所述第二定时信号置于有效。
5.根据权利要求1至4的任一项所述的逐次比较型A/D转换器，
所述比较电路包括：
第一延迟电路，使所述比较时钟延迟；以及
比较器，根据由所述第一延迟电路延迟了的锁存时钟，比较所述电容阵列型D/A转换器的输出。
6.根据权利要求5所述的逐次比较型A/D转换器，
所述第一延迟电路为可变延迟电路。
7.根据权利要求6所述的逐次比较型A/D转换器，
所述第一延迟电路的延迟时间能够从外部设定。
8.根据权利要求6所述的逐次比较型A/D转换器，
还具备延迟时间调节电路，其自动调节所述第一延迟电路的延迟时间。
9.根据权利要求5至8的任一项所述的逐次比较型A/D转换器，
所述比较器是具有两输出的差动比较器，当所述锁存时钟为第一电平时，所述两输出为高，所述锁存时钟为第二电平时，所述两输出之中与比较结果相应的一方为低，
所述时钟生成电路包括接收所述比较器的所述两输出的NAND门。
10.根据权利要求1至9的任一项所述的逐次比较型A/D转换器，
所述逻辑电路在A/D转换动作开始后，生成与所述外部时钟同步的种脉冲，
所述种脉冲被输入到所述时钟生成电路中。
11.根据权利要求1至10的任一项所述的逐次比较型A/D转换器，
还具备第二延迟电路，其使所述时钟生成电路的输出延迟，生成所述逐次比较时钟。
12.根据权利要求1至11的任一项所述的逐次比较型A/D转换器，
其被一体集成于一个半导体基板。
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