CN117581354A - 管芯到管芯（d2d）互连中的时钟门控 - Google Patents

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CN117581354A CN202280046634.3A CN202280046634A CN117581354A CN 117581354 A CN117581354 A CN 117581354A CN 202280046634 A CN202280046634 A CN 202280046634A CN 117581354 A CN117581354 A CN 117581354A
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Abstract

本文实施例涉及在时钟门控事件中将要在管芯到管芯(D2D)互连的各个通道上采取的动作。具体而言，基于时钟门控事件将要发生的识别，物理层(PHY)逻辑可以指示PHY电路模块来设置各个通道的状态。在一些实施例中，可以基于D2D互连是端接还是未端接来采取不同的动作。可以描述并要求保护其他实施例。

Description

管芯到管芯(D2D)互连中的时钟门控
相关申请
本申请要求2022年4月29日提交的题为“CLOCK GATING IN DIE-TO-DIE(D2D)INTERCONNECTS(管芯到管芯(D2D)互连中的时钟门控)”的美国申请17/733,545的优先权，该美国申请要求2021年12月30日提交的题为“TECHNIQUES TO MITIGATE TRANSISTORAGINGDURINGBUS IDLE IN DIE-TO-DIE(D2D)INTERCONNECTS(用于在管芯到管芯(D2D)互连中在总线空闲期间减轻晶体管老化的技术)”美国临时申请63/295,161的优先权。
背景技术
多芯片封装可以指在单个封装中存在多个芯片或管芯。多芯片封装可以指能够实现复杂产品创建的性能提高的技术。一般来说，多芯片封装可能需要以低错误率操作以满足严格的系统故障和时间要求。所需的低误比特率和严格的要求可以通过允许单个封装上的多个单独的管芯像单个管芯一样操作来允许管芯分解。
附图说明
通过以下结合附图的详细描述，将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的图中以示例方式而非限制的方式示出了实施例。
图1a、1b和1c示出了根据各种实施例的可包括管芯到管芯(D2D)互连的各种封装。
图2示出了根据各种实施例的可包括D2D互连的封装之间的示例通信路径。
图3示出了根据各种实施例的与时钟门控事件相关的示例时序图。
图4示出了根据各种实施例的与时钟门控事件相关的替代示例时序图。
图5示出了根据各种实施例的与可能发生在端接的D2D互连链路上的时钟门控事件相关的示例过程。
图6示出了根据各种实施例的与可能发生在未端接的D2D互连链路上的时钟门控事件相关的示例过程。
图7示出了根据各种实施例的适合于实践本公开的各个方面的示例计算系统。
具体实施方式
本文描述的实施例可以包括针对端接或未端接链路上的时钟门控的装置、系统、技术或过程。具体而言，本文的实施例可以涉及识别链路是端接还是未端接，然后基于该链路是端接还是未端接来识别一个或多个时钟门控规则。
在下面的描述中，将要使用本领域技术人员通常使用的术语来描述说明性实现的各个方面，以将他们的工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员来说将明白的是，可以仅用所描述的方面中的一些来实践本公开的实施例。为了解释的目的，阐述了具体的数字、材料和配置，以便提供对说明性实施方式的透彻理解。对于本领域技术人员来说将明白的是，无需这些具体细节即可实践本公开的实施例。在其他情况下，省略或简化众所周知的特征以免使说明性实现变得模糊。
在下面的详细描述中，参考了形成其一部分的附图，其中相同的附图标记全篇表示相同的部分，并且其中以可以实践本公开的主题的示例性实施例的方式示出。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。因此，以下详细描述不应被视为限制意义，并且实施例的范围由所附权利要求及其等同物限定。
出于本公开的目的，短语“A和/或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)，或(A、B和C)。
该描述可以使用基于透视的描述，例如顶部/底部、内/外、上/下等。这样的描述仅用于促进论述并且不旨在将本文描述的实施例的应用限制于任何特定方向。
该描述可以使用短语“在一实施例中”或“在实施例中”，其各自可以指代一个或多个相同或不同的实施例。此外，如关于本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。
本文可使用术语“耦合”及其派生词。“耦合”可以意指以下一项或多项。“耦合”可以意指两个或更多个元件直接物理或电接触。然而，“耦合”还可以意指两个或更多个元件间接地彼此接触，但仍然彼此协作或相互作用，并且可以意指一个或多个其他元件在被称为彼此耦合的元件之间耦合或连接。术语“直接耦合”可以意指两个或更多个元件直接接触。
如本文所使用的，术语“模块”可以指的是专用集成电路(ASIC)、电子电路、处理器(共享处理器、专用处理器或处理器组)、和/或执行一个或多个软件或固件程序的存储器(共享存储器、专用存储器或存储器组)、组合逻辑电路、和/或提供所描述的功能性的其他合适的组件，是它们的一部分，或者包括它们。
如上所述，多芯片封装可以在单个封装上实现多个管芯。此类封装可具有低误比特率和严格的失败时间要求。一般而言，封装上系统可能是功率敏感的，使得降低封装的功耗可能是期望的。时钟门控可以是一种可以降低封装的空闲功率的技术。如本文所使用的，“时钟门控”可以指当封装的电路或管芯到管芯(D2D)互连链路不使用时(即，当系统或互连链路处于空闲状态时)可以移除时钟信号的技术。具体而言，当系统或链路空闲时，这种电路或D2D互连链路的时钟通道可以不承载时钟信号。这种发生在本文中可以被称为“时钟门控事件”。
然而，在时钟门控期间，如果管理不当，数据通道和/或时钟通道的状态可能会产生不良影响。具体而言，在很长的时间段上将通道保持在单一状态，或者将通道重复置于与连续时钟门控事件期间可能发生的相同状态，可能会对管芯或封装的晶体管产生不良影响。这种效应可称为“晶体管老化”。晶体管老化可能导致晶体管、管芯、封装和/或互连链路元件的性能下降。
实施例涉及可减轻晶体管老化影响的加扰技术。具体而言，对于未端接的互连链路，可以在时钟门控事件期间将数据通道设置为所传送数据的最后一位的状态。对于端接的互连链路，数据通道可以在时钟门控事件期间被设置为相对高阻抗状态。类似地，时钟通道的状态在顺序时钟门控事件之间可以指向高电平状态和低电平状态(例如，逻辑“1”和逻辑“0”)之间的交替。通过这些技术，可以减少或减轻未端接链路的退出延迟。另外，可以减轻晶体管老化效应，因为对于顺序时钟门控事件，数据通道和时钟通道可能并不总是处于相同状态。最后，通过在管芯、封装或链路的空闲模式期间停用时钟电路，可以减少或减轻时钟电路本身的老化效应。
如本文所使用的，“端接”链路可以指在链路的接收器处包括防止电信号沿着链路反射的一个或多个组件的链路。具体而言，接收器可以包括接地连接。这种端接链路可以存在于例如诸如下面描述的封装100a之类的封装中，其中封装的不同管芯通过封装衬底耦合。
类似地，“未端接”链路可以指在链路的接收器处不包括一个或多个反射减轻组件的链路。未端接链路可以用在诸如封装100b或100c之类的封装中，其中封装包括中介层或硅桥。在一些情况下，未端接链路可以用在诸如封装100a之类的封装中，其中封装的不同管芯通过封装衬底耦合。
图1a、1b和1c(统称为“图1”)示出了根据各种实施例的可以包括管芯到管芯(D2D)互连的各种封装。
具体而言，图1a描绘了可以包括多个管芯105的示例封装100a。管芯可以是、相关于或者包括例如处理器、多核处理器、存储器、重定时器和/或一些其他元件。在一些实施例中，封装上的两个管芯105可以是相同类型的元件(例如，两个管芯105都可以是处理器)，而在其他实施例中，管芯105可以具有彼此不同的类型。管芯105可以通过多个互连120与封装衬底110耦合。封装衬底110可以是例如印刷电路板、母板或一些其他类型的衬底。互连120可以是例如球栅阵列的凸块、引脚栅格阵列的引脚、或一些其他类型的互连。管芯105可以通过一个或多个导电元件115通信地耦合。导电元件115可以是例如微带、带状线、迹线、通孔或一些其他类型的导电元件，包括它们，或者是它们的一部分。
在实施例中，一个或多个导电元件115可以是D2D互连链路的一部分。D2D互连链路可以包括时钟通道、有效通道和数据通道集群。具体而言，在诸如图1a的实施例之类的一些实施例中，数据通道集群可以包括可以在其上传送数据的16个数据通道。在诸如图1b或1c的实施例之类的一些实施例中，数据通道集群可以包括可以在其上传送数据的64个数据通道。在一些实施例中，数据通道的“集群”可以附加地或替代地被称为“模块”。
在一些实施例中，D2D互连的通道中的不同通道可以位于导电元件115中的不同导电元件上。在其他实施例中，D2D互连的一个或多个通道可以位于导电元件115中的同一导电元件上(例如，复用到同一导电元件115上)。
图1b示出了替代示例封装100b。封装100b可以包括与封装100a的元件类似的各种元件，并且为了简洁和清楚起见，这里将不再重复它们的描述。封装100可以包括通过多个互连121与封装衬底110耦合的中介层125。管芯105可以通过互连120与中介层125耦合。中介层125可以是诸如封装衬底110之类的衬底，而在其他实施例中，中介层125可以是或包括不同类型的衬底。一般而言，中介层125可以是被配置为与管芯105耦合的衬底，其节距小于封装衬底110的节距。在一些实施例中，中介层125可以被称为衬底上晶圆上芯片(CoWoS)结构。在一些实施例中，互连120可以具有与互连121相同的类型(例如，它们可以都是球栅阵列或引脚栅格阵列的元件)，而在其他实施例中，互连120可以具有与互连121不同的形式。
图1c示出了替代示例封装100c。封装100c可以包括与封装100a的元件类似的各种元件，并且为了简洁和清楚起见，这里将不再重复它们的描述。该封装可以包括位于封装衬底110中的桥130。在一些实施例中，桥130可以是硅桥。在该实施例中，导电元件115可以至少部分地通过桥130布线。一般而言，桥130可以包括多个布线层，允许封装的各个管芯之间的多个连接将要被通信地耦合。
应当理解，为了本文论述的目的，图1中描绘的各种实施例旨在作为高级示例实施例。各种元件的具体尺寸或相对尺寸旨在用于说明和论述，而不是指示现实世界的物理比例。另外，元件的数量，例如管芯105、互连120或导电元件115的数量，在不同的实施例中也可以变化。另外，可以组合不同的实施例。例如，在一些实施例中，桥130可以存在于中介层125中。
图2示出了根据各种实施例的可以包括D2D互连的封装之间的示例通信路径。具体而言，图2描绘了封装205a和205b，其可以分别类似于封装100a、100b、100c之一或参考图1描述的某个其他封装。封装205a可以包括管芯215a和管芯220a。类似地，封装205b可以包括管芯215b和管芯220b。管芯215a、215b、220a和220b可以类似于上述管芯105之一。在一些实施例中，诸如管芯215a/220a/215b/220b之类的管芯可以是诸如处理器、存储器之类的管芯或某种其他类型的管芯。在一些实施例中，管芯220a/220b可以是重定时器。
在一些实施例中，由主带225和边带230形成的互连链路可以是根据与互连链路210的协议不同的协议的互连链路。应当注意，虽然本文的论述是在从封装205b向管芯215a重传数据的上下文中提供的，但是在一些实施例中，管芯220a还可以被配置为从管芯215a向封装205b重传信号。
如本文所使用的，主带225可以是构成D2D互连的主数据路径的连接。主带可以包括转发时钟通道、有效通道和N个每链路的数据通道。在一些实施例中，例如，封装100b或100c中，N可以是64。在一些实施例中，例如，封装100a中，N可以是16。应当注意，在一些实施例中，可以存在附加通道(例如，第二有效通道、第二时钟通道等)。
边带230可以是提供用于链路训练的反向信道的数据接口。边带230还可以允许访问链路伙伴的寄存器(例如，管芯220a访问管芯215a的寄存器，或者反之亦然)。边带230可以由每个方向上的转发时钟通道和数据通道组成，并且可以具有固定时钟速度(例如，800兆赫(MHz)量级的时钟速度)，而与主带225的速度无关。
管芯215a/215b和管芯220a/220b可以包括物理层(PHY)组件，例如被配置为通过D2D互连的主带225和边带230传送或接收各种信号的边带PHY层电路模块240、主带PHY层电路模块245和PHY层逻辑235。主带PHY层电路模块245和/或边带PHY层电路模块240可以包括诸如模拟前端(AFE)之类的电路模块并且被配置为分别通过主带225和边带230传送或接收一个或多个数据信号。具体来说，主带PHY层电路模块245如上所述可以通过数据通道集群、有效通道和转发时钟通道来传送和/或接收数据信号。边带PHY层电路模块240可以通过边带230传送和/或接收边带信号，如上所述。在一些实施例中，电路模块240/245可以执行附加功能，例如时钟、先进先出(FIFO)缓冲、信号的串行化/解串行化(SERDES)等。
PHY层逻辑235可以被配置为控制电路模块240/245的操作，并且执行电路模块240/245与诸如D2D接口(未示出)之类的接口之间的数据处理/传输。具体而言，逻辑235可以对主带225和边带230之一或两者执行诸如链路训练、通道修复、通道反转加扰/解扰等的动作。
应当注意，虽然在相应的管芯215a/215b或管芯220a/220b上仅描绘了电路模块240/245或逻辑235的单个实例，但是在其他实施例中，管芯可以具有多个PHY层逻辑235，每个PHY层逻辑235具有相应的主带电路模块245和边带电路模块240。同样，诸如管芯215a之类的管芯可以经由相应的主带和/或边带与多个其他管芯耦合，或者两个管芯可以与多个主带和/或边带耦合。这些耦合的特定配置可以基于各种封装将被放置到的用例。
图3示出了根据各种实施例的与时钟门控事件相关的示例时序图。具体而言，图3示出了与未端接链路的主带上的时钟门控事件相关的示例时序图。应当理解，图3的示例时序图已被分成两部分，如虚箭头线所指示的。此外，为了便于解释，时序图的两部分包含少量重叠。
如所指出的，互连链路的主带可以包括分别传送时钟信号、有效信号和一个或多个数据信号的时钟通道305、有效通道310和一个或多个数据通道315。为了便于论述，图3中只示出了1个数据通道。一般来说，时钟门控事件可以按照以下时钟门控规则(以下简称规则1)进行操作：
如果链路未端接(所有高级封装和未端接的标准封装链路)，数据通道传送器必须保持最后传送的单位间隔(UI)。有效通道必须保持在下方。空闲状态下的时钟电平(满足后同步要求后)必须在连续时钟门控事件期间在差分高电平和差分负载之间交替。在正常操作之前，时钟必须在至少1个UI或最多8个UI的时间上驱动差分低电平。
图3描绘了根据规则1进行操作的示例。应当理解，本文描述的动作(例如，不同通道的值的识别或设置)可以由诸如PHY逻辑235之类的逻辑来执行。然后，管芯的特定电路模块(例如，PHY层电路模块245)可以按照PHY逻辑的指示在各种级别进行传送。
在320，互连的主带可以正常操作。也就是说，数据可以在相应UI的D0-D7处在数据通道315上(例如，通过PHY层电路模块)传输。可以看出，每个UI可以对应于时钟信号和时钟通道305的振荡。
然后，PHY逻辑可以识别出没有进一步的数据将要在数据通道315上传送。当识别出数据通道315上没有进一步的数据将要传送时，PHY逻辑可以识别数据通道315是空闲的，并且识别时钟门控事件将要发生。结果，D2D互连可以在325处进入时钟后同步阶段。可以看出，时钟通道305可以继续振荡。然而，如规则1所示，有效通道310上的有效信号可以保持为低电平(例如，逻辑“0”)。将有效信号保持为低电平可以向接收器指示没有数据在数据通道315上传送。另外，数据通道315可以根据规则1保持在最后传送的UI(即，UID7)的状态。在一些实施例中，时钟后同步阶段325可以在16个UI的跨度上发生，但是在其他实施例中，时钟后同步可以更长或更短。
然后在330处可以发生时钟门控事件。具体而言，如在330处可见，数据通道315上的数据信号可以保持在最后传送的UI(即，UID7)的状态。类似地，有效通道310上的有效信号可以保持为低电平。时钟通道305上的时钟信号可以被“停放”。也就是说，时钟信号可以被设置为一个状态并且在330处的时钟门控事件期间保持该状态。根据规则1，时钟信号被设置到的状态可以基于顺序在先的时钟门控事件中的时钟信号的状态。具体而言，时钟信号被设置到的状态可以在连续的时钟门控事件期间交替，使得时钟信号的状态不同于先前和后续时钟门控事件的状态。
一般而言，应当认识到，数据通道315上最后一个UID7的状态可以基于正在传送的数据，并且UID7的状态将不太可能与多个先前(或后续)时钟门控事件中用于设置数据通道的UI相同。具体而言，可以使用伪随机二进制序列(PRBS)模式对数据进行加扰，以确保数据传送期间的转变密度。PRBS可以导致UID7同样可能处于高电平状态或低电平状态。
因为数据通道315上的数据信号的状态和时钟通道305上的时钟的状态在不同的时钟门控事件上可能不同，所以如上所述，可以减轻可能由于在多个时钟门控事件上在相同通道上重复传送相同状态而导致的晶体管老化效应。具体而言，时钟门控事件可以具有皮秒或纳秒量级的时间段，该时间段对于基于将时钟通道405、有效通道410或数据通道415在时钟门控事件330的长度内保持在单个状态而发生的晶体管老化效应来说不够长。
在时钟门控事件之后，在335处可以发生返回到正常操作阶段。根据规则1，时钟通道305上的时钟信号可以在1个和8个UI之间的时间上被设置为差分低电平状态(例如，逻辑“0”)，并且然后可以在340处恢复正常操作(其可以类似于上面关于320描述的正常操作)。
图4示出了根据各种实施例的与时钟门控事件相关的替代示例时序图。具体来说，图4示出了与端接链路的主带上的时钟门控事件相关的示例时序图。应当理解，图4的示例时序图已被分成两部分，如虚箭头线所示。此外，为了便于解释，时序图的两部分包含少量重叠。
如所指出的，互连链路的主带可以包括分别传送时钟信号、有效信号和一个或多个数据信号的时钟通道405、有效通道410和一个或多个数据通道415。为了便于论述，图4中只示出1个数据通道。一般来说，时钟门控事件可以按照以下时钟门控规则(以下称为规则2)进行操作：
如果链路端接(例如，标准封装端接链路)，数据通道传送器必须在至少1个UI且多达8个UI的时间上发送最后一个UI，然后高阻抗(Hi-Z)。有效通道必须保持低电平。在连续的时钟门控事件期间，时钟空闲状态电平必须在差分高电平和差分低电平之间交替。在正常传送之前，传送器必须将数据通道预先调节为0或1，并且时钟必须在至少1个UI或多达8个UI的时间上驱动差分低电平。
图4描绘了根据规则2进行操作的示例。该操作可以由如上面关于规则1所描述的PHY逻辑和PHY电路模块的组合来执行。具体而言，在420处，互连的主带可以如上文关于正常操作320所描述的那样正常操作。也就是说，数据可以在相应UI的D0-D7处在数据通道415上传输。可以看出，每个UI都可以对应于时钟信号和时钟通道405的振荡。
然后时钟后同步可以出现在425和430处。阶段425可以类似于图3的阶段325的前8个UI，但是应当注意，根据规则2，阶段425的长度可以在1个UI与8个UI之间。在阶段430，根据规则2，数据通道415可以被设置为高阻抗(Hi-Z)状态。具体而言，Hi-Z状态可以指传送器处的数据通道415的阻抗增加使得数据通道上没有(或最小)电流的状态(与处于差分高电平或低电平状态的数据通道相反；处于差分高电平或低电平状态的数据通道仍承载电流，如在正常操作420中的数据传送期间可能发生的那样)。
然后时钟门控事件可以在435处发生。根据规则2，时钟通道405和有效通道410的状态可以如上面关于图3的时钟门控事件330所描述的那样设置。具体而言，时钟通道405的状态可以在顺序时钟门控事件之间交替。另外，根据规则2，数据通道415可以在整个时钟门控事件维持在Hi-Z状态。
如上所述，时钟通道405在顺序时钟门控事件之间的交替状态可以减轻晶体管老化效应。另外，将数据通道415保持在Hi-Z状态可以类似地减轻晶体管老化效应，这是因为数据通道415没有被保持在高电平或低电平状态，而是被置于“关闭”状态，其中没有(或最小)电流被传送。
在435处的时钟门控事件之后，在440处可以发生预调节阶段。在预调节阶段，根据规则2，时钟通道405在1个与8个UI之间的时间上可被设置为差分低电平状态。类似地，数据通道415在1个与8个UI之间的时间上可被设置为差分高电平或低电平状态。这可以允许数据通道在正常操作(这可以类似于如上所述的正常操作420)在445处开始之前重新校准或从Hi-Z状态“唤醒”的时间。
应当理解，图3和图4的实施例旨在仅出于论述的目的而作为示例实施例。在其他实施例中，在其上发生各个阶段的元素(例如，UI)的具体数量或者各个通道(例如，时钟通道405和有效通道410或数据通道415)的具体相对对准可以是不同的。
图5示出了根据各种实施例的与可能发生在端接的D2D互连链路上的时钟门控事件相关的示例过程500。一般而言，过程500可以涉及如上面参考图4所描述的用于端接链路的“规则2”。
过程500可以例如由系统600(例如，计算设备)执行。更具体而言，过程500可以例如由多管芯封装(诸如多管芯封装100a、100b、100c、205a、205b等之一)的PHY逻辑(例如，PHY逻辑235)来执行。如前所述，封装可以包括PHY逻辑和PHY电路模块，例如主带PHY层电路模块245。PHY电路模块可以被配置为通过管芯到管芯(D2D)互连链路(例如关于主带225和边带230描述的互连链路)传送数据。如前所述，主带可以包括差分时钟通道、有效通道和数据通道集群。
该过程可以包括在502处识别时钟通道的时钟门控事件将要发生。这样的识别可以基于例如数据通道集群将要进入空闲状态的识别，如上所述。在一些实施例中，这种识别可以基于对传送管芯的一个或多个缓冲器的分析，并且基于缓冲器的内容(例如，缓冲器可以是空的或基本上是空的)来识别可能不会发生即将到来的传送。
过程500还可以包括在504处指示PHY电路模块(例如，电路模块245)将数据通道集群的各个数据通道的状态在时钟门控事件期间设置为高阻抗(例如，Hi-Z)状态。在一些实施例中，该过程还可以包括在时钟门控事件期间将有效通道设置为低电平状态。在一些实施例中，该过程还可以包括指示PHY电路模块将时钟门控事件期间的差分时钟通道的状态设置为与先前时钟门控事件期间时钟通道的状态不同的状态。
图6示出了根据各种实施例的与可能发生在未端接的D2D互连链路上的时钟门控事件有关的示例过程600。更具体而言，过程600通常可以涉及如上面参考图3所描述的用于未端接链路的“规则1”。
过程600可以例如由系统700(例如，计算设备)执行。更具体而言，过程600可以例如由多管芯封装(诸如多管芯封装100a、100b、100c、205a、205b等之一)的PHY逻辑(例如，PHY逻辑235)来执行。如前所述，封装可以包括PHY逻辑和PHY电路模块，例如主带PHY层电路模块245。PHY电路模块可以被配置为通过管芯到管芯(D2D)互连链路(诸如关于主带225和边带230描述的互连链路)传送数据。如前所述，主带可以包括差分时钟通道、有效通道和数据通道集群。
该过程可以包括在602处识别时钟通道的时钟门控事件将要发生。这样的识别可以基于例如数据通道集群将要进入空闲状态的识别，如上所述。在一些实施例中，这样的识别可以基于对传送管芯的一个或多个缓冲器的分析，并且基于缓冲器的内容(例如，缓冲器可以是空的或基本上是空的)来识别可能不会发生即将到来的传送。
过程600还可以包括在604处指示PHY电路模块在时钟门控事件期间将数据通道中的相应数据通道的状态保持在数据通道中的相应数据通道的最后传送的UI的状态。在一些实施例中，过程600还可以包括指示PHY电路模块在时钟门控事件期间将有效通道设置为低电平状态。在一些实施例中，过程600还可以包括指示PHY电路模块将时钟门控事件期间的差分时钟通道的状态设置为与先前时钟门控事件期间的时钟通道的状态不同的状态。
应当理解，参照图5和图6描述的动作可能不一定以所描述的顺序发生。例如，在一些实施例中，过程500或600可以包括比所描绘或描述的更多或更少的元素。
图7示出了根据各种实施例的适合用于实践本公开的各方面的示例计算设备700。例如，示例计算设备700可以适合于实现与图1-6中的任一个和/或本文描述的某个其他图、技术或过程相关联的功能性。例如，计算机设备可以包括根据上述D2D链路操作的图1或图2的封装中的一个或多个。具体而言，在一些实施例中，处理器702中的一个或多个或设备的某个其他元件可以是管芯，诸如图1或图2的封装的管芯之一。
如图所示，计算设备700可以包括一个或多个处理器702以及系统存储器704，每个处理器702具有一个或多个处理器核。处理器702可以包括任何类型的单核或多核处理器。每个处理器核可以包括中央处理单元(CPU)和一级或多级高速缓存。处理器702可以被实现为集成电路。计算设备700可以包括大容量存储设备706(诸如软盘、硬盘驱动器、易失性存储器(例如动态随机存取存储器(DRAM))、光盘只读存储器(CD-ROM)、数字多功能盘(DVD)等等)。一般而言，系统存储器704和/或大容量存储设备706可以是任何类型的临时和/或持久存储设备，包括但不限于易失性和非易失性存储器、光、磁和/或固态大容量存储设备等等。易失性存储器可以包括但不限于静态和/或动态随机存取存储器。非易失性存储器可以包括但不限于电可擦除可编程只读存储器、相变存储器、电阻存储器等等。
计算设备700还可以包括输入/输出(I/O)设备708，例如显示器、键盘、光标控制、遥控器、游戏控制器、图像捕获设备、用于捕获图像的一个或多个三维相机等等，以及通信接口710(例如网络接口卡、调制解调器、红外接收器、无线电接收器(例如蓝牙)等等)。I/O设备708可以适合于与三维相机或用户设备的通信连接。在一些实施例中，I/O设备708当用作用户设备时可以包括用于实现接收由相机捕获的图像的功能性所必需的设备。
通信接口710可以包括通信芯片(未示出)，其可以被配置为根据全球移动通信系统(GSM)、通用分组无线服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或长期演进(LTE)网络来操作设备700。通信芯片还可以被配置为根据增强数据GSM演进(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)来操作。通信芯片可以被配置为根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其衍生物、以及指定为3G、4G、5G及其以后的任何其他无线协议来操作。在其他实施例中，通信接口710可以根据其他无线协议来操作。
上述计算设备700的元件可以经由系统总线712彼此耦合，系统总线712可以代表一个或多个总线。在多个总线的情况下，它们可以由一个或多个总线桥(未示出)桥接。这些元件中的每一个都可以执行本领域已知的其常规功能。具体而言，系统存储器704和大容量存储设备706可以用于存储实现与图1-6中的任一个和/或本文描述的某个其他图、技术或过程相关联的操作和功能性的编程指令的工作副本和永久副本，这些编程指令的工作副本和永久副本一般被示出为计算逻辑722。可以通过由处理器702支持的汇编指令或可以编译成这样的指令的高级语言来实现计算逻辑722。
编程指令的永久副本可以通过例如诸如光盘(CD)之类的分发介质(未示出)或通过通信接口710(从分发服务器(未示出))被放置在工厂中或现场中的大容量存储设备706中。
各种实施例可以包括上述实施例的任何合适的组合，包括以上以结合形式(和)描述的实施例的替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括其上存储有指令的一个或多个制品(例如，非暂时性计算机可读介质)，当执行指令时，导致上述实施例中的任一个的动作。此外，一些实施例可以包括具有用于执行上述实施例的各种操作的任何合适部件的装置或系统。
所示实施例的上述描述，包括摘要中描述的内容，并不旨在是穷举的或将实施例限制为所公开的精确形式。尽管出于说明性目的在本文描述了具体实施例，但是如相关领域的技术人员将认识到的，在实施例的范围内可以进行各种等效修改。
可以根据以上详细描述对实施例进行这些修改。所附权利要求中使用的术语不应被解释为将实施例限制于说明书和权利要求中公开的具体实现。相反，本发明的范围完全由所附权利要求确定，权利要求应根据权利要求解释的既定原则来解释。
示例
示例1包括一种由电子设备的一个或多个处理器执行的方法，其中所述方法包括：由所述一个或多个处理器识别链路是端接还是未端接；以及由所述一个或多个处理器基于所述链路是端接还是未端接来控制与所述链路相关的时钟通道、与所述链路相关的数据通道以及与所述链路相关的有效通道，以解决晶体管老化的影响。
示例2包括示例1所述的方法，其中所述链路是小芯片快速互连(CXi)链路。
示例3包括示例1-2中的任一个和/或本文某个其他示例所述的方法，其中所述链路是管芯到管芯(D2D)互连的链路。
示例4包括示例1-3中的任一个和/或本文某个其他示例所述的方法，其中识别所述链路端接是基于识别所述链路是标准封装端接链路的。
示例5包括示例1-4中的任一个和/或本文某个其他示例所述的方法，其中识别所述链路未端接是基于识别所述链路是高级封装或未端接的标准封装链路。
示例6包括示例1-5中的任一个和/或本文某个其他示例所述的方法，其中如果所述链路未端接，则控制所述时钟通道、所述数据通道和所述有效通道包括以下一项或多项：控制数据通道传送器以保持最后传送的UI；控制所述有效通道保持低电平；以及控制空闲状态下的时钟电平，以在连续时钟门控事件期间在差分高电平和差分低电平之间交替。
示例7包括示例6和/或本文某个其他示例所述的方法，进一步包括：由所述一个或多个处理器控制与所述时钟通道相关的时钟，以在正常操作之前在1个UI与8个UI之间的时间上驱动差分低电平。
示例8包括示例6和/或本文某个其他示例所述的方法，其中UI是单位间隔。
示例9包括示例6和/或本文某个其他示例所述的方法，其中控制空闲状态下的所述时钟电平将要在满足相关时钟后同步要求之后发生。
示例10包括示例1-5中的任一个和/或本文某个其他示例所述的方法，其中如果所述链路被端接，则控制所述时钟通道、所述数据通道和所述有效通道包括以下一项或多项：控制数据通道传送器以在1个UI与8个UI之间发送最后的UI；控制所述有效通道保持低电平；以及控制时钟空闲状态电平在连续的时钟门控事件期间在差分高电平与差分低电平之间交替。
示例11包括示例10和/或本文某个其他示例所述的方法，进一步包括由所述一个或多个处理器在发送最后的UI之后控制所述数据通道传送器将要处于高阻抗(Hi-Z)模式。
示例12包括示例10和/或本文某个其他示例所述的方法，进一步包括由所述一个或多个处理器控制所述数据通道传送器将所述数据通道预调节为0或1。
示例13包括示例12和/或本文某个其他实施例所述的方法，还包括由所述一个或多个处理器控制与所述时钟通道相关的时钟，以在正常传送之前在1个与8个UI之间的时间上驱动差分低电平。
示例14包括示例10和/或本文某个其他示例所述的方法，其中UI是单位间隔。
示例15包括示例1-14中的任一个和/或本文某个其他示例所述的方法，还包括由所述一个或多个处理器对将要在所述链路上传送的数据进行加扰。
示例16包括示例15和/或本文某个其他示例所述的方法，其中所述加扰包括使用伪随机二进制序列(PRBS)模式。
示例17包括一种在多管芯封装上使用的管芯，其中所述管芯包括：物理层(PHY)电路模块，用于通过端接管芯到管芯(D2D)互连链路传送数据，其中所述互连链路包括边带和主带，并且其中所述主带包括差分时钟通道、有效通道和数据通道集群；以及耦合到所述PHY电路模块的PHY逻辑，其中所述PHY逻辑将要：识别所述时钟通道的时钟门控事件将要发生；以及指示所述PHY电路模块在所述时钟门控事件期间将所述数据通道集群的相应数据通道的状态设置为高阻抗状态。
示例18包括示例17和/或本文某个其他示例所述的管芯，其中所述PHY逻辑将要识别所述时钟通道的所述时钟门控事件将要发生是基于所述数据通道集群将要进入空闲状态的识别的。
示例19包括示例18和/或本文某个其他示例所述的管芯，其中所述空闲状态是在至少8个单位间隔(UI)的时间上在所述数据通道集群上未传送数据的状态。
示例20包括示例17-19中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述有效通道设置为低电平状态。
示例21包括示例17-20中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态。
示例22包括示例17-21中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在将相应数据通道的状态设置为所述高阻抗状态之前的1个单位间隔(UI)与8个UI之间的时间上将所述相应数据通道的状态设置为在所述相应数据通道上传送的数据的最后比特的状态。
示例23包括示例17-22中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道集群的数据通道上传送数据之前的1个单位间隔(UI)与8个UI之间的时间上将相应数据通道的状态设置为逻辑“0”或逻辑“1”。
示例24包括示例17-23中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道集群的数据通道上传送数据之前的1个单位间隔(UI)与8个UI之间的时间上将所述时钟通道的状态设置为差分低电平。
示例25包括示例17-24中的任一个和/或本文某个其他示例所述的管芯，其中将相应数据通道的状态设置为高阻抗状态包括禁用相应数据通道的传送器。
示例26包括示例17-25中的任一个和/或本文某个其他示例所述的管芯，其中端接链路是在所述互连链路的接收器接口处包括到地的连接的链路。
示例27包括示例17-26中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将相应数据通道的状态设置为高阻抗状态，以减少在多个时钟门控事件期间在数据通道上晶体管老化的影响。
示例28包括一种在多管芯封装上使用的管芯，其中所述管芯包括：物理层(PHY)电路模块，用于通过未端接管芯到管芯(D2D)互连链路传送数据，其中所述互连链路包括边带和主带，并且其中所述主带包括差分时钟通道、有效通道和数据通道集群；以及耦合到所述PHY电路模块的PHY逻辑，其中所述PHY逻辑将要：识别所述时钟通道的时钟门控事件将要发生；以及指示所述PHY电路模块在所述时钟门控事件期间将数据通道中的相应数据通道的状态保持在数据通道中的所述相应数据通道的最后传送的单位间隔(UI)的状态。
示例29包括示例28和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道群集的数据通道上传送数据之前的1个UI与8个UI之间的时间上将所述时钟通道的状态设置为差分低电平。
示例30包括示例28-29中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将所述数据通道中的相应数据通道的状态保持为在所述时钟门控事件以前的16个UI的时间上的所述数据通道中的相应数据通道的最后传送的UI的状态。
示例31包括示例28-30中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述有效通道设置为低电平状态。
示例32包括示例28-31中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑将要识别所述时钟通道的所述时钟门控事件将要发生是基于所述数据通道集群将要进入空闲状态的识别的。
示例33包括示例32和/或本文某个其他示例所述的管芯，其中所述空闲状态是在至少8个单位间隔(UI)的时间上在所述数据通道集群上未传送数据的状态。
示例34包括示例28-33中的任一个和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态。
示例35包括示例34和/或本文某个其他示例所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将所述时钟门控事件期间的所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态，以减少在多个时钟门控事件期间在所述时钟通道上晶体管老化的影响。
示例36包括示例28-35中的任一个和/或本文某个其他示例所述的管芯，其中所述未端接链路穿过所述封装的中介层或硅桥。
示例Z01可以包括一种装置，所述装置包括用于执行在本文的示例1-36中的任一个中描述的或与本文的示例1-36中的任一个相关的方法和/或本文中描述的任何其他方法或过程的一个或多个元素的部件。
示例Z02可以包括一种装置，所述装置包括用于执行在本文的示例1-36中的任一个中描述的或与本文的示例1-36中的任一个相关的方法和/或本文中描述的任何其他方法或过程的一个或多个元素的逻辑、模块或电路模块。
示例Z03可以包括如在本文的示例1-36中的任一个中描述的或与本文的示例1-36中的任一个相关的方法、技术或过程，和/或其部分或片段。
示例Z04可以包括如在本文的示例1-36中的任一个中描述的或与本文的示例1-36中的任一个相关的信号，和/或其部分或片段。

Claims (20)

1.一种在多管芯封装上使用的管芯，其中所述管芯包括：
物理层(PHY)电路模块，用于通过端接管芯到管芯(D2D)互连链路传送数据，其中所述互连链路包括边带和主带，并且其中所述主带包括差分时钟通道、有效通道和数据通道集群；以及
耦合到所述PHY电路模块的PHY逻辑，其中所述PHY逻辑将要：
识别所述时钟通道的时钟门控事件将要发生；以及
指示所述PHY电路模块在所述时钟门控事件期间将所述数据通道集群的相应数据通道的状态设置为高阻抗状态。
2.如权利要求1所述的管芯，其中所述PHY逻辑将要识别所述时钟通道的所述时钟门控事件将要发生是基于所述数据通道集群将要进入空闲状态的识别的。
3.如权利要求2所述的管芯，其中所述空闲状态是在至少8个单位间隔(UI)的时间上在所述数据通道集群上未传送数据的状态。
4.如权利要求1所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述有效通道设置为低电平状态。
5.如权利要求1所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态。
6.如权利要求1所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在将相应数据通道的状态设置为所述高阻抗状态之前的1个单位间隔(UI)与8个UI之间的时间上将所述相应数据通道的状态设置为在所述相应数据通道上传送的数据的最后比特的状态。
7.如权利要求1-6中的任一项所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道集群的数据通道上传送数据之前的1个单位间隔(UI)与8个UI之间的时间上将相应数据通道的状态设置为逻辑“0”或逻辑“1”。
8.如权利要求1-6中的任一项所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道集群的数据通道上传送数据之前的1个单位间隔(UI)与8个UI之间的时间上将所述时钟通道的状态设置为差分低电平。
9.如权利要求1-6中的任一项所述的管芯，其中将相应数据通道的状态设置为高阻抗状态包括禁用相应数据通道的传送器。
10.如权利要求1-6中的任一项所述的管芯，其中端接链路是在所述互连链路的接收器接口处包括到地的连接的链路。
11.如权利要求1-6中的任一项所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将相应数据通道的状态设置为高阻抗状态，以减少在多个时钟门控事件期间在数据通道上晶体管老化的影响。
12.一种在多管芯封装上使用的管芯，其中所述管芯包括：
物理层(PHY)电路模块，用于通过未端接管芯到管芯(D2D)互连链路传送数据，其中所述互连链路包括边带和主带，并且其中所述主带包括差分时钟通道、有效通道和数据通道集群；以及
耦合到所述PHY电路模块的PHY逻辑，其中所述PHY逻辑将要：
识别所述时钟通道的时钟门控事件将要发生；以及
指示所述PHY电路模块在所述时钟门控事件期间将数据通道中的相应数据通道的状态保持在数据通道中的所述相应数据通道的最后传送的单位间隔(UI)的状态。
13.如权利要求12所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件之后且在所述数据通道群集的数据通道上传送数据之前的1个UI与8个UI之间的时间上将所述时钟通道的状态设置为差分低电平。
14.如权利要求12所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将所述数据通道中的相应数据通道的状态保持为在所述时钟门控事件以前的16个UI的时间上的所述数据通道中的相应数据通道的最后传送的UI的状态。
15.如权利要求12所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述有效通道设置为低电平状态。
16.如权利要求12-15中的任一项所述的管芯，其中所述PHY逻辑将要识别所述时钟通道的所述时钟门控事件将要发生是基于所述数据通道集群将要进入空闲状态的识别的。
17.如权利要求16所述的管芯，其中所述空闲状态是在至少8个单位间隔(UI)的时间上在所述数据通道集群上未传送数据的状态。
18.如权利要求12-15中的任一项所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块在所述时钟门控事件期间将所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态。
19.如权利要求18所述的管芯，其中所述PHY逻辑进一步将要指示所述PHY电路模块将所述时钟门控事件期间的所述差分时钟通道的状态设置为与在先前的时钟门控期间的所述时钟通道的状态不同的状态，以减少在多个时钟门控事件期间在所述时钟通道上晶体管老化的影响。
20.如权利要求12-15中的任一项所述的管芯，其中所述未端接链路穿过所述封装的中介层或硅桥。
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