CN117546290A - 细粒度的分解服务器架构 - Google Patents

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A·A·埃尔谢尔比尼
T·卡尔尼克
S·M·利夫
R·J·穆诺茨
J·赛博特
J·M·斯旺
N·纳西夫
G·S·帕斯达斯特
K·巴拉斯
N·查德瓦尼
D·E·尼科诺夫
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Abstract

提供了一种微电子组件，包括：位于第一层中的第一多个集成电路(IC)管芯；位于第二层中的第二多个IC管芯，第二层位于第一层与第三层之间；以及位于第三层中的第三多个IC管芯。在一些实施例中，第二多个IC管芯包括呈行和列的阵列的IC管芯，第二多个IC管芯中的每个IC管芯耦合到第一多个IC管芯中的多于一个IC管芯，并且第三多个IC管芯将提供第二多个IC管芯中的相邻的IC管芯之间的电耦合。

Description

细粒度的分解服务器架构
技术领域
本公开涉及针对半导体集成电路(IC)封装中的细粒度的分解服务器架构的技术、方法和设备。
背景技术
电子电路当通常制作在半导体材料(例如硅)的晶圆上时，被称为IC。具有这样的IC的晶圆典型地被切割成众多单个管芯。管芯可以被封装成含有一个或多个管芯以及其他电子部件(例如电阻器、电容器和电感器)的IC封装。IC封装可以被集成到电子系统(例如消费电子系统)或者服务器(例如主机)上。
附图说明
根据结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，相似的附图标记指代相似的结构元件。在附图的各图中，通过示例的方式而非限制的方式示出了实施例。
图1是根据本公开的一些实施例的示例性微电子组件的一部分的简化的俯视图。
图2A是根据本公开的一些实施例的示例性微电子组件的一部分的简化的俯视图。
图2B是图2A中的示例性微电子组件的一部分的简化的横截面图。
图2C是图2B中的示例性微电子组件的细节的简化的横截面图。
图3A和图3B是根据本公开的一些实施例的微电子组件的一部分中的示例性IC管芯构造的简化的俯视图。
图4是根据本公开的一些实施例的另一示例性微电子组件的简化的俯视图。
图5是根据本公开的一些实施例的又一示例性微电子组件的简化的横截面图。
图6是根据本公开的一些实施例的图4中的示例性微电子组件的一部分的简化的横截面图。
图7A-图7B是根据本公开的一些实施例的微电子组件中的不同的片上网络构造的示意性框图。
图8A-图8B是根据本公开的各种实施例的微电子组件中的片上网络构造的部分的框图。
图8C是根据本公开的一些实施例的微电子组件的一部分中的示例性片上网络的简化的横截面图。
图9是根据本公开的实施例的包括由多于一种的不同工艺制成的IC管芯的微电子组件的框图。
图10是根据本公开的实施例的包括由多于一种的不同工艺制成的IC管芯的示例性微电子组件的简化的横截面图。
图11是根据本公开的实施例的包括由多于一种的不同工艺制成的IC管芯的示例性微电子组件中的片上网络的简化的横截面图。
图12是根据本公开的实施例的包括由多于一种的不同工艺制成的IC管芯的另一示例性微电子组件中的片上网络的简化的横截面图。
图13是根据本公开的实施例的包括由多于一种的不同工艺制成的IC管芯的另一示例性微电子组件中的片上网络的简化的横截面图。
图14是根据本文中公开的任何实施例的包括一个或多个微电子组件的装置封装的横截面图。
图15是根据本文中公开的任何实施例的包括一个或多个微电子组件的装置组件的横截面侧视图。
图16是根据本文中公开的任何实施例的包括一个或多个微电子组件的示例性计算装置的框图。
具体实施方式
概述
出于说明本文中描述的IC封装的目的，理解在IC的组装和封装期间可能出现的现象是重要的。以下基本信息可以被视为可以适当地解释本公开的基础。提供这样的信息是仅出于解释的目的，并且因此，不应以任何方式被解释为限制本公开内容及其潜在应用的广泛范围。
半导体加工和逻辑设计中的进步已经允许增加可以被包括在处理器和其他IC装置中的逻辑电路的数量。因此，许多处理器现在具有单片地集成在单一管芯上的多个核心。一般地，因为这些类型的单片IC采取平坦表面的形式并且典型地构建在由单晶硅锭制成的单一硅晶圆上，所以它们也被描述为平面的。用于这样的单片IC的典型制造工艺被称为平面工艺，其允许光刻、蚀刻、热扩散、氧化以及其他这样的工艺发生在晶圆的表面上，使得有源电路元件(例如，晶体管和二极管)形成在硅晶圆的平面表面上。
当前技术允许在单一管芯上形成数百和数千个这样的有源电路元件，使得可以在其上实现众多的逻辑电路。在这样的单片管芯中，必须对所有电路同等地优化制造工艺，从而产生不同电路之间的折衷。另外，由于必须将电路放置在平面表面上的限制，一些电路与一些其他电路相距更远，从而导致降低的性能，例如更长的延迟。因为即使一个电路发生故障，也可能必须丢弃整个管芯，所以制造成品率也可能受到严重影响。
克服单片管芯的这样的负面影响的一种解决方案是将电路分解成通过互连桥电耦合的较小的IC管芯(例如，小芯片、贴片)。较小的管芯是在应用和/或功能方面一起形成完整IC的互连管芯的组件的一部分，例如存储器芯片、微处理器、微控制器、商用IC(例如，用于重复处理例程、简单任务、专用IC等的芯片)以及片上系统(SOC)。换言之，单个管芯连接在一起，从而产生单片IC的功能。通过使用单独的管芯，可以针对特定的功能最佳地设计和制造每个单个IC管芯。例如，含有逻辑电路的处理器电路系统可能以性能为目标，并且因此可能需要特别速度优化的布局。与被构建为满足某些通用串行总线(USB)标准而不是为了处理速度的USB控制器相比，这具有不同的制造要求。因此，通过使总体设计的不同部分分隔成不同的管芯，对每个管芯在设计和制造方面进行优化，可以改进组合管芯方案的总体成品率和成本。
这些管芯之间的连接可通过许多不同的方式实现。例如，在2.5D封装方案中，硅中介层和贯穿基板过孔(TSV)(在基板是硅的情况下，也被称为贯穿硅过孔)以最小占用区域在硅互连速度下连接管芯。在另一示例中，嵌入两个互连管芯的边缘之下的硅桥(被称为嵌入式多管芯互连桥(EMIB))促进了它们之间的电耦合。在三维(3D)架构中，管芯被堆叠成一个在另一个上方，从而总体上产生更小的占用区域。典型地，使用TSV和高间距的基于焊料的凸块(例如，C2互连)来实现在这样的3D架构中的电连接和机械耦合。还可以使用全向互连(ODI)来对EMIB和3D堆叠架构进行组合，这允许顶部封装芯片使用EMIB水平地与其他芯片通信并且使用典型地大于TSV的贯穿模制物过孔(TMV)竖直地与其他芯片通信。然而，这些当前的互连技术将焊料或其等同物用于连接，结果是较低的竖直和水平互连密度。
减轻较低的竖直互连密度的一种方式是使用中介层，其改进了竖直互连密度，但是如果中介层的基底晶圆是无源的，则会受到低的横向互连密度的影响。在一般意义上，“中介层”通常用于指将两个管芯互连的硅的基片。通过在中介层中包括有源电路系统，横向速度可以得到改进，但是这要求更昂贵的制造工艺，特别是在使用大的基底管芯来将较小的管芯互连的时候。另外，由于可能导致额外的制造和加工开销而没有细间距的益处，并非所有的接口都要求细间距连接。因此，用于复杂的和定制的服务器构造的典型的模块化服务器架构继续使用大的单片管芯，以避免分解开销。
就此而言，使用递归耦合的多个管芯来形成微电子组件的准单片分级集成架构有助于减轻上文提及的若干缺点。多个管芯可以包括有源管芯和/或无源管芯，并且多个管芯中的至少一部分使用高密度互连进行耦合。如本文中所使用的，“高密度互连”包括具有亚10微米间距的管芯到管芯(DTD)互连，也被称为“混合接合”、“混合互连”、或“直接接合互连”。换言之，相邻的高密度互连之间的中心到中心分隔小于或等于10微米。
本公开的一些实施例提供了一种微电子组件，包括：位于第一层中的第一多个IC管芯；位于第二层中的第二多个IC管芯，第二层位于第一层与第三层之间；以及位于第三层中的第三多个IC管芯。第二多个IC管芯包括呈行和列的阵列的IC管芯，第二多个IC管芯中的每个IC管芯耦合到第一多个IC管芯中的多于一个IC管芯，并且第三多个IC管芯将提供第二多个IC管芯中的相邻的IC管芯之间的电耦合。
在许多实施例中，第一多个IC管芯包括知识产权(IP)核心。如本文中所使用的，术语“IP核心”、“IP块”、“核心复合体”或“核心”可互换地使用，以指代包括具有特定功能和定义的接口的可重复使用的逻辑单元、单元或IC布局设计的电路，并且充当IC芯片设计中的构建块。例如，IP核心一般可以包括一组存储器寄存器、算术逻辑单元(ALU)、功率转换器、高速输入/输出(I/O)接口、外围设备、可编程微处理器、微控制器、数字信号处理器、模拟-数字混合信号处理块、可配置的计算架构等。由于计算核心典型地需要额外的部件来产生全功能芯片或SOC，因此这些互补部件被假设为是固有的，或者直接耦合到所讨论的IP核心，或者通过本文中公开的各种实施例的微电子组件中的其他IP核心或电路块(例如，电路的部分(即“块”))耦合到所讨论的IP核心。
本公开的一些实施例还提供了一种IC封装，包括：位于IC封装的第一层中的第一IC管芯；位于IC封装的第二层中的第二IC管芯和第三IC管芯；位于IC封装的第三层中的第四IC管芯；以及耦合到IC封装的第三层的封装基板。第二层位于第一层与第三层之间，第一IC管芯附接到第二IC管芯，第三IC管芯与第二IC管芯相邻，并且第四IC管芯包括第二IC管芯与第三IC管芯之间的导电通路。
本公开的一些实施例还提供了一种IC管芯的布置(例如，服务器架构)，包括：第一多个IC管芯，第一多个IC管芯包括具有IP核心的IC管芯；第二多个IC管芯，第二多个IC管芯包括IC管芯，第二多个IC管芯的IC管芯中的每个IC管芯具有导电地耦合到IP核心中的一个或多个IP管芯的至少一个电路；以及第三多个IC管芯，第三多个IC管芯包括IC管芯，第三多个IC管芯的IC管芯中的每个IC管芯包括位于第二多个IC管芯之间的具有小于10微米或“微米(micron)”的间距的互连的至少一个导电通路。第一多个IC管芯位于第一层中，第二多个IC管芯位于第二层中，第三多个IC管芯位于第三层中，并且第二层位于第一层与第三层之间。
相邻的层之间的互连可以以硅级互连密度分布。如本文中所使用的，术语“硅级”互连密度在用于互连时，包括大于每平方毫米10,000个连接的互连密度。与更旧的封装技术(例如，基于焊料的C4或更大的互连)的IC管芯之间的互连密度相反，该术语是指一般在IC管芯内(例如，在位于有源区域上方的IC管芯的金属化堆叠体中)发现的迹线间距和/或过孔密度。具有硅级互连密度的互连可以具有范围介于0.5微米与10微米之间的间距(即，在一个实施例中，互连可以具有0.5微米的间距；在另一实施例中，互连可以具有2微米的间距；在一些实施例中，互连可以具有小于10微米的间距；在一些实施例中，互连可以具有小于9微米的间距；在一些实施例中，互连可以具有小于8微米的间距；在一些实施例中，互连可以具有范围介于2微米与10微米之间的间距；在一些实施例中，互连可以具有范围介于4微米与8微米之间的间距；等等)。在本文中所描述的实施例的广泛范围内，介于2微米与10微米之间的值的任何可能的范围可以被涵盖在互连的间距中。
本公开的一些实施例还提供了一种微电子组件，包括：位于第一层中的第一多个IC管芯；位于第二层中的第二多个IC管芯；以及位于第三层中的第三多个IC管芯。第二层位于第一层与第三层之间，第一多个IC管芯的第一部分包括通用处理器电路系统，第一多个IC管芯的第二部分包括加速器电路系统，第一部分与第二部分物理地相互排斥，第二多个IC管芯包括IC管芯，该IC管芯包括导电地耦合到通用处理器电路系统和加速器电路系统的电路系统，第三多个IC管芯包括导电通路，以提供第二多个IC管芯中的相邻的IC管芯之间的电耦合。
本公开的一些实施例还提供了一种IC封装，包括：第一IC管芯，该第一IC管芯包括通用处理器电路系统；第二IC管芯，该第二IC管芯包括加速器电路系统；第三IC管芯，该第三IC管芯包括导电地耦合到通用处理器电路系统的电路系统；第四IC管芯，该第四IC管芯包括导电地耦合到加速器电路系统的电路系统；以及第五IC管芯，该第五IC管芯包括第三IC管芯与第四IC管芯之间的导电通路。第一IC管芯和第二IC管芯位于第一层中，第三IC管芯和第四IC管芯位于第二层中，第五IC管芯位于第三层中，第二层位于第一层与第三层之间，第一IC管芯电耦合和机械耦合到第三IC管芯，并且第二IC管芯电耦合和机械耦合到第四IC管芯。
本公开的一些实施例还提供了一种IC管芯的布置(例如，服务器架构)，包括：通用处理器电路系统，该通用处理器电路系统位于第一多个IC管芯中；加速器电路系统，该加速器电路系统位于第二多个IC管芯中；支持电路系统，该支持电路系统位于第三多个IC管芯中并且导电地耦合到通用处理器电路系统和加速器电路系统；以及片上网络(NOC)的路由器电路，该路由器电路用于在通用处理器电路系统和/或加速器电路之间对信号进行布线，路由器电路导电地耦合到通用处理器电路系统和加速器电路系统。在一些实施例中，为了清楚起见，在本说明书的剩余部分中，路由器电路之间的导电通路、通用处理器电路系统和/或加速器电路、以及路由器电路可以并且将被称为NOC。在一些实施例中，路由器电路位于第三多个IC管芯的IC管芯中，加速器电路系统分散在通用处理器电路系统之中，并且通用处理器电路系统之间的NOC的导电通路可以不穿过加速器电路系统。在一些其他实施例中，通用处理器电路系统之间的导电通路可以穿过加速器电路系统。
本公开的一些实施例还提供了一种微电子组件，包括：位于第一层中的第一多个IC管芯；位于第二层中的第二多个IC管芯；位于第三层中的第三多个IC管芯；以及跨越微电子组件的NOC，该NOC包括多个导电地耦合的路由器电路。第二层位于第一层与第三层之间，第一多个IC管芯包括通过路由器电路导电地耦合的IP核心，路由器电路是第二多个IC管芯的，并且第三多个IC管芯包括第二多个IC管芯中的相邻的IC管芯之间的导电通路。
本公开的一些实施例还提供了一种IC封装，包括：位于第一层中的第一IC管芯、第二IC管芯和第三IC管芯；位于第一IC管芯中的第一IP核心、位于第二IC管芯中的第二IP核心、以及位于第三IC管芯中的第三IP核心；位于第二层中的第四IC管芯和第五IC管芯；位于第三层中的第六IC管芯；耦合到第三层的封装基板；以及将第一IP核心、第二IP核心、第三IP核心和第四IP核心耦合的NOC。第二层位于第一层与第三层之间，NOC包括多个导电地耦合的路由器电路，第一IC管芯和第二IC管芯附接到第四IC管芯，第三IC管芯附接到第五IC管芯，并且第六IC管芯包括第四IC管芯与第五IC管芯之间的导电通路。
本公开的一些实施例还提供了一种IC管芯的布置(例如，服务器架构)，包括：第一多个IC管芯中的IP核心，该第一多个IC管芯位于第一层中；以及位于第二多个IC管芯中的路由器电路，该第二多个IC管芯位于第二层中。第二层不与第一层共面，并且每个IP核心通过一个或多个导体在NOC之上导电地耦合到路由器电路中的一个路由器电路。
本公开的一些实施例还提供了一种微电子组件，包括：位于第一层和第二层中的多个IC管芯。第一层和第二层不共面，第一层和第二层采用互连电耦合和机械耦合，该互连在互连中的相邻的互连之间具有小于10微米的间距，多个IC管芯中的第一IC管芯使用互补金属氧化物半导体(CMOS)工艺来制作，并且不包括具有铁磁材料的晶体管，并且多个IC管芯中的第二IC管芯使用在CMOS制作中典型地不使用的工艺和材料(即，超越CMOS工艺)来制作，并且包括具有铁磁材料的晶体管。
本公开的一些实施例还提供了一种IC封装，包括：位于第一层中的第一IC管芯；位于第二层中的第二IC管芯；位于第三层中的第三IC管芯；以及耦合到第三层的封装基板。第二层位于第一层与第三层之间，位于第一层与第二层之间的互连包括在互连中的相邻的互连之间具有小于10微米的间距的互连，第一IC管芯和第二IC管芯中的一者包括具有铁磁材料的晶体管，第一IC管芯和第二IC管芯中的另一者包括用于电压转换的第一电路、用于频率移位的第二电路以及用于电压调节的第三电路。
本公开的一些实施例还提供了一种IC管芯的布置(例如，服务器架构)，包括：多个IP核心，该多个IP核心跨越至少第一层和第二层分布；路由器电路，该路由器电路导电地耦合到多个IP核心；以及电路系统，该电路系统分布在IC管芯的阵列中并且导电地耦合到多个IP核心和路由器电路。第一层和第二层不共面，多个IP核心中的至少一个IP核心使用超越CMOS工艺来制作，并且包括具有铁磁材料的晶体管，并且路由器电路分布在IC管芯的阵列中。
本公开的结构、组件、封装、方法、装置和系统中的每一个可以具有若干创新性的方面，其中没有任何单一方面单独负责本文中公开的所有期望属性。在以下描述和附图中阐述了本说明书中描述的主题的一种或多种实施方式的细节。
在以下具体实施方式中，可以使用本领域技术人员常用的术语来描述说明性实施方式的各个方面，以将他们的工作的实质传达给本领域的其他技术人员。
术语“电路”或“电路系统”表示被布置为彼此协作以提供期望功能的一个或多个无源和/或有源电部件和/或电子部件。该术语还指模拟电路系统、数字电路系统、硬连线电路系统、可编程电路系统、微控制器电路系统和/或任何其他类型的物理硬件电部件和/或电子部件。
术语“集成电路”表示被集成到半导体或类似材料(例如半导体管芯)中的电路。
在一些实施例中，本文公开的IC管芯可以包括基本上单晶的半导体(例如，硅或锗)作为基底材料，在其上采用传统的半导体加工方法制造集成电路。半导体基底材料可以包括例如N型材料或P型材料。管芯可以包括例如使用体硅(例如其他体半导体材料)或绝缘体上半导体(SOI，例如，绝缘体上硅)结构形成的晶体基底材料。在一些其他实施例中，一个或多个IC管芯的基底材料可以包括可以与硅组合或者可以不与硅组合的替代材料，该替代材料包括但不限于：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-N族材料、III-V族材料、II-VI族材料或IV族材料的其他组合。在其他实施例中，基底材料可以包括化合物半导体，例如，化合物半导体具有来自周期表的III族(例如，Al、Ga、In)中的至少一个元素的第一子晶格、以及周期表的V族(例如，P、As、Sb)中的至少一个元素的第二子晶格。在其他实施例中，基底材料可以包括未有意掺杂有任何电活性杂质的本征IV或III-V族半导体材料或合金；在替代性实施例中，可以存在标称的杂质掺杂剂水平。在其他实施例中，管芯可以包括非晶体材料，例如聚合物；例如，基底材料可以包括二氧化硅填充的环氧树脂。在其他实施例中，基底材料可以包括高迁移率氧化物半导体材料，例如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化铟镓锌(IGZO)、氧化镓、氮氧化钛、氧化钌或氧化钨。一般地，基底材料可以包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、N型或P型非晶或多晶硅、锗、砷化铟镓、硅锗、氮化镓、氮化铝镓、磷化铟和黑磷中的一种或多种，其中每种可能掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等。虽然这里描述了用于管芯的材料的一些示例，但是可以充当在其上可以构建如本文中描述的IC电路和结构的基础(例如，基底材料)的任何材料或结构落入本公开的精神和范围之内。
除非另有描述，否则本文中描述的IC管芯包括实施(即，被配置为执行)某个功能的一个或多个IC结构(或者，简单地，“IC”)。在一个这样的示例中，术语“存储器管芯”可以用于描述包括实施存储器电路系统的一个或多个IC(例如，实施存储器装置、存储器阵列、被配置为控制存储器装置和存储器阵列的控制逻辑单元等中的一种或多种的IC)的管芯。在另一这样的示例中，术语“计算管芯”可以用于描述包括实施逻辑/计算电路系统的一个或多个IC(例如，实施I/O功能、算术运算、数据的流水线化等中的一种或多种的IC)的管芯。
在另一示例中，与术语“管芯”和“IC管芯”一样，术语“封装”和“IC封装”是同义的。注意，术语“芯片”、“管芯”和“IC管芯”在本文中可互换地使用。
除非另外说明，否则术语“绝缘”表示“电绝缘”，术语“传导”表示“电传导”。参考光信号和/或根据光信号或使用光信号操作的装置、部件和元件，术语“传导”还可以表示“光传导”。
术语“氧化物”、“碳化物”、“氮化物”等是指分别含有氧、碳、氮等的化合物。
术语“高k电介质”是指具有比氧化硅高的介电常数的材料，而术语“低k电介质”是指具有比氧化硅低的介电常数的材料。
术语“绝缘材料”或“绝缘体”(在本文中也被称为“电介质材料”或“电介质”)是指基本上不导电的固体材料(和/或在如本文中描述的加工之后凝固的液体材料)。作为示例而非作为限制，它们可以包括有机聚合物和塑料、以及无机材料(例如离子晶体、瓷、玻璃、硅、氧化硅、氮化硅、以及氧化铝或它们的组合)。它们可以包括电介质材料、高极化率材料和/或压电材料。在不脱离本公开的范围的情况下，它们可以是透明的或不透明的。绝缘材料的进一步示例是用于封装应用中的底部填充物和模制物或类似模制物的材料，例如包括用于有机中介层、封装支撑部和其他这样的部件中的材料。
在各种实施例中，与IC相关联的元件可以包括，例如，晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发机、接收机、天线等。在各种实施例中，与IC相关联的元件可以包括单片地集成在IC内、安装在IC上或连接到IC的那些元件。取决于与IC相关联的部件，本文中描述的IC可以是模拟的或数字的，并且可以用于多种应用(例如微处理器、光电装置、逻辑块、音频放大器等)中。本文中描述的IC可以用于单一IC管芯中或用作芯片组的部分，用于执行计算机中的一种或多种相关的功能。
在本公开的各个实施例中，本文中所描述的晶体管可以是场效应晶体管(FET)，例如金属氧化物半导体(MOS)FET(MOSFET)。一般地，FET是三端子装置，其包括源极端子、漏极端子和栅极端子并且使用电场来控制流过装置的电流。FET典型地包括沟道材料、被提供在沟道材料中和/或沟道材料之上的源极区域和漏极区域、以及栅极堆叠体，栅极堆叠体包括被提供在源极和漏极区域之间的沟道材料的一部分(“沟道部分”)之上的栅极电极材料(替代地被称为“功函数”材料)，并且可选地，还包括位于栅极电极材料与沟道材料之间的栅极电介质材料。
在一般意义上，“互连”是指提供两个其他元件之间的物理连接的任何元件。例如，电互连提供两个电部件之间的电连接，从而促进它们之间的电信号的传送；光互连提供两个光部件之间的光连接，从而促进它们之间的光信号的传送。如本文中所使用的，电互连和光互连两者被包括在术语“互连”中。在本文中，应当参考与互连相关联的信号介质来理解所描述的互连的性质。因此，当参考电子装置(例如使用电信号操作的IC)使用时，术语“互连”描述由导电材料形成的用于提供到与IC相关联的一个或多个元件的电连接和/或在各种这样的元件之间的电连接的任何元件。在这样的情况下，术语“互连”可以指导电迹线(有时也被称为“线”、“导线”、“金属线”或“沟槽”)和导电过孔(有时也被称为“过孔”或“金属过孔”)两者。有时，电传导迹线和电传导过孔可以分别被称为“导电迹线”和“导电过孔”，从而突出强调这些元件包括导电材料(例如金属)的事实。类似地，当关于也对光信号进行操作的装置(例如光子IC(PIC))使用时，“互连”还可以描述由光传导的材料形成的用于提供到与PCI相关联的一个或多个元件的光连接的任何元件。在这样的情况下，术语“互连”可以指光波导(例如，引导和限制光波的结构)，包括光纤、分光器、光组合器、光耦合器和光过孔。
术语“导电迹线”可以用于描述由绝缘材料隔离的导电元件。在IC管芯内，这样的绝缘材料包括被提供在IC管芯内的层间低k电介质。在封装基板以及印刷电路板(PCB)内，这样的绝缘材料包括有机材料，例如味之素堆积膜(Ajinomoto Buildup Film，ABF)、聚酰亚胺或环氧树脂。这样的导电线典型地布置在金属化堆叠体的若干层级(level)或若干层(layer)中。
术语“封装基板”可以用于描述促进将半导体管芯和/或其他电部件(例如无源电部件)的任何集合封装在一起的任何基板材料。如本文中所使用的，封装基板可以由任何材料形成，该材料包括但不限于：绝缘材料，例如树脂浸渍的玻璃纤维(例如，PCB或印刷接线板(PWB))、玻璃、陶瓷、硅、碳化硅等。另外，如本文中所使用的，封装基板可以指包括堆积层(例如，ABF层)的基板。
术语“导电过孔”可以用于描述对金属化堆叠体的不同层级的两个或更多个导电线进行互连的导电元件。为此，可以提供基本上垂直于IC管芯/芯片的平面或者在其之上提供IC结构的支撑结构的过孔，并且可以将相邻层级中的两个导电线或者非相邻层级中的两个导电线互连。
术语“金属化堆叠体”可以用于指用于提供到IC管芯/芯片的不同电路部件和/或封装基板的连接的一个或多个互连的堆叠体。
如本文中所使用的，术语互连的“间距”是指相邻的互连之间的中心到中心的距离。
在彼此耦合的管芯的堆叠体的情形下，或在耦合到封装基板的管芯的情形下，术语“互连”也可以分别指DTD互连以及管芯到封装基板(DTPS)互连。DTD互连也可以被称为第一级互连(FLI)。DTPS互连也可以被称为第二级互连(SLI)。
虽然为了不使附图杂乱而未在所有的当前图示中具体地示出，在描述DTD或DTPS互连时，第一管芯的表面可以包括第一组导电接触部，并且第二管芯或封装基板的表面可以包括第二组导电接触部。第一组中的一个或多个导电接触部然后可以通过DTD或DTPS互连电耦合和机械耦合到第二组的导电接触部中的一些导电接触部。
在一些实施例中，DTD互连的间距可以不同于DTPS互连的间距，但是在其他实施例中，这些间距可以基本上是相同的。
本文中公开的DTPS互连可以采取任何适当的形式。在一些实施例中，一组DTPS互连可以包括焊料(例如，经受热回流从而形成DTPS互连的焊料凸块或焊料球)。包括焊料的DTPS互连可以包括任何适当的焊料材料，例如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/铜、锡/铟/铜、锡/锌/铟/铋或其他合金。在一些实施例中，一组DTPS互连可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括散布在非导电材料中的导电材料。在一些实施例中，各向异性导电材料可以包括嵌入粘结剂或热固性粘合膜(例如，热固性联苯型环氧树脂或丙烯酸基材料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包括聚合物和/或一种或多种金属(例如，镍或金)。例如，导电颗粒可以包括涂覆镍的金或涂覆银的铜，其继而被涂覆有聚合物。在另一示例中，导电颗粒可以包括镍。当各向异性导电材料未被压缩时，可能不存在从材料的一侧到另一侧的导电通路。然而，当各向异性导电材料(例如，通过位于各向异性导电材料的任一侧的导电接触部)被充分压缩时，压缩区域附近的导电材料可以彼此接触，从而在压缩区域中形成从膜的一侧到另一侧的导电通路。
本文中公开的DTD互连可以采取任何适当的形式。在一些实施例中，如本文中描述的微电子组件或IC封装中的DTD互连中的一些或所有的DTD互连可以是金属到金属互连(例如，铜到铜互连或镀覆互连)。在这样的实施例中，位于DTD互连的任一侧的导电接触部可以接合在一起(例如，在升高的压力和/或温度下)，而无需使用居间焊料或各向异性导电材料。在一些金属到金属互连中，电介质材料(例如，氧化硅、氮化硅、碳化硅)可以存在于接合在一起的金属之间(例如，在提供相关联的导电接触部的铜焊盘或铜柱之间)。在一些实施例中，DTD互连的一侧可以包括金属柱(例如，铜柱)，并且DTD互连的另一侧可以包括凹入电介质中的金属接触部(例如，铜接触部)。在一些实施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例如，金)或者其氧化物是导电的金属(例如，银)。在一些实施例中，金属到金属互连可以包括可以具有降低的熔点的金属纳米结构(例如，纳米棒)。金属到金属互连可能能够可靠地传导比其他类型的互连更高的电流；例如，当电流流过时，一些焊料互连可以形成易碎的金属间化合物，并且通过这样的互连提供的最大电流可能被约束，从而减少机械故障。
在一些实施例中，位于一组DTD互连的任一侧的管芯可以是裸管芯。
在一些实施例中，DTD互连可以包括焊料。例如，DTD互连可以包括通过焊料附接到相应的导电接触部的导电凸块或导电柱(例如，铜凸块或铜柱)。在一些实施例中，可以在金属到金属互连中使用薄的焊料帽以适应平面性，并且该焊料可以在加工期间变成金属间化合物。在一些实施例中，在DTD互连中的一些或所有的DTD互连中使用的焊料可以具有比被包括在DTPS互连中的一些或所有的DTPS互连中的焊料更高的熔点。例如，当在形成DTPS互连之前形成IC封装中的DTD互连时，基于焊料的DTD互连可以使用更高温度的焊料(例如，具有高于200摄氏度的熔点)，而DTPS互连可以使用更低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，更高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5％的锡、3％的银和0.5％的铜)。在一些实施例中，更低温度的焊料可以包括锡和铋(例如，共晶锡铋)、锡、银、铋、铟、铟和锡或镓。
在一些实施例中，一组DTD互连可以包括各向异性导电材料，例如上文针对DTPS互连所讨论的材料中的任何材料。在一些实施例中，DTD互连可以用作数据传输通道，而DTPS互连可以用于电源线和接地线等等。
在如本文中描述的微电子组件或IC封装中，DTD互连中的一些或所有的DTD互连可以具有比DTPS互连更细的间距。在一些实施例中，本文中公开的DTPS互连具有介于约80微米与300微米之间的间距，而取决于DTD互连的类型，本文中公开的DTD互连具有介于约0.5微米与100微米之间的间距。通过一些DTD互连的密度提供了硅级互连密度的示例。在一些实施例中，DTD互连可能具有过细的间距以至于不能直接耦合到封装基板(例如，过细以至于不能充当DTPS互连)。由于位于一组DTD互连的任一侧的不同管芯中的材料的相似性大于位于一组DTPS互连的任一侧的管芯与封装基板之间的相似性，因此DTD互连可以具有比DTPS互连更小的间距。具体地，由于操作期间生成的热量(以及在各种制造操作期间施加的热量)，管芯和封装基板的材料成分中的差异可以致使管芯和封装基板产生不同的膨胀和收缩。为了减轻由该不同的膨胀和收缩导致的损坏(例如，开裂、焊料桥接等)，如本文中描述的任何微电子组件或IC封装中的DTPS互连可以比DTD互连形成得更大且分开得更远，由于位于DTD互连的任一侧的管芯对的更大的材料相似性，因此DTD互连可能经受更少的热应力。
应当认识到，可以在本文所述的IC封装中提供一个或多个层级的底部填充物(例如，诸如苯并三唑、咪唑、聚酰亚胺或环氧树脂的有机聚合物材料)，并且可以不加标记以避免使附图混乱。在各种实施例中，底部填充物的层级可以包括相同或不同的绝缘材料。在一些实施例中，底部填充物的层级可以包括具有氧化硅颗粒的热固性环氧树脂；在一些实施例中，底部填充物的层级可以包括能够执行底部填充物功能(例如支撑管芯以及减小互连上的热应力)的任何适当的材料。在一些实施例中，底部填充材料的选择可以基于设计考虑，例如形状因子、尺寸、应力、操作条件等；在其他实施例中，底部填充材料的选择可以基于材料特性和加工条件，例如固化温度、玻璃转变温度、粘度和耐化学性以及其他因素；在一些实施例中，底部填充材料的选择可以基于设计考虑和加工考虑两者。
在一些实施例中，可以在本文所述的IC封装中提供一个或多个层级的阻焊剂(例如，环氧树脂液体、液体可光成像聚合物、干膜可光成像聚合物、丙烯酸树脂、溶剂)，并且可以不加标记或示出以避免使附图混乱。阻焊剂可以是包括可光成像的聚合物的液态材料或干膜材料。在一些实施例中，阻焊剂可以是非可光成像的。
基于如本文中描述的或如本领域中已知的特定值的情形，术语“基本上”、“接近”、“大约”、“近于”和“约”一般是指处于目标值的+/-20％以内(例如，处于目标值的+/-5％或10％以内)。
基于如本文中描述的或如本领域中已知的特定值的情形，指示各个元件的取向的术语(例如，“共面”、“垂直”、“正交”、“平行”或元件之间的任何其他角度)一般是指处于目标值的+/-5％-20％以内。
术语“连接”表示连接的事物之间的直接连接(其可以是机械连接、电连接和/或热连接中的一种或多种)，而无任何中间装置，而术语“耦合”表示连接的事物之间的直接连接或者通过一个或多个无源或有源中间装置的间接连接。
本说明书使用短语“在实施例中”，其可以指代相同或不同实施例中的一个或多个实施例。
此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。
本公开可以使用基于视角的描述(例如“上方”、“下方”、“顶部”、“底部”和“侧面”)；这样的描述用于便于讨论，并且不意在限制所公开的实施例的应用。
如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层之上或者之下的一个层可以与另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与两个层中的一者或两者直接接触，或者可以具有一个或多个居间层。相反，被描述为在第二层“上”的第一层是指与该第二层直接接触的层。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个居间层。
如本文中所使用的术语“设置”是指定位、位置、放置和/或布置，而不是任何特定的形成方法。
当参考测量范围使用时，术语“之间”包括测量范围的端值。
出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。当在本文中使用时，记号“A/B/C”表示(A)、(B)和/或(C)。
虽然某些元件可以在本文中以单数引用，但是这样的元件可以包括多个子元件。例如，“导电材料”可以包括一种或多种导电材料。在另一示例中，“电介质材料”可以包括一种或多种电介质材料。
除非另外说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅指示正被引用的类似对象的不同实例，并且不旨在暗示如此描述的对象必须在时间上、空间上、在等级上或以任何其他方式处于给定序列中。
在以下具体实施方式中，参考了附图，附图形成其一部分，并且其中以说明的方式示出了可以实践的实施例。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以作出结构改变或逻辑改变。因此，不应当从限制的意义上理解以下的具体实施方式。
附图不一定是按比例绘制的。
在附图中，相同的附图标记指代所示的相同或相似的元件/材料，由此，除非另有说明，否则在附图中的一个附图的情形下提供的具有给定附图标记的元件/材料的解释适用于其中可以示出具有相同附图标记的元件/材料的其他附图。此外，标记的单数形式和复数形式可以与附图标记一起用于分别表示相同或相似的类型、种类或类别的元件中的单一元件和多个元件。
此外，在附图中，本文中描述的各种装置和组件的示例性结构的一些示意性图示可以被示出具有精确的直角和直线，但是应当理解的是，这样的示意性图示可能不反映现实生活的工艺限制，当使用例如适当的表征工具的图像(例如扫描电子显微镜(SEM)图像、透射式电子显微镜(TEM)图像或非接触式轮廓仪)来检查本文中描述的任何结构时，这些现实生活的工艺限制可能使特征并不看起来如此“理想”。在实际结构的这样的图像中，可能的加工和/或表面缺陷也可能是可见的，例如，表面粗糙度、曲率或轮廓偏差、凹陷或划痕、材料的不完美的直边、锥形缩窄的过孔或其他开口、拐角的意外的圆化或不同材料层的厚度的变化、(多个)晶体区域内的偶发螺旋位错、边缘位错或组合位错、和/或单一原子或原子簇的偶发位错缺陷。可能存在这里没有列出的但是在装置制造和/或封装领域内是常见的其他缺陷。
在附图中，出于说明的目的呈现了结构和部件的具体数量和布置，并且这样的结构和部件的任何期望的数量或布置可以存在于各种实施例中。
此外，除非另外说明，否则图中示出的结构可以根据材料特性、制作工艺和操作条件采取任何适当的形式或形状。
为了方便起见，如果存在采用不同字母指定的附图的集合(例如，图10A-图10C)，在本文中可以在不使用字母的情况下提及这样的集合(例如，提及为“图10”)。类似地，如果存在采用不同字母指定的附图标记的集合(例如，110a-110e)，在本文中可以在不使用字母的情况下提及这样的集合(例如，被称为“110”)。
可以以最有助于理解示例性主题的方式依次将各个操作描述为多个分立的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，可以不以所呈现的顺序执行这些操作。所描述的操作可以以与所描述的实施例不同的顺序来执行。在额外的实施例中，可以执行各种额外的操作和/或可以省略所描述的操作。
示例性实施例
图1是根据本公开的一些实施例的微电子组件100的一部分的示意性俯视图。微电子组件100包括多个基底管芯102(单数称为“基底管芯102”，复数称为“基底管芯102”)通过一个或多个桥接管芯104(单数称为“桥接管芯104”，复数称为“桥接管芯104”)电耦合。在各种实施例中，桥接管芯104包括嵌入或以其他方式放置在两个相邻的基底管芯102之间的边缘之下的相对小块的硅(例如，小于基底管芯102)。在一些实施例中，桥接管芯104可以位于基底管芯102之下；在一些其他实施例中，桥接管芯104可以位于基底管芯102之上；在其他实施例中，一些桥接管芯104可以位于一些基底管芯102之下，并且其他桥接管芯104可以位于其他基底管芯102之上。在一般意义上，两个或更多个基底管芯102可以共面，位于包括位于多个层中的管芯的三维(3D)多层封装的同一层(例如，级(tier)、层阶(story)、行、区段、层级(level)等)中。
多个基底管芯102可以包括共同起着高带宽SOC层级一致结构(例如，互连的电路、网络)的作用的电路，该高带宽SOC层级一致结构促进跨越链接的部件的数据和控制传输。这样的硅互连结构，允许裸IC管芯直接连接到位于多个基底管芯102中的模块化的IC管芯上的接线，从而促进在连接的IC管芯之间以与单一管芯内的接线一样的小互连间距的高密度接线。因此，更多的管芯到管芯连接是可能的，并且这些连接能够更快地传输数据，同时使用更少的能量。在各种实施例中，基底管芯102可以包括具有用于低功率功能的电路以及用于常开和超低功率待机功能的子系统的IC管芯。基底管芯102可以包括用于快速外围部件互连(PCIe)、USB(例如，USB 3Type C)、音频、调试、安全数字输入输出(SDIO)以及各种其他低功率I/O部件的接口。在各种实施例中，基底管芯102包括用于微电子组件100中的其他IC管芯的支持电路系统。
在各种实施例中，多个基底管芯102可以布置成作为行和列的阵列的拼接的架构，其中基底管芯102在形状上(但不一定在功能上)彼此基本上相同。在一些实施例中，基底管芯102可以在电路和结构方面彼此基本上相同，并且因此也在功能上也相同。在其他实施例中，一个或多个基底管芯102可以包括与一些其他基底管芯102不同的电路和结构。在阵列构造中，因为SOC结构不是跨越微电子组件100的整个占用区域延伸的一个单片管芯，而是包括多个基底管芯102，所以单一基底管芯102以及基底管芯102的集合的制造、测试和组装成本可以比具有相同组合占用区域的单一单片管芯小。由于与制造更小尺寸的IC管芯相关联的更低的成本，基底管芯102还可以提供有有源电路块，该有源电路块不一定提供在传统的硅中介层中。因此，在各种实施例中，基底管芯102可以包括有源中介层，但是一些基底管芯102还可以包括无源中介层，而没有任何有源电路系统。
在一些实施例中，可以使用针对低功率应用定制的制造工艺(例如22纳米FinFET低功率(22FFL)、14纳米工艺或针对被包括在基底管芯102中的电路和功能的类型的任何其他适当的半导体制造工艺)来制作基底管芯102。在一些实施例中，单独的单个基底管芯102可以使用对应的期望的工艺来制作，以优化性能(例如，针对诸如I/O、完全集成电压调节器(FIVR)、无源装置等功能)或成本或两者。例如，小尺寸的基底管芯102可以允许使用最新工艺节点来制造，以使至少一些基底管芯102在功率、频率、泄漏、高速缓存容量等方面获得最大性能。因此，用于高速缓存的某些基底管芯102可以使用针对高速缓存容量优化的工艺来制造，而用于高速布线的某些其他基底管芯102可以使用适合于高速的另一工艺来制造，等等。虽然基底管芯102的阵列可以占据相对大的占用区域(例如，92平方毫米)，但是单个基底管芯102可以小得多(例如，10平方毫米)，允许更高的制造成品率，带来比单片大管芯更低的制造成本。
如图2A所示，包括可重复使用的IP核心204(单数称为“IP核心204”，复数称为“IP核心204”)的一个或多个IP管芯202(单数称为“IP管芯202”，复数称为“IP管芯202”)可以耦合在位于多个基底管芯102之上的另一层中。虽然图中仅示出了一些IP核心204，但是可以理解的是所有的IP管芯202包括一个或多个这样的IP核心204的部分。在各种实施例中，IP核心204和IP管芯202可以以一对一、多对一和/或一对多构造相关。例如，一个IP管芯202可以包括一个IP核心204；一个IP核心204可以跨越多个IP管芯202分布；并且一个IP管芯202可以包括多于一个IP核心204。多个IP管芯202可以一起形成一个或多个核心复合体。
在各种实施例中，微电子组件100可以体现服务器架构。在微电子组件100被用在微处理器中的这样的情况下，示例性IP核心204可以包括能够执行处理任务的最小的物理硬件单元(例如，电子电路)；这样的IP核心204可以包括ALU以及一组或两组支持存储器寄存器。能够处理单一执行线程的逻辑硬件单元可以包括中央处理器单元(CPU)作为一个或多个IP核心204；不支持超线程的单核心处理器是单一CPU的等同物；具有单一核心的超线程处理器是两个CPU的功能等同物；等等。被包括在一个或多个IP核心204中的CPU可以是专用的(例如，图形处理单元(GPU)、加速器)或通用的(例如，通用处理器)。
在各种实施例中，基底管芯102的集合可以提供由IP管芯202中的一些或全部IP核心204共享的资源池。有益的是，随着引入新的IP核心技术，在制造工艺中可以替代IP核心204，而无需重新设计基底管芯102，从而降低了制造成本并且提高了制造灵活性和市场响应性。基底管芯102可以提供到IP管芯202的多个通用或可定制的接口，其可以耦合到3D架构的基底管芯102的阵列，以优化各个部件之间的性能(例如，带宽延迟)。虽然IP管芯202和基底管芯102在图中以多对一的关系出现，但是在本公开的实施例的广泛范围内可以使用其他关系。例如，单一基底管芯102可以附接到单一IP管芯202；或者若干基底管芯102可以附接到单一IP管芯202，等等。由微电子组件100中的基底管芯102的阵列制作的高带宽、底延迟SOC级结构不与提供在IP管芯202中的IP核心204竞争管芯区域。在这样的实施例中，基底管芯102可以包括电路(“支持电路”或“支持电路系统”)，以支持提供在IP管芯202中的IP核心204的集体操作。例如，基底管芯102可以包括通过NOC构造导电地耦合到设置在IP管芯202中的多个IP核心204的数据存储电路、控制器电路、时钟电路、电压调节电路和/或I/O电路。在各种实施例中，位于基底管芯102中的支持电路可以向IP管芯202提供功率、数据、控制命令等。这样的布置有益且有利地允许选择解决特定的需求或功能的一个或多个IP核心204，同时仍然保持基底管芯102的“标准”或“通用”管芯构造。另外，随着引入新的IP核心技术，在制造工艺中可以替代IP管芯202，而无需重新设计基底管芯102，从而降低了制造成本并且提高了制造灵活性和市场响应性。在各种实施例中，任何一个基底管芯102可以比直接附接到其的IP管芯202中的每个IP管芯相对更大。
传统上，被包括在IP核心中的电路被设计为与其他IP核心中的电路一起用于构建复杂的IC，例如SOC、专用集成电路(ASIC)、专用标准产品(ASSP)以及单一单片芯片上的现场可编程门阵列(FPGA)。这样的复杂的IC进而用在产品中，例如计算机、移动电话、电视机顶盒、数码相机、数字音频播放器、汽车发动机和工业工艺控制器、玩具、智能卡、助听器、心脏监护仪以及使用或处理数据的其他装置。在本公开的实施例中，IP核心204被包括在作为IP管芯202的“小芯片”中。换言之，由IP核心204表示的电路可以以硬件形式实现为IP管芯202。因此，类似于单片SOC中的虚拟IP核心，小芯片包括可以耦合到其他模块化IC管芯的模块化IC管芯。
例如，常规的SOC可以是将CPU和额外的一百个IP核心合并在同一IC管芯上的单片IC管芯。然后通过移至下一加工节点来对设计进行缩放，这是昂贵的过程。在小芯片或贴片模型的情况下，将一百个IP核心硬化成更小的小芯片(其可以是混合且匹配的)，并且然后组装在封装中，以构建SOC。小芯片可以具有不同的功能，并且还可以在不同的工艺节点处制作并在不同的设计中重复使用。在一些实施例中，位于微电子组件100的IP管芯202中的IP核心或小芯片(分别在本文中可互换地用于指代IC管芯形式的电路或其硬件实施方式)的组合可以同时包括常规的计算管芯的功能，包括计算核心、图形装置以及用于监视器的显示引擎，例如包括四通道(16位)低功率双数据速率(LPDDR)存储器、CPU核心、时钟、系统代理、GPU、显示引擎、基础设施处理单元(IPU)、高速I/O接口等。
在各种实施例中，通用基底管芯102的阵列可以共享用于适当的IP管芯202的公共分布式高速缓存。任何一个IP管芯202可以位于基底管芯102的阵列上的最适合其相应的功能的位置(例如，封装引脚位置)或者与被包括在其他IP管芯202中的其他IP核心204亲近的位置(例如，基于其他IP核心204的功能)。换言之，在一些实施例中，可以基于IP管芯202中的特定的一个IP管芯来选择基底管芯102中的特定的一个基底管芯，以用于IP管芯202中的特定的一个IP管芯的附接；在其他实施例中，可以基于特定的基底管芯102在阵列中的相对位置来选择基底管芯102中的特定的一个基底管芯，以用于IP管芯202中的特定的一个IP管芯的附接；在其他实施例中，可以基于位于IP管芯202中的特定的一个IP管芯中的IP核心204对位于其他IP管芯202中的其他IP核心的亲近性(例如，基于功能)来选择基底管芯102中的特定的一个基底管芯，以用于IP管芯202中的特定的一个IP管芯的附接。
例如，IP管芯202可以包括具有处理器电路系统的IP核心204；基底管芯102中的一个基底管芯可以包括第二电路(例如，存储器控制器)，而基底管芯102中的另一基底管芯可以包括第三电路(例如，I2C接口电路)。IP核心204与第二电路的电连接的数量可以大于与第三电路的电连接的数量。因此，在示例性实施例中，IP管芯202可以采用具有小于10微米的间距的DTD互连直接耦合到具有第二电路的基底管芯102。
在另一示例中，IP管芯202可以包括具有IO接口电路的IP核心204；基底管芯102中的一个基底管芯可以靠近微电子组件100的外围，或者靠近微电子组件100的外部接口，而基底管芯102中的另一基底管芯可以位于朝向微电子组件100的中部的位置。在示例性实施例中，基于IP核心204的电路，IP管芯202可以采用具有小于10微米的间距的DTD互连耦合到更靠近外围的基底管芯102，使得从IP核心204到外部接口或外围的电通路比从位于微电子组件100的中部的基底管芯102短。
在又一示例中，IP管芯202中的一个IP管芯可以包括处理器电路系统，并且IP管芯202中的其他IP管芯可以包括存储块。处理器电路系统可以被配置为采用存储块操作。具有存储块的IP管芯202可以耦合到基底管芯102中的特定的一个基底管芯。在示例性实施例中，具有处理器电路系统的IP管芯202可以耦合到同一IC管芯102，以便更靠近具有更短的电通路的存储块。
IP管芯202可以在一个或多个网络连接点处附接到基底管芯102，这取决于其尺寸和带宽要求。在一些实施例中，每个IP管芯202可以包括不同的IP核心204。在其他实施例中，位于特定的基底管芯102之上的某些IP管芯202可以包括相同的IP核心204，其不同于位于另一基底管芯102之上的其他IP管芯202中的IP核心204。在其他实施例中，位于单独的IP管芯202中的不同的IP核心204可以位于基底管芯102的阵列之上的任何位置。
在当前技术中，为了减少构建用于各种不同的应用的定制产品的成本，可以构建SOC以用于多种不同的应用，尽管在一些应用中需要SOC中的IP核心中的某些IP核心但在其他应用中不需要。在这些应用中，可以禁用和不使用多余的IP核心，从而导致“暗硅”，其是指SOC的不可使用的区域。实质上，暗硅是指IC的在标称操作电压下无法上电的电路系统的数量。从硅区域的角度来看，在花费的实际资金以及对该区域的机会成本两者方面，暗硅是昂贵的。采用通过本公开的实施例实现的根据工作负荷构建的方法，如图中的空闲空间205所示，基于客户需求在一个应用中不需要的IP核心不需要组装在基底管芯102之上，从而减少和/或消除了暗硅。对于其他IP核心204或被重新布置以减小微电子组件100的总体占用区域的剩余的且必要的IP核心204，可以清除空闲空间205。
例如，第一IP管芯202(1)具有第一IP核心204(1)，第一IP核心204(1)具有第一功能。第二IP管芯202(2)可以具有第二IP核心204(2)，第二IP核心204(2)具有第二功能。具有第一功能和第二功能的第一微处理器将包括IP管芯202(1)和202(2)两者；另一方面，具有第一功能但不具有第二功能的第二微处理器可以包括IP管芯202(1)，但不包括IP管芯202(2)，从而允许对功能的细粒度的选择，而对于可用硅区域无任何显著的损失。此外，第一微处理器和第二微处理器两者可以使用基底管芯102(即，在第一微处理器与第二微处理器之间，基底管芯102可以是相同的)和桥接管芯104(即，在第一微处理器与第二微处理器之间，桥接管芯104可以是相同的)的相同阵列。换言之，在第一微处理器与第二微处理器之间，基底管芯102和桥接管芯104的尺寸、数量和电路可以是相同的。
微电子组件100的一些实施例可以实现细粒度的分解，允许基于客户需要和/或制造约束(以及其他原因)根据需要去除或替换单个IP核心204。这样的细粒度的分解还允许在每IP核心的基础上进行工艺选择，以优化每IP管芯的功率-性能-面积-成本。例如，包括作为高功率CPU的IP核心204的IP管芯202可能需要最新的工艺节点以实现最高密度的晶体管以及每平方面积最低的功率或低电压操作，而包括作为电压调节器的另一IP核心204的另一IP管芯202为使效率最大化采用支持高得多的输入电压的工艺可以表现得更好。因此，在一些实施例中，一些IP管芯202可以使用先进的工艺节点(例如，10nm工艺)来制作，并且可以包括比使用更旧的工艺(例如，45nm工艺)制作的其他IP管芯202中的晶体管(例如，具有160nm晶体管栅极间距的晶体管)更小的晶体管(例如，具有64nm晶体管栅极间距的晶体管)。在一些实施例中，某些IP管芯202(例如，包括具有逻辑和/或存储器电路的IP核心204)可以包括具有比其他IP管芯202中的晶体管(例如，用于更高电压应用的晶体管，例如电源布线)更薄的栅极氧化物以及因此更低的击穿电压。
这种异构集成允许在各世代的小芯片以及通常不与CMOS兼容的工艺技术中构建全新的SOC。通过构建包括基底管芯102的阵列的基底管芯复合体以对不同的基底管芯102之间的基底管芯间流量以及不同的IP管芯202之间的小芯片间流量进行布线并且在连接的IP核心204之中分配带宽，IP管芯202的单个IP核心204不会负担导线成本和不相关的逻辑的复杂性。这也进一步使IP管芯202同与基底管芯102的任何工艺选择相互依赖性相分离。
在本公开的实施例的广泛范围内，各种IP核心204和对应的IC管芯(例如，基底管芯102、桥接管芯104和IP管芯202)的任何适当的组合、布局、构造或布置可以用于微电子组件100中。例如，多个这样的微电子组件可以堆叠在单一封装内。在一些实施例中，微电子组件100可以包括单片IC(例如微处理器)的所有功能。在其他实施例中，微电子组件100可以形成更大的IC的一部分(例如，系统控制器块)，更大的IC例如微处理器、CPU、存储器装置(例如，高带宽存储器装置)、逻辑电路、输入/输出电路系统、收发机(例如现场可编程门阵列收发机)、功率输送电路系统的门阵列逻辑单元(现场可编程门阵列逻辑单元)、诸如III-N或III-N放大器(例如，GaN放大器)的III-V或III-N装置、高速外围部件互连电路系统、双倍数据速率传输电路系统、或者本领域中已知的其他电子部件。
图2B示出了微电子组件100的沿轴线BB’的横截面的一部分。微电子组件100是准单片封装架构的示例。微电子组件100可以包括至少三层：包括IP管芯202的第一层206；包括基底管芯102的第二层208；以及包括桥接管芯104的第三层210。三层结构可以安装在封装基板212上。在一些实施例中，封装基板212可以包括具有嵌入在一层或多层的有机电介质中的多层的导电迹线的PCB。例如，封装基板212可以包括具有通过微过孔和/或通孔镀覆过孔彼此互连的若干层的金属平面或迹线的层合基板，具有位于顶层和底层上的输入/输出布线平面，而内层被用作接地和电源平面。在其他实施例中，封装基板212可以包括有机中介层；在其他实施例中，封装基板可以包括无机中介层(例如，由玻璃、陶瓷或半导体材料制成)。在其他实施例中，封装基板212可以包括有机材料和无机材料的复合物，例如，在有机基板中具有嵌入的半导体管芯。
任何IP管芯202可以包括若干层：具有有源装置(例如，晶体管、二极管等)的半导体基板214以及包括电介质(例如，层间电介质(ILD))和金属化布线(例如，位于ILD层之间的金属层以及穿过ILD的过孔)的层的金属化堆叠体216。IP管芯202可以采用DTD互连218电耦合和机械耦合到基底管芯102。在各种实施例中，DTD互连218包括混合接合，该混合接合包括金属到金属接合以及氧化物到氧化物(例如，氧化硅到氧化硅)接合，从而在位于层206与208之间(例如，位于基底管芯102与IP管芯202之间)的界面处允许硅级互连密度以及低间距互连，例如，每平方毫米大于10,000个连接。如本文中所使用的，术语“界面”在用于指代两个部件之间的结构连接时是指这些部件的异种材料的边界、接头或附接表面。
在示例性实施例中，DTD互连218的间距可以是大约2微米(微米)或更小。在其他实施例中，间距可以是大约2微米或更大。在所示的示例性实施例中，IP管芯202以面对面(FTF)构造耦合到基底管芯102。在其他实施例中，取决于特定的需求，IP管芯202可以以面对背(FTB)或背对背(BTB)构造耦合到基底管芯102，其中TSV提供到位于基板214和金属化堆叠体216中的有源装置的电耦合。在一些实施例中，一些IP管芯202可以以FTF构造与一些基底管芯102耦合，并且其他IP管芯202可以以BTB构造与其他基底管芯102耦合，并且其他IP管芯202可以以FTB与基底管芯102耦合。
位于第二层208中的任何基底管芯102可以包括若干层：具有有源装置(例如，晶体管、二极管等)的半导体基板220以及包括电介质(例如，ILD)和金属化布线(例如，位于ILD层之间的金属层以及穿过ILD的过孔)的层的金属化堆叠体222。基底管芯102可以采用DTD互连218电耦合和机械耦合到IP管芯202。穿过基底管芯102的基板220的TSV 224可以提供两个相对的界面226(位于层206与208之间)与界面228(位于层208与210之间)之间的电耦合。基底管芯102可以在界面226处耦合到IP管芯202，并且在与界面226相对的另一界面228上耦合到位于第三层210中的桥接管芯104。
在许多实施例中，基底管芯102可以采用DTD互连230在界面228处电耦合和机械耦合到桥接管芯104。在一些实施例中，DTD互连218的间距可以小于DTD互连230的间距；在其他实施例中，DTD互连218的间距可以与DTD互连230的间距相同。在各种实施例中，DTD互连230包括混合接合，该混合接合包括金属到金属接合以及氧化物到氧化物(例如，氧化硅到氧化硅)接合，从而允许硅级互连密度以及低间距互连。在所示的示例性实施例中，基底管芯102以FTB构造耦合到桥接管芯104，其中基底管芯102的金属化堆叠体222与桥接管芯104的金属化堆叠体238不同。在其他实施例中，取决于特定的需求，基底管芯102可以以FTF或BTB构造耦合到桥接管芯104。例如，可以将基底管芯102翻转，使得金属化堆叠体222靠近桥接管芯104，而不是靠近IP管芯202。
在一些实施例中，基底管芯102可以嵌入电介质232(例如，氧化硅、氮化硅、模制化合物)中或者被电介质232围绕。贯穿电介质过孔(TDV)234(也被称为TMV，其中电介质是模制化合物)可以促进第二层208的两个相对侧之间的电耦合，例如，用于功率输送和高速信令。在许多实施例中，第二层208(包括基底管芯102)的厚度可以小于40微米。
位于第三层210中的任何桥接管芯104可以包括具有若干层的IC管芯：半导体基板236以及包括电介质(例如，ILD)和金属化布线(例如，位于ILD层之间的金属层以及穿过ILD的过孔)的层的金属化堆叠体238。在一些实施例中，桥接管芯104可以不包括任何有源装置(例如晶体管)，相反仅起着用于穿过金属化堆叠体238的高速、高密度互连的布线中间体的作用。在一些实施例中，桥接管芯104可以包括位于半导体基板236中的有源装置。桥接管芯104可以采用DTD互连230在界面228(位于层208与210之间)上电耦合和机械耦合到基底管芯102，而与界面228相对的一侧240可以靠近封装基板212。在一些实施例中，桥接管芯104可以包括提供界面228与相对侧240之间的电耦合的TSV 242。
在各种实施例中，桥接管芯104可以嵌入电介质244(例如，氧化硅、氮化硅、模制化合物)中或者被电介质244围绕。在一些实施例中，电介质244可以包括与电介质232相同的材料；在其他实施例中，电介质244可以包括不同的材料。穿过电介质244的TDV 246可以促进第三层210的两个相对侧之间的电耦合，例如，用于功率输送和高速信令。
在各种实施例中，层208和210可以将功率载送到层206。因为层206在其之上不具有另外的层，所以IP管芯202的至少一个表面可供用于冷却，例如，以附接散热器和其他这样的热传递辅助装置。因为多个IP管芯202中的IP核心204可能比基底管芯102或桥接管芯104消耗更多的功率，所以可以通过层208和210向IP管芯202提供专用的功率连接。虽然数据信号可以在层内四处移动，但是功率直接从封装基板212通过层210和208传送到层206。至少一些TDV 246、234以及TSV 242和224促进了微电子组件100中的这样的功率连接。此外，至少一些TDV 246、234以及TSV 242和224也促进了信号(例如，数据)连接。
第三层210可以采用DTPS互连248耦合到封装基板212。在所示的示例性实施例中，DTPS互连248包括基于焊料的互连。虽然为了不使附图杂乱而未示出，但是层206、208和210中的一个或多个层可以包括重分布层(RDL)，该重分布层包括在其中具有电通路的电介质(例如，聚酰亚胺、氧化硅、氮化硅)，以在第一间距的互连到不同的第二间距的互连之间进行布线或重新布线。例如，这样的RDL可以促进在位于第二层208与第三层210之间的界面处的布线(例如，以在第二层208中的TDV 234与第三层210中的TDV 246之间、或者在第二层208中的TDV 234与第三层210中的桥接管芯104之间进行布线)。
在一些实施例中，基底管芯102、桥接管芯104以及IP管芯202中的一者或多者可以包括具有小于10mm2的占用区域的超小半导体管芯。在一些其他实施例中，基底管芯102、桥接管芯104和IP管芯202中的一者或多者可以包括任何尺寸的半导体管芯。在其他实施例中，基底管芯102、桥接管芯104和IP管芯202中的一者或多者可以包括其他微电子组件，例如呈递归(例如，嵌套、分级)布置的微电子组件100。例如，基底管芯102可以包括基本上类似于微电子组件100的结构和部件。在其他实施例中，基底管芯102、桥接管芯104和IP管芯202中的一者或多者可以包括一个堆叠在另一个的顶部上的采用高密度互连电耦合的多个半导体管芯(例如，IC管芯)。
如图2B中所描绘的这样的准单片分级架构允许不同的制造技术(例如，技术节点，或工艺节点，或简单地，节点)的管芯在微电子组件100内无缝地耦合在一起。在一般意义上，不同的工艺经常意味着不同的电路世代和架构。加工技术越小(或越新)，特征尺寸越小，并且因此，所得到的晶体管越快且越功率高效。例如，微电子组件100可以包括使用10nm工艺制造的IP管芯202、使用22nm工艺制造的基底管芯102以及使用45nm工艺制造的桥接管芯104。
在各种实施例中，选择用于电介质232和244的材料可以适当地基于微电子组件100的递归重新实施或分级耦合。在一些实施例中，电介质232和244中的任何电介质可以包括氧化硅、氮化硅或者与半导体制造工艺兼容的其他无机电介质材料。在一些其他实施例中，电介质232和244中的任何电介质可以替代地包括有机电介质材料，例如聚酰亚胺材料、玻璃增强环氧树脂基质材料、有机材料(例如二氧化硅填充的环氧树脂)、或者低k或超低k电介质(例如，碳掺杂的电介质、氟掺杂的电介质、多孔电介质、有机聚合物电介质、光可成像电介质和/或苯并环丁烯基聚合物)。
互连还可以被分级地描述为：局部(在单一管芯内)、中间(在微电子组件中的管芯之间)、以及全局(在分级的微电子组件之间)。这样的准单片分级集成架构允许对体现在基底管芯102、桥接管芯104和IP管芯202中的任何管芯中的每个单个电路块进行工艺优化。在先前的这样的电路块被合并到一个大的单片半导体管芯中的情况下，本公开的实施例允许使用适合于其功能和/或设计的加工技术在单个管芯中实施单个电路块，从而实现好得多的成品率和制造改进。本公开的一些实施例促进了CPU和其他处理器的更好的重复使用和可配置性，并且在工艺选择和互连布线中提供了更高的粒度/可定制性。
该架构特别适用于多核心架构，其中，可以使用两个层级的管芯(例如，IP管芯202和基底管芯102)来形成复合处理元件，复合处理元件然后可以组合在一起，以形成更大的计算结构。更大的计算结构可以进一步组合，以形成更大数量的处理器等。该结构中的一个特定的灵活性可以是竖直地堆叠不同的管芯以改进功能的能力。例如，存储器管芯可以一个堆叠在另一个的顶部上，以增加容量。在另一示例中，如果热解决方案能够应对堆叠的ALU的增加的功率密度，则在单个管芯中实施的ALU可以一个堆叠在另一个的顶部上以改进产量。如本文中所描述的微电子组件可以帮助降低成本并且改进对线路的利用。本文中所描述的各个实施例中的所公开的布置还可以允许与来自其他制造商或其他加速器的装置的互操作性。
图2C示出了包括混合接合的具有硅级互连密度的DTD互连218的细节图250。在位于层206与层208之间的界面226处，层206(例如，属于IP管芯202)的导电接触部252可以与层208(例如，属于基底管芯102)的导电接触部254接合；类似地，位于层206(例如，属于IP管芯202)中的电介质256(例如，氧化硅、氮化硅、氮氧化硅等)可以与位于层208(例如，属于基底管芯102)中的电介质258(例如，氧化硅、氮化硅、氮氧化硅等)接合。接合的互连形成DTD互连218，DTD互连218包括混合接合，提供层206与层208之间的电耦合和机械耦合。注意，例如，在一些实施例中，所描述的结构可以适用于DTD互连230的在位于层208与层210之间的界面228处的任何类似的混合接合。
注意，图1以及图2A-图2C旨在示出部件在它们的组件内的相对布置，并且一般地，这样的组件可以包括未示出的其它部件(例如，各种界面层或者与光功能、电连接或热减轻相关的各种其他部件)。例如，在一些其他实施例中，如图1以及图2A-图2B中所示的组件可以包括多个管芯和/或XPU以及其他电部件。
另外，虽然组件的一些部件在图1以及图2A-图2B中被示出为平面矩形或由矩形固体形成，但这仅是为了便于说明，并且这些组件的实施例可以是弯曲的、圆形的，或者在其他情况下是可能由用于制作各种部件的制造工艺所引起的不规则形状的。
图3A和图3B是示出了位于基底管芯102之上的IP管芯202的示例性构造300和310的简化的框图。如图3A所示，在采用构造300的一些实施例中，IP管芯202可以具有适合于其中的特定电路的任何适当的形状和尺寸。这样的不同尺寸和形状的IP管芯202可以适当地放置在基底管芯102之上，并且采用相应地图案化的DTD互连218耦合到基底管芯102。在这样的构造300中，IP管芯202中的一个或多个(或者没有)IP管芯可以悬置于基底管芯102，即，延伸超过基底管芯102的边界。相邻的IP管芯202之间的分隔可以是几十微米的量级，与单片SOC内的两个IP核心之间的分隔相当。在图3B中所示的另一构造310中，放置在基底管芯102之上的所有IP管芯202可以是规则形状的，以便以阵列整齐地适配在基底管芯102的边界内。这样的规则布置可以简化NOC之上的布线。在一些实施例中，包括微电子组件100的服务器架构可以包括完全处于构造300、或完全处于构造310、或处于两者的混合的多个基底管芯102和IP管芯202。
图4是示出了根据各种实施例的用于处理器(例如，蜂窝处理器、网络处理器等)的微电子组件100的简化的框图。在所示的示例性实施例中，微电子组件100包括基底管芯102的第一阵列以及位于第一阵列之上的IP管芯202的第二阵列。IP管芯202可以被调整尺寸和形状以使得IP管芯202的第二阵列适配在基底管芯102的第一阵列之上。微电子组件100可以包括NOC 402，NOC 402链接位于第一层206中的多个IP管芯202的各个IP核心。IP管芯202的第一部分(例如，202(1))可以包括通用处理器电路系统404，并且IP管芯202的第二部分(例如，202(2))可以包括加速器电路系统406。基底管芯102可以包括支持通用处理器电路系统和加速器电路系统的支持电路。
蜂窝(例如，5G、6G等)和网络处理器(例如，数据中心、骨干网等)一般需要非常高速地处理特定的工作负荷。这些可以包括特定的数字信号处理(DSP)功能和查找表检索功能。通用处理器可以执行这些功能中的许多功能，但是它们不是那么快速、功率高效或成本高效的。可以使用定制应用特定的IC(例如，ASIC)代替通用处理器来解决该问题，但是这通常是昂贵的解决方案，并且不会从通用处理器的规模经济中受益。此外，新的ASIC需要定制平台以及新的软件堆栈，它们的开发和部署可能是昂贵且耗时的。
将单片集成的加速器添加到通用处理器可以解决该问题。在一般意义上，加速器是单独的架构子结构(在同一IC管芯上，或在不同的IC管芯上)，其包括用于一个或多个特定任务的硬件引擎，例如卸载密码功能、压缩和解压缩、正则表达式(RegEx)处理、数据存储功能以及联网操作。因此，加速器被配置(例如，调节、设计)为以比通用处理器更低的成本、更低的功耗以及更少的开发努力来提供更高的性能。加速器可以具有跨越从固定功能的专用芯片到被配置用于特定领域的应用的高度可编程的引擎的宏架构。加速器还趋向于将专门的固定功能的硬件用于频繁、常规的计算。加速器的示例包括浮点协处理器、用于将基于顶点的3D模型到二维(2D)查看平面的渲染加速的GPU、以及用于视频编码解码器的运动估计步骤的加速器。如此，加速器被添加到系统，以实现更大的功能或性能。
将单片集成的加速器添加到通用处理器利用了来自用于通用处理器的现有生态系统和平台的益处，以减小成本和上市时间。此外，其受益于处理器内的实现了加速器与处理器之间的快速通信的高速管芯上连接。然而，该方法受到单片管芯尺寸的限制，并且需要较大的努力来将加速器与通用处理器集成(例如，流片以及处理器管芯布图内的加速器适配)。类似地，许多加速器可以通过以较低功率的硅工艺为目标(例如，通过高度的数据级并行来实现高性能)来实现最高的功率效率，而通用处理器典型地以更高功率、高性能的硅工艺为目标。此外，对加速器的任何改变都需要加速器和通用处理器两者的新的流片。
加速器和通用处理器的封装内集成是又一替代方案，例如，通过封装上高速布线或通过先进的封装技术(例如英特尔的EMIBTM或FoverosTM技术)。这使得能够将加速器与通用处理器管芯分隔开，以用于实现将不同的加速器连接到同一通用处理器或者反之亦然的加速器的更加模块化的集成。然而，该方法受常规的2D/2.xD封装上互连的较高功率限制带宽的影响，这导致更高的延迟以及更慢且更功率低效的处理。
将加速器与封装上服务器SOC集成的常见方法包括使用由若干处理核心组成的通用处理器芯片，该若干处理核心通过NOC一起通信并且与其他系统部件通信。通过在位于桥接管芯、封装迹线、中介层等之上的管芯间连接之上通过NOC发送来自处理核心或片上存储器控制器的数据来完成联网/DSP操作。数据然后由处理器小芯片接收、处理并且然后发送回到处理器管芯。这实现了每个部件(例如，处理器、加速器)的模块化升级，而无需对新的管芯进行设计和流片。
然而，该方法受能量效率和延迟限制的影响，尤其是大核心计数处理器和/或分解的处理器，其中，数据的很大一部分(例如，随后通过距加速器最远的核心或存储器控制器处理的数据)将需要行进相对长的距离以到达加速器。这导致严重的问题，包括：(1)长的管芯上行进距离导致增加的延迟和更多消耗的功率；以及(2)可能导致可能影响服务质量的管芯上网络拥塞。
通过使用定制网络加速器的近单片的集成(其可以使得能够使用同一平台满足更多的市场)，微电子组件100的一些实施例可以提供针对上文讨论的问题的可能的解决方案。此外，其实现了不同加速器和通用处理器的混合和匹配，而对性能具有忽略不计的影响。微电子组件100包括服务器架构，该服务器架构包括细分解的通用处理器和加速器。因为在将系统分割成若干较小的小芯片时，当前可用的技术导致显著的区域、功率和延迟开销，所以采用当前可用的技术，这样的架构是不高效的。然而，采用如本文中所描述的技术，包括具有每平方毫米大于10,000个连接的硅级互连密度的混合接合以及具有至少三个堆叠层的IC管芯的准单片架构，微电子组件100可以具有几乎接近单片SOC的低得多的开销。
在各种实施例中，NOC 402在微电子组件100的复合SOC架构中进行了适当设计，使得芯片设计的IP核心放置和其他方面更加容易，并且允许对连接拓扑的优化。使用微电子组件100的示例性服务器架构可以包括两种不同类型的IP核心：位于IP管芯202(1)中的通用处理器电路系统404；以及位于IP管芯202(2)中的加速器电路系统406。具有加速器电路系统406的IP管芯202(2)分散(例如，相互分散)在具有通用处理器电路系统404的IP管芯202(1)之中，或者作为共面小芯片、附接在IP管芯202(1)的底部上的小芯片(类似于桥接管芯104)，或者处于中介层构造中(例如，在基底管芯102中)。体现在微电子组件100中的系统级封装还可以包括两个并行的NOC 402，用于通用处理器404与加速器406之间的通信的第一NOC 402(1)，以及仅用于通用处理器404之间的通信的第二NOC 402(2)。
NOC 402可以包括穿过一个或多个层206、208和210以及位于层206、208和210中的单一层内的互连。IP管芯202(2)的加速器电路系统406和/或它们相关联的连接基础设施支持由通用处理器电路系统406生成的NOC分组的透明通过。这允许通用处理器电路系统406针对其他工作负荷彼此通信，而不涉及加速器电路系统406。注意，NOC 402，包括402(1)和402(2)，通常在简化的图中指示，并且不对应于特定的NOC耦合。NOC 402的并行构造可以允许比仅单一NOC可能实现的更多的定制和性能益处。其还将NOC402(2)的通用NOC设计与NOC402(1)的加速器特定的NOC设计解耦。然而，为支持NOC 402(1)和402(2)两者，这样的解耦可能以额外的(例如，重复的)布线资源为代价。
虽然位于IP管芯202(2)和IP管芯202(1)中的加速器电路系统406和通用处理器电路系统404分别可以使用不同的硅工艺来制造，但是加速器电路系统406和通用处理器电路系统404被设计为拼接在一起，这实现了针对不同工作负荷的定制。包括通用处理器电路系统404和加速器电路系统406的IP管芯202(1)和202(2)不需要是相同尺寸的，尽管它们在图中被示为是相似形状和尺寸的。因此，在一些实施例中，包括通用处理器电路系统404的IP管芯202(1)可以是与包括加速器电路系统406的IP管芯202(2)相似的尺寸和形状的；在其他实施例中，包括通用处理器电路系统404的IP管芯202(1)可以是不与包括加速器电路系统406的IP管芯202(2)相似的尺寸和形状的。
然而，IP管芯202可以根据下层基底管芯102的尺寸和形状来调整形状和/或尺寸，例如，以促进穿过基底管芯102的NOC 402的均匀和/或规则连接。例如，IP管芯202可以是第一尺寸的，基底管芯102可以是第二尺寸的，并且第二尺寸大致使得IP管芯202中的多个IP管芯可以容纳在基底管芯102中的单一基底管芯之上，而无任何悬置部分(即，在基底管芯102的边界之上延伸)。因此，位于IP管芯202与基底管芯102之间的所有DTD互连218(未示出)可以被完全容纳在基底管芯102的边界内(其间具有或不具有任何重分布层(RDL))。此外，支持具有通用处理器电路系统404的IP管芯202(1)的基底管芯102(1)可以与支持具有加速器电路系统406的IP管芯202(2)的基底管芯102(2)具有不同的尺寸。因此，在一些实施例中，与附接到基底管芯102(2)的IP管芯202(2)的数量相比，不同数量的IP管芯202(1)可以附接到基底管芯102(1)。
在各种实施例中，基底管芯102包括用于通用处理器电路系统404和加速器电路系统406的支持电路系统。用于通用处理器电路系统404的支持电路可以包括存储器控制器、高速缓存、时钟电路等。用于加速器电路系统406的支持电路可以包括专用存储器寄存器、数据路由器等。在一些实施例中，附接到具有通用处理器电路系统404的IP管芯202(1)的基底管芯102(1)可以包括被特别配置用于通用处理器电路系统404的支持电路系统，而附接到具有加速器电路系统406的IP管芯202(2)的基底管芯102(2)可以包括被特别配置用于加速器电路系统406的支持电路系统。在其他实施例中，基底管芯102(1)和102(2)可以包括用于通用处理器电路系统404和加速器电路系统406两者的支持电路系统，并且因此可以是可互换的。
图5是包括两个层502和504的微电子组件500的简化的横截面图。层502包括分别具有通用处理器电路系统404和加速器电路系统408的IC管芯506和508。层504包括桥接管芯510，提供IC管芯506与508之间的电耦合。在一些实施例中，桥接管芯510可以包括有源装置；在其他实施例中，桥接管芯510可以不包括有源装置。在一些实施例中，桥接管芯510可以包括中介层。桥接管芯510可以嵌入具有TDV 514的电介质512中或者被具有TDV 514的电介质512围绕。在一些实施例中，电介质512可以包括与电介质232和/或244相同的材料。微电子组件500的一些实施例可以通过用于IC管芯506和508的常见接口和可拼接的小芯片尺寸(例如，10平方毫米)来允许模块化，并且通过在层502与504之间使用混合接合连接和中介层架构以使区域、功率和延迟上的管芯间连接开销最小化来允许高性能。
位于微电子组件500中的NOC 402可以包括用于位于IC管芯506中的通用处理器电路系统404与位于IC管芯508中的加速器电路系统406之间的通信的第一NOC 402(1)、以及用于位于IC管芯506内的通用处理器电路系统404之间的通信的第二NOC 402(2)。IC管芯506和508的尺寸可以针对分别位于它们中的每一个中的通用处理器电路系统404和加速器电路系统406来定制。位于桥接管芯510与IC管芯506和508之间的DTD互连516包括混合接合(例如，金属上金属和氧化物上氧化物接合)，从而降低了延迟并且允许硅级互连密度。
图6是包括三个层(第一层206、第二层208和第三层210)的微电子组件100的简化的横截面图。如示例性实施例中所示，IP管芯202(1)可以包括通用处理器电路系统404，并且IP管芯202(2)可以包括加速器电路系统406。在其他实施例中，IP管芯202(1)可以包括多于一个通用处理器电路系统404；类似地，IP管芯202(2)可以包括多于一个加速器电路系统406。这样的实施例中的NOC 402可以通过基底管芯102(例如，102(1)和102(2))来提供，相邻的基底管芯102(例如，102(1)和102(2))之间通过桥接管芯104互连。在一些实施例中，基底管芯102(例如，102(1)和102(2))还可以包括通用处理器电路系统404和/或加速器电路系统406中的一者或多者。在一些实施例中，耦合到具有通用处理器电路系统404的IP管芯202(1)的基底管芯102(1)可以与耦合到具有加速器电路系统406的IP管芯202(2)的基底管芯102(2)基本上相同。在其他实施例中，耦合到具有通用处理器电路系统404的IP管芯202(1)的基底管芯102(1)可以不同于耦合到具有加速器电路系统406的IP管芯202(2)的基底管芯102(2)，例如，以支持更快的馈通或用于更先进的布线。
图7A和图7B是根据各个实施例的NOC 402的简化的框图。如图7A所示，NOC 402可以将位于微电子组件100中的一个或多个网络中的各个IP核心204耦合在一起。NOC 402可以包括第一NOC 402(1)和并行的第二NOC 402(2)。为了易于解释，NOC 402(1)和402(2)以不同的阴影示出，以彼此区分。某些IP核心204(例如，204(1))可以在NOC 402(1)之上互连，而某些其他IP核心204(例如，204(2))可以在NOC 402(2)之上互连。虽然未具体示出，但是一些IP核心204可以在多于一个NOC之上互连。注意，虽然仅示出了两个并行的NOC，但是在实施例的广泛的范围内，适合于微电子组件100的任何数量的NOC可以被提供在其中。在一些实施例中，每个IP核心204可以提供在单独的IP管芯202上；在其他实施例中，单一IP管芯202可以包括多于一个IP核心204；在其他实施例中，单一IP核心204可以分布在多个IP管芯202之上。
此外，虽然对于NOC 402示出了网状拓扑，但是任何适当的拓扑(包括环面、环型、星型等以及不同的拓扑的组合)可以被涵盖在实施例的广泛的范围内。例如，在一些实施例中，NOC 402(1)可以包括网状拓扑，而NOC 402(2)可以包括环型拓扑；在其他实施例中，NOC402(1)可以包括环面拓扑，而NOC 402(2)可以包括网状拓扑；等等。NOC 402(1)和402(2)中的每个NOC可以包括路由器电路702(例如，分别为702(1)和702(2))以及链路704(例如，分别为704(1)和704(2)，提供适当的通信信道)。注意，如本文中所使用的“链路”是指通信信道，并且不一定是指诸如金属迹线的物理连接。某些稀疏链路706可以稀疏地连接NOC 402(1)和NOC 402(2)，以实现NOC 402(1)与402(2)之间的通信。包括稀疏链路706的这一些连接可以仅在数据在网络之间穿越时使用，因此，为了确保适当的利用和带宽分布，连接的初始规划可能是重要的。使用稀疏链路706而不是密集的连接来耦合NOC 402(1)和402(2)可以用来节省微电子组件100中的资源。
在各种实施例中，IP核心204通过链路704耦合到路由器电路702，每个链路704包括位于IP管芯202与基底管芯102之间的多个互连，并且至少两个链路704在节点处导电地耦合在一起。形成链路704的互连可以包括多个导体。在一些实施例中，节点形成相互正交的多个导体的结。
虽然为了不使附图杂乱而未示出，但是NOC 402可以包括额外的元件，例如，放置在每个IP核心204的边缘处的网络接口以及片上接口(例如高清晰度多媒体接口(HDMI)、I2C、USB和通用异步接收机-发射机(UART))。网络接口将IP核心204生成的数据(例如，数字信号)分组，并且将分组发送给路由器电路702，路由器电路702缓冲来自IP核心204或来自其他连接的路由器电路的分组。网络接口有助于微电子组件100的模块化架构，并且确保具有相关的内务操作的一个或多个IP管芯202上的不同的IP核心204之间的无缝通信，而不管它们的通信协议。
应当注意的是，NOC拓扑指代网络架构的物理组织，并且不一定反映在一个或多个IC管芯上实现的物理布局。在所示的网状拓扑中，每个路由器电路702通过链路704连接到一个IP核心204和四个邻近的路由器电路。采用网状拓扑，位于多个IP管芯202中的大量的IP核心204可以合并到规则形状的结构中，从而允许可缩放性和路径多样性。可以使用将通信分组从NOC 402上的源节点布线到目的节点的适当的算法来实现各个IP核心204之间的通信。在此情形下，可以在路由器电路702处采用用于高效且正确的分组布线的适当的布线算法，该布线算法采用分组切换和电路切换或者它们的任何组合。
在传统的平面管芯构造中，在通用处理器和加速器与在管芯上分配高带宽低延迟的连接所需的全局互连之间，存在对布线资源的竞争。通过使用由如本文中所公开的准单片封装架构实现的模块化中介层方法，基底管芯102上的资源可以用于全局高带宽互连。因此，根据各种实施例，路由器电路702和链路704中的许多链路可以位于基底管芯102中的一个或多个基底管芯中。采用稀疏连接的并行网络NOC 402(1)和402(2)，可以消除或显著地减少管芯间通信与连接的小芯片到小芯片的全局通信之间的任何带宽竞争。
如图7B所示，NOC 402还可以包括若干分级并行的NOC 402(1)、402(2)、402(3)和402(3)(以及其他)。例如，NOC 402(1)可以包括跨越整个微电子组件100的全局网络。多个基底管芯102可以通过NOC 402(1)彼此通信。可以使用多个基底管芯102和桥接管芯104来实现NOC 402(1)的链路和路由器电路。
NOC 402(2)可以包括跨越每个单独的基底管芯102的中间网络。耦合到对应的基底管芯102的多个IP管芯202可以通过NOC 402(2)彼此通信。可以使用多个基底管芯102和IP管芯202来实现NOC 402(2)的链路和路由器电路；并且在两个或更多个IP管芯202耦合到位于桥接管芯104之上的同一基底管芯102的实施例中，也可以使用这样的桥接管芯104来实现NOC 402(2)的链路和路由器电路。在一些实施例中，NOC 402(2)可以采用链路706耦合到NOC 402(1)。
NOC 402(3)可以包括跨越每个单独的IP管芯202的管芯内网络。在IP管芯202包括多于一个IP核心204的实施例中，NOC 402(3)可以实现位于同一IP管芯202中的单独的IP核心204之间的通信。可以使用位于IP管芯202内的金属迹线和过孔来实现NOC 402(3)的链路和路由器电路。例如，NOC 402(3)可以采用链路706耦合到NOC 402(2)和/或NOC 402(1)。通过沿如本文中所描述的管芯边界将网络分隔开，可以在微电子组件100中提供模块化的并行分级网络。
图8A和图8B是微电子组件100的一部分的NOC构造的简化的框图。根据各种实施例，NOC 402的路由器电路702和链路704的大部分可以实现在基底管芯102中，并且IP管芯202可以采用到基底管芯102的适当的连接(基于相应的IP管芯202的尺寸和带宽要求)附接到单个NOC(例如，402(1)或402(2))。在物理(例如，结构)意义上，NOC 402可以实现在微电子组件100中，其中节点802代表如图8A中所示的各个互连804、806和808的结。例如，考虑节点802(1)属于NOC 402(1)。节点802(1)包括三个不同互连的结：互连804(1)，由短划线表示，代表与位于同一NOC 402(1)中的其他节点的层内耦合；互连806，由虚线表示，代表与位于不同NOC 402(2)中的其他节点的层内耦合；以及互连808(1)，由箭头表示，代表与位于同一NOC 402(1)中的IP管芯202的层外耦合。位于NOC 402(1)内的一个或多个这样的节点和互连可以适当地形成链路704。互连806可以形成链路706的一部分。
例如，在基底管芯102的金属化堆叠体222和TSV 224中，可以通过金属通路(例如，金属迹线和过孔)实现互连804和806。可以通过DTD互连218(例如，位于基底管芯102与IP管芯202之间的混合接合(例如，金属到金属接合以及氧化物到氧化物接合))以及位于任一管芯中的过孔和金属迹线(视情况)来实现互连808。在一些实施例中，还可以通过位于基底管芯102与桥接管芯104之间的DTD互连230、位于桥接管芯104的金属化堆叠体238和TSV 242中的金属迹线和过孔来实现互连804、806和808。
在各种实施例中，高速缓存810可以位于基底管芯102中，并且在一些实施例中跨越基底管芯102的阵列分布，并且能够由连接到其的一个或多个IP管芯202访问。在一些实施例中，通过将位于基底管芯102上的高速缓存810关联到本地网络(例如，连接到IP管芯202中的仅直接耦合到其的IP管芯)以及减小网络集群(例如，来自微电子组件100中的基本上所有的IP管芯202)的大小，可以减小高速缓存查询所需的延迟。在一些实施例中，高速缓存810可以由位于第一层206中的其他IP管芯202访问，第一层不直接耦合到容纳高速缓存810的基底管芯102。在一些实施例中，高速缓存810可以分布在多个基底管芯102之上，能够由微电子组件100中的IP管芯202中的一些或所有IP管芯访问。在一些实施例中，NOC 402可以在管芯边界处被划分为单独的网络(例如，NOC 402(1)、NOC 402(2)等)，并且关联到单独的套接字ID或组合成更大的集群。
如图8B所示，一个或多个IP管芯202可以采用互连808耦合到适当的NOC。例如，IP管芯202(1)可以通过节点802(2)和互连808(2)耦合到NOC 402(2)。在所示的示例性实施例中，四个节点802(2)用于耦合到NOC 402(2)，允许比单一节点可获得的带宽多四倍的带宽。四个节点802(2)和四个互连808(2)的组合可以代表连接被包括在IP管芯202(1)中的IP核心204(未示出)与位于基底管芯102中的路由器电路(未示出)的单一链路704。尽管属于基底管芯102上的并行NOC 402(1)的节点802(1)可供用于IP管芯202(1)之下的互连，但是在示例性实施例中，由于基于设计参数和其他考虑，位于IP管芯202(1)中的特定的IP核心204不连接到NOC 402(1)，这样的节点可能不用于电耦合。尽管为了机械强度，在这样的位置处可以存在混合接合，但是接合可以是电隔离的和/或不用于耦合到NOC 402。另一方面，如果特定的IP核心204将被耦合到NOC 402(1)和402(2)两者，这样的可用的节点可以适当地用于耦合。
IP管芯202(2)和IP管芯202(3)可以类似地通过节点802(1)和互连808(1)耦合到NOC 402(1)。属于NOC 402(2)的节点802(2)可以保持不电耦合到IP管芯202(2)和202(3)。在所示的示例性实施例中，节点802(1)中的两个节点用于耦合到位于IP管芯202(2)和202(3)中的每个IP管芯的NOC 402(1)，具有将采用单一节点获得的带宽的两倍的带宽以及将采用4个节点(例如，如在IP管芯202(1)中)获得的带宽的一半的带宽。
图8C是根据各个实施例的示例性NOC 402的简化的横截面图。在所示的示例性实施例中，微电子组件包括IP管芯202(1)中的IP核心204(1)、204(2)；IP管芯202(2)中的IP核心204(3)；以及IP管芯202(3)中的IP核心204(4)。IP管芯202(1)和202(2)附接到基底管芯102(1)；IP管芯202(3)附接到基底管芯102(2)。IP管芯202(1)、202(2)和202(3)位于第一层206中。基底管芯102(1)和102(2)位于第二层208中。位于第三层210中的桥接管芯104耦合基底管芯102(1)和102(2)。NOC 402以各种方式(例如，三个并行的子网络NOC 402(1)、NOC402(2)和NOC 402(3))耦合IP核心204(1)、204(2)、204(3)和204(4)。NOC 402(1)通过基底管芯102(1)和102(2)以及桥接管芯104耦合IP核心204(1)、204(2)、204(3)和204(4)。NOC402(2)通过基底管芯102(1)将IP核心204(1)和204(2)与IP核心204(3)耦合。NOC 402(3)耦合位于IP管芯202(1)内的IP核心204(1)和204(2)。
位于第二层208处的基底管芯102中的属于NOC 402(1)的节点802可以包括三个不同的互连的连接点：代表与同一NOC 402(1)中的其他节点的层内耦合的804；代表与不同的NOC 402(2)中的其他节点的层内耦合的互连806；以及代表与同一NOC 402(1)中的IP管芯202的层外耦合的互连808。互连804可以横穿位于基底管芯102(1)和102(2)中的金属迹线和过孔以及位于桥接管芯104中的金属迹线和过孔以及位于层208与210之间的DTD互连230。类似地，互连806可以横穿位于基底管芯102(1)和102(2)中的金属迹线和过孔以及位于桥接管芯104中的金属迹线和过孔以及位于层208与210之间的DTD互连230。互连806可以横穿位于基底管芯102(1)中的金属迹线和过孔、IP管芯202(1)以及位于在层206与208之间的界面处的DTD互连。节点802以及互连804、806和808可以包括链路704(和/或稀疏链路706)的部分。
可以在层210(例如，基底管芯102(1)和/或102(2))中提供路由器电路702，形成跨越微电子组件100的网格。在某个实施例中，甚至管芯内NOC(例如NOC 402(3))可以使用提供在层210中(例如，在基底管芯102(1)和102(2)中)的路由器电路702。在层210中提供这样的网络资源释放了IP管芯202(l)-202(4)中的管芯区域。
虽然仅描述了三个网络，但是在实施例的广泛的范围内，各种其他NOC结构和拓扑也是可能的。例如，IP核心204(1)可以在至NOC 402(1)的并行网络中耦合到IP核心204(4)；IP核心204(1)和204(3)可以在至NOC 402(3)的并行网络中耦合；等等。因此，在一些实施例中，可以基于管芯边界来细分网络；在其他实施例中，子网络可以形成在功能边界处，例如，所有的存储器核心可以在一个子网络之上耦合，而所有的核心可以在另一子网络之上耦合，等等。在实施例的广泛的范围内，可以使用任何适当的网络配置。
图9是示出了微电子组件100的示例性实施例的简化的框图，微电子组件100具有多个层并且包括管芯的混合集合，一些管芯使用传统的CMOS工艺制作，并且另一些管芯使用“超越CMOS”工艺制作。如本文中所使用的超越CMOS管芯包括使用不是CMOS的工艺制成的管芯。典型地，超越CMOS管芯使用自旋、相位、多极取向、机械位置、极性、轨道对称、磁通量量子、分子构型、以及其他量子状态(而不是电子电荷)来指定计算状态。超越CMOS管芯的示例包括自旋晶体管(例如，自旋FET、自旋MOSFET晶体管)，其具有分别用作自旋注入器和检测器的铁磁源极和铁磁漏极，并且在用作磁阻装置时起到晶体管的作用。超越CMOS管芯的另一示例是自旋波装置，包括一种将集体自旋振荡用于信息传输和处理的类型的磁性逻辑装置。
如本文中所使用的，术语“超越CMOS工艺”是指在半导体技术中使用的任何制造工艺，其采用铁磁材料、铁电材料、压电材料、压阻材料、磁阻材料或等同物，例如，半金属铁磁材料、具有强自旋轨道相互作用的材料(例如砷化铟镓(InGaAs)、砷化铟(InAs)、锑化铟(InSb))、相关的电子材料(例如二氧化钒、铌镁酸铅-钛酸铅、镍)、高各向异性磁性材料、碳纳米管、石墨烯、基于聚合物的材料、应变锗、硅锗、氧化物(例如，氧与铝、铪、钽、钛、钨和锆中的至少一种的化合物)、导电金属(例如钛、铂、镍、钨)、导电氧化物(例如钙钛矿)、高分子材料、低密度碳、“莫特材料”(例如Pr1-xCaxMnO3、SmNiO3、NiO、Ca2RuO4、NbO2、AM4X8(A＝Ga、Ge；M＝V、Nb、Ta；X＝S、Se))等。
随着CMOS晶体管IC根据摩尔定律缩放，在其中消耗的功率增长超过了散热能力。此外，对数据中心中的计算操作的需求随着时间以指数不断增长。这两个趋势强调了对更加能量高效的计算芯片的需求，这可以通过超越CMOS管芯来实现。CMOS管芯与超越CMOS管芯的操作电压、功率等之间的独特差异需要新颖的封装方法在精细的尺度上将它们互连，以允许两种不同种类的装置之间的无缝数据交换。目前，仅在未封装的芯片中的小规模电路中已经展示了超越CMOS管芯(例如隧道FET、2D材料FET、铁电FET、自旋电子、压电、磁电)。目前现存的封装方法(例如，基于标准桥接管芯或类似架构)不适合于以比CMOS电路更低的电压和更慢的时钟频率工作的超越CMOS电路。具体地，更慢的时钟频率转变成用于计算的更大数量的并行核心以及用于载送数据的宽总线，这两者均不能在目前现存的封装方法中充分实现，但是可以采用如本公开中所描述的微电子组件100来实现。
根据各种实施例，多个IC管芯(一些使用超越CMOS制作并且另一些采用CMOS制作)可以物理耦合、导电耦合和通信耦合到相对更大的基底管芯102，基底管芯102提供了由多个导电耦合的IP核心使用的集体支持电路。示例性支持电路可以包括但不限于：电压调节电路、输入/输出电路、数据存储电路、时钟电路、功率输送网络电路等。典型的异构集成技术(例如使用桥接管芯和硅中介层)具有相对低的竖直互连密度。对比之下，与准单片架构的多个层的混合接合可以实现高得多的硅级互连密度，其可以支持通过不同层形成片上高带宽网络。这对于使用超越CMOS工艺形成的IC管芯特别重要。
在示例性实施例中，微电子组件100可以包括耦合到基底管芯102的一个或多个IP管芯202，IP管芯202和基底管芯102使用传统的CMOS工艺制作。在示例性实施例中，IP管芯202可以包括用作处理器电路系统的IP核心204(在该图和后续的图中有时也被称为CMOSIP核心204，以与使用超越CMOS工艺制成的IP核心区分)，另一IP管芯202可以包括用作存储器的另一CMOS IP核心204。在实施例的广泛的范围内，各种其他类型的CMOS IP核心204可以被包括在微电子组件100中。另外，微电子组件100可以包括一个或多个超越CMOS管芯902，超越CMOS管芯902包括超越CMOS IP核心904，超越CMOS IP核心904包括使用除CMOS之外的工艺制作的装置、电路等。这样的超越CMOS管芯902可以包括(通过示例而不是作为限制)铁电材料和铁磁材料，包括纳米磁体、铁电电容器和多数栅极。
在一些实施例中，微电子组件100还可以包括耦合到基底管芯102的一个或多个超低电压CMOS(SLVC)管芯906(也被称为先进的极低电压CMOS(AVC)或先进的超低电压CMOS(AUC))。微电子组件100的其他实施例可以不包括任何SLVC管芯906。在一些实施例中，SLVC管芯906还可以一个堆叠在另一个的顶部上。
因为与传统的CMOS装置(例如，0.6V、0.8V)相比，超越CMOS管芯(和SLVC管芯)的特有的特征是其更低的操作电压(例如，0.2V或0.35V)，所以诸如示例性实施例中所示的包括CMOS管芯和超越CMOS管芯两者的混合系统可以在这两个不同域之间使用转换电路。例如，基底管芯102可以包括用作电平移位器(LS)的转换电路908(例如，将信号从一个逻辑电平或电压域转变成另一逻辑电平或电压域的电路，类似于模拟电路中的变换器)，将信号从0.6V转换成0.2V。在一些实施例中，用于电压转换的转换电路908包括将来自CMOS IP管芯202的处于0.6V或0.8V的第一电压下的信号转换成用于超越CMOS管芯902的处于0.2V的第二电压下的信号的LS。类似地，LS可以将来自超越CMOS管芯902的处于0.2V的第二电压下的信号转换成用于CMOS IP管芯202的处于0.6V或0.8V的第一电压下的信号。在一些实施例中，LS可以将来自CMOS IP管芯202的处于0.6V的第一电压下的信号转换成用于SLVC管芯906的处于0.35V的第二电压下的信号。类似地，LS可以将来自SLVC管芯906的处于0.35V的第二电压下的信号转换成用于CMOS IP管芯202的处于0.6V或0.8V的第一电压下的信号。另外，转换电路908还可以包括串行器/解串器(SerDes)(例如，用于分布式数据处理)，其实现了从CMOS电路的较高时钟频率到超越CMOS电路的较低时钟频率的转变。所转变的信号然后可以转发给超越CMOS管芯902。包括电压调节器的另一电路块910可以将处于低电压下的功率调节到超越CMOS管芯902和/或SLVC管芯906。
注意，虽然转换电路908和910被示为基底管芯102中的电路，但是它们也可以视情况实现在耦合到基底管芯102的单独的IC管芯、或IP管芯202、超越CMOS管芯902、和/或SLVC管芯906中。例如，它们可以合并到位于在IP管芯202与基底管芯102之间的额外的层中的IC管芯中，该层与具有硅级互连密度的互连耦合。
一组互连912可以促进部件之间(包括两个超越CMOS管芯902之间)的信号。在各种实施例中，互连912可以包括混合接合(例如，金属到金属接合以及氧化物到氧化物接合)或具有类似的间距和硅级互连密度(例如，10,000-50,000个连接/mm2)的其他种类的接合，其促进电压递降(或根据需要，递升)以及用于超越CMOS管芯902的较慢时钟频率的更大数量的连接。在一些实施例中，位于CMOS管芯与超越CMOS管芯之间的互连912可以实现在专门用于提供高带宽互连的单独的桥接管芯104中。
另外，因为超越CMOS管芯902以更低的电压和更低的功率操作，所以其中生成的热量可以低于CMOS装置，从而允许将装置竖直地堆叠在真正的3D堆叠体中。因此，多个超越CMOS管芯902(和/或SLVC管芯906)可以一个堆叠在另一个的顶部上，每个超越CMOS管芯与包括具有硅级互连密度的混合接合或等同物的互连912互连。如本文中所描述的微电子组件100允许将CMOS管芯和超越CMOS管芯与高密度互连集成，从而允许不同的电压、不同的时钟频率、以及对CMOS管芯(例如，202)与超越CMOS管芯(例如，902)之间的总线宽度(例如，通信信道的数量)的调整。
具体地，具有硅级互连密度(例如，每平方毫米大于10,000个连接)的互连912可以有助于宽的总线宽度。例如，转换电路908包括在第一频率与更低的第二频率之间改变信号的频率的SerDes以及在第一电压与更低的第二电压之间改变信号的电压的LS。CMOS IP管芯202对第一频率和第一电压下的信号进行操作，并且超越CMOS管芯902对第二频率和第二电压下的信号进行操作。假设第一频率和第一电压下的信号穿过由第一数量的互连提供的第一链路(例如，提供必要的总线宽度)，第二频率和第二电压下的信号将必然需要穿过更宽的总线(例如，由于更高的电流)，实质上是由第二数量的互连提供的第二链路，第二数量大于第一数量，与第一频率与第二频率之间的尺度上的差异成比例。在具有低的互连密度的传统封装中，在常规尺寸的管芯上支持第二数量的互连可能是不可行的；然而，在本公开的实施例中，具有硅级互连密度的互连912有助于第二数量。
图10是根据本公开的实施例的包括CMOS电路和超越CMOS电路的微电子组件100的简化的横截面图。在各种实施例中，微电子组件100可以体现服务器架构。微电子组件100包括至少三个层206、208和210，并且在一些实施例中，包括另一层920。封装基板212可以电耦合和机械耦合到层210。在所示的示例性实施例中，IP管芯202和超越CMOS管芯902可以被包括在层206中。在一些实施例中，层206可以包括一个堆叠在另一个的顶部上的多层超越CMOS管芯902。在一些实施例中，层920可以包括提供到超越CMOS管芯902的互连912的桥接管芯104。在其他实施例中，层920可以包括具有用于CMOS管芯与超越CMOS管芯(和/或SLVC管芯)之间的电压转换、频率移位以及电压调节的转换电路908和910的IC管芯。在一些实施例中，层920可以不存在，并且IP管芯202和超越CMOS管芯902可以直接连接到位于层208中的基底管芯102。在一些实施例中，层920可以位于层208与210之间。在其他实施例中，还可以提供具有其他IC管芯的额外的层。层208可以包括如参考图1和本公开的其他图所描述的被模块化成阵列的多个基底管芯102。层210可以包括将任何基底管芯102耦合到其他相邻的基底管芯102的多个桥接管芯104。层210可以根据需要以及基于特定的需求耦合到封装基板212、PCB或其他部件。
所示的封装方案具有以下特征：位于层206中的分别位于IP核心202和超越CMOS管芯902中的CMPS IP核心204(例如，CMOS计算电路)和超越CMOS IP核心904(例如，超越CMOS计算电路)的模块化系统；通过由位于在层206(例如，包括IP管芯202和超越CMOS管芯902)与层208(例如，包括基底管芯102)之间的层920中的桥接管芯104提供的互连912的转变(例如，电压和频率)，例如，用于模块化以及以可互换地使用CMOS电路和超越CMOS电路；位于基底管芯102内部的集成转变特征(例如，电平移位器、SerDes、电压调节器等)；通过位于层920中的桥接管芯104与层206中的IC管芯(例如，IP管芯202和超越CMOS管芯902)之间的混合接合或通过直接与基底管芯102(例如，在不存在层920的情况下)的混合接合实现的互连912。微电子组件100的一些实施例可以有助于各种SOC，例如CMOS核心和超越CMOS加速器；超越CMOS处理器和CMOS I/O；超越CMOS和CMOS处理器以及超越CMOS和CMOS存储器寄存器；等等。
图11是根据各种实施例的在NOC 402中包括CMOS管芯和超越CMOS管芯的微电子组件100的一部分的简化的横截面图示。在如图中所示的混合系统中，微电子组件100可以包括使用CMOS工艺制作的一个或多个IC管芯(例如，IP管芯202、基底管芯102、桥接管芯104)以及使用非CMOS的工艺制作的一个或多个超越CMOS管芯902。在这样的3D构造中，大尺寸的NOC 402可以提供在具有比传统的2D构造的可能的占用区域更小尺寸的占用区域的微电子组件100中。
NOC 402可以包括跨越层内链路和路由器电路以及层外链路和路由器电路(如进一步描述的)的3D网络。在传统的解决方案将IC管芯定位在二维电路板上的情况下，本文中描述的系统和方法将IC管芯堆叠在3D空间中，从而减少了占用区域，改进了通信速度并且降低了功耗。更具体地说，本文中描述的方法和系统将每个IP核心设置在相对较小的IC管芯上。
超越CMOS管芯可以为产热的CMOS晶体管IC提供能量高效的替代方案，其数量根据摩尔定律以及当今数据库所需的计算操作的数量而缩放。此外，对数据中心中的计算操作的需求随着时间以指数不断增长。如关于前面的图所提及的，需要新颖的封装方法将CMOS电路与超越CMOS电路一起组合在系统中，并且允许它们在无缝地交换信息的同时一起工作。超越CMOS电路被设计为以比CMOS电路更低的供电电压工作。此外，超越CMOS逻辑可以允许管芯的3D堆叠。
如本文中所描述的微电子组件100的NOC 402可以包括位于不同子网络中的CMOS管芯和超越CMOS管芯，其利用混合接合(或类似的高密度互连)和准单片封装架构，包括多层的IC管芯。NOC 402可以实现并行操作的多个CMOS IP核心204(在它们之间具有较小的互连长度)，例如，以补偿超越CMOS IP核心904中的更慢的时钟速度。此外，NOC 402可以利用超越CMOS管芯902中的每单位面积低得多的功耗，这使得经由混合接合的热量移除足以用于可靠的操作。NOC 402可以适应由多个互连的子网络组成的不同的构造，以适应每个子网络(也被称为“集群”)内的本地和全局工作负荷。超越CMOS管芯902可以以显著大于一的数量堆叠，从而大幅增加了整个微电子组件100中的每单位面积的装置计数(根据摩尔定律)以及每秒的操作数量(TOPS)。在示例性实施例中，NOC 402包括3D网状网络配置，利用了准单片封装架构中的在水平方向和竖直方向两者上的IC管芯之间可用的高互连密度。
NOC 402的一些实施例允许管芯堆叠体的不同布置以及每个堆叠体中的不同数量的超越CMOS管芯902。多个CMOS IP核心204可以连接到同一基底管芯102。在一些实施例中，可以由超越CMOS管芯902提供基底管芯102的功能。例如，超越CMOS管芯902(1)和902(2)可以一起用作基底管芯102(1)。在这样的实施例中，每个IP核心204能访问由多个堆叠的超越CMOS管芯902提供的路由器电路，以实现不同的NOC结构(例如，假设管芯堆叠体中的每个基底管芯具有对应的NOC的相应的IP核心204可访问的一个路由器电路)。在一些实施例中，TSV可以提供在超越CMOS管芯902和CMOS基底管芯102(例如，102(2))中，以提供层外方向上的连接。超越CMOS管芯堆叠体中的一些超越CMOS管芯堆叠体可以包括高速缓存(例如，分布式末级高速缓存(LLC))或IP核心904(例如，904(1))。在一些实施例中，例如，如果需要调节NOC以支持连接，NOC 402可以包括分级并行的子网络。
在各种实施例中，路由器电路702可以提供在基底管芯102(例如，如参考图7所描述的)中、和/或微电子组件100内的具有IP核心204的其他IP管芯202(和/或具有超越CMOSIP核心904的超越CMOS管芯902)中。在各种实施例中，位于NOC 402中的将超越CMOS管芯(例如，902(1))与使用非超越CMOS的工艺制作的CMOS IP管芯(例如，202(1))耦合的链路704包括促进电压调节(例如，VR)、电压电平移位(例如，LS)和频率移位(或变化)(例如，SerDes)的电路系统(例如，908、910，未示出)。在一些实施例中，电路系统可以位于包括连接的路由器电路(例如，702(1))的CMOS IP管芯(例如，202(1))中；在其他实施例中，电路系统可以位于包括互连或桥接在不同的IC管芯(例如，202(1)和902(1))之间的另一CMOS IC管芯(例如，桥接管芯104(1))中。
在一个示例中，IP管芯202(1)可以包括IP核心204(1)(例如，计算核心)和IP核心204(2)(例如，存储器)、路由器电路702(1)和路由器电路702(2)。例如，管芯内NOC 402(1)可以通过路由器电路702(2)促进IP核心204(1)与IP核心204(2)之间的通信。示例性超越CMOS管芯902(1)可以包括IP核心904(1)和路由器电路702(3)。在一些实施例中，IP核心904(1)可以属于与IP核心204(1)相同的NOC 402(1)。位于IP管芯202(1)中的IP核心204(1)可以通过位于IP管芯202(1)中的路由器电路702(1)与位于超越CMOS管芯902(1)中的IP核心904(1)通信。这样的实施例中的路由器电路702(1)可以包括适当的电路块或者耦合到适当的电路块(例如电压调节器、电平移位器和SerDes)，以在IP管芯202(1)与超越CMOS管芯902(1)之间转变信号。在另一示例中，IP管芯202(2)可以不提供有任何路由器电路702，而是使用提供在基底管芯102(2)中的路由器电路702(4)。
虽然在示例中已经仅描述了一些NOC结构，但是可以理解的是，采用根据本公开的各种实施例的CMOS管芯与超越CMOS管芯的组合，众多其他类型的NOC结构是可能的。例如，在一些实施例中，堆叠的超越CMOS管芯902可以不用作基底管芯102；在其他实施例中，堆叠体中的超越CMOS管芯902中的一些超越CMOS管芯可以用作基底管芯102，而一些其他超越CMOS管芯可以不用作基底管芯102。在一些实施例中，所有超越CMOS IP核心904可以是子网络的部分，而所有CMOS IP核心204可以是另一子网络的部分；在其他实施例中，任何一个子网络可以跨越超越CMOS IP核心904和CMOS IP核心204两者。
图12是根据各种实施例的包括CMOS管芯和超越CMOS管芯的微电子组件100的一部分的简化的横截面图示。NOC 402可以采用如示例性实施例中所示的结构来实现。超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3)可以一个堆叠在另一个的顶部上。由于超越CMOS管芯的低功耗，因此可以将超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3)堆叠，而不会遭遇由于散热而引起的可靠性问题。超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3)中的每一个可以在其中包括一个或多个超越CMOS IP核心904，例如，904(1)、904(2)、904(3)等。超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3)还可以包括路由器电路702，用于管芯内布线和管芯间布线(根据需要)。在一些实施例中，可以在微电子组件100中提供多于一个NOC。
基底管芯102可以用作桥，从而允许将超越CMOS管芯902(3)与使用传统的CMOS工艺制作的CMOS IP管芯202耦合。基底管芯102可以包括适当的电路块，例如，电平移位器、SerDes、电压调节器等，其使得信号能够在超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3)与IP管芯202之间无缝地传送。
在一些实施例中，超越CMOS管芯902(例如超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3))可以提供在一个NOC(例如，402(1))中，而其他管芯(例如，CMOSIP管芯202)可以提供在另一并行的NOC(例如，402(2))中。在其他实施例中，超越CMOS管芯902(例如超越CMOS管芯902(1)、超越CMOS管芯902(2)和超越CMOS管芯902(3))和其他管芯(例如IP管芯202)可以提供在同一NOC 402中。在实施例的广泛的范围内，在微电子组件100中可以使用任何适当的网络拓扑。混合互连(例如，金属到金属接合以及氧化物到氧化物接合)或等同物的可用性使得能够以紧凑的三维堆叠体布置将超越CMOS管芯902与其他管芯(例如CMOS IP管芯202)耦合在一个NOC 402中。
图13是根据各种实施例的包括CMOS管芯和超越CMOS管芯的示例性微电子封装100的一部分的简化的横截面图。各个IC管芯(例如，102、104等)可以嵌入电介质1300中，电介质1300跨越多于一个层，例如，层206、208、210和920。在一些实施例中，电介质1300可以包括与电介质232或244相同的材料。在其他实施例中，电介质1300可以包括与电介质232或244不同的材料。在其他实施例中，每个层206、208、210和920可以在电介质1300中包括不同的材料。层920可以包括桥接管芯104，类似于位于层210中的桥接管芯104。在所示的示例性实施例中，IP核心204可以跨越IP管芯202(1)和超越CMOS管芯902分布，超越CMOS管芯902包括超越CMOS管芯的堆叠体。在示例性实施例中，IP管芯202(1)可以包括处理器电路系统，并且超越CMOS管芯902可以包括中间级高速缓存(MLC)的堆叠体。IP管芯202(2)可以包括另一处理器电路系统，并且IP管芯202(3)可以包括控制器。
在所示的示例性实施例中，IP管芯202(1)可以通过电通路1302与超越CMOS管芯902电耦合。电通路1302可以不到达基底管芯102，并且替代地可以被布线为穿过位于层920中的桥接管芯104(1)。穿过桥接管芯104(1)而不穿过基底管芯102的布线可以有助于跨越IP管芯202(1)与超越CMOS管芯902分布的IP核心204的部分的更短的路径。因此，在所示的示例性实施例中，位于层920中的桥接管芯104可以用作跨越相邻的IP管芯(例如，202、902)的电桥，相邻的IP管芯包括同一IP核心204的部分并且位于单一基底管芯102之上。
IP管芯202(1)可以通过穿过TDV(位于层920中)和基底管芯102(1)(位于层208中)的另一电通路1304与IP管芯202(2)电耦合。IP管芯202(1)可以通过又一电通路1306与封装基板212电耦合。电通路1306可以被布线为穿过位于层920和210中的TDV以及位于层208中的基底管芯102(1)。IP管芯202(1)可以通过又一电通路1308与IP管芯202(3)电耦合，又一电通路1308被布线为穿过位于层920中的TDV、位于层210中的基底管芯102(1)、桥接管芯104(2)、以及位于层208中的基底管芯102(2)。为了易于解释，仅示出并描述了这些电通路。在实施例的广泛的范围内，可以在微电子组件100中提供任何数量的这样的电通路。视情况以及基于特定的需求，电通路可以包括穿过IC管芯中的金属化堆叠体、电介质中的TDV和/或IC管芯中的TSV的适当的布线。
在各种实施例中，如所描述的电通路可以形成微电子组件100中的一个或多个NOC402的部分。例如，电通路1306可以是全局NOC 402(1)的部分；具有IP管芯202(3)的电通路1308可以包括另一NOC 402(2)的部分；具有位于同一基底管芯102(1)之上的IP管芯202(2)的电通路1304可以包括另一NOC 402(3)；并且具有超越CMOS管芯902的电通路1302可以包括又一NOC 402(4)；等等。
在各种实施例中，本文中参考图1-图12中的任何图讨论的任何特征可以与任何其他特征组合，从而形成具有如本文描述的一个或多个IC管芯的封装，例如，从而形成修改的微电子组件100。上文描述了一些这样的组合，但是在各种实施例中，进一步的组合和修改是可能的。
示例性装置和部件
本文中公开的封装(例如，图1-图13中示出的任何实施例或者本文中描述的任何其他实施例)可以被包括在任何适当的电子部件中。图14-图16示出了可以与如本文中公开的任何IC封装一起使用或者包括如本文中公开的任何IC封装的封装、组件和装置的各种示例。
图14是根据本文公开的任何实施例的可以包括IC封装的示例性IC封装2200的侧视横截面图。在一些实施例中，IC封装2200可以是系统级封装(SiP)。
如图中所示，封装基板2252可以由绝缘体(例如，陶瓷、堆积膜、其中具有填料颗粒的环氧树脂膜等)形成，并且可以具有在第一面2272与第二面2274之间或在第一面2272上的不同位置之间和/或在第二面2274上的不同位置之间延伸穿过绝缘体的导电通路。这些导电通路可以采取包括线和/或过孔的任何互连结构的形式。
封装基板2252可以包括耦合到穿过封装基板2252的导电通路2262的导电接触部2263，从而允许管芯2256和/或中介层2257内的电路系统电耦合到导电接触部2264中的各个导电接触部(或者电耦合到被包括在封装基板2252中的其他装置，未示出)。
IC封装2200可以包括经由中介层2257的导电接触部2261、第一级互连2265和封装基板2252的导电接触部2263耦合到封装基板2252的中介层2257。图中示出的第一级互连2265是焊料凸块，但是可以使用任何适当的第一级互连2265(例如焊料凸块、焊料柱或接合导线)。
IC封装2200可以包括经由管芯2256的导电接触部2254、第一级互连2258以及中介层2257的导电接触部2260耦合到中介层2257的一个或多个管芯2256。导电接触部2260可以通过中介层2257耦合到导电通路(未示出)，从而允许管芯2256内的电路系统电耦合到导电接触部2261中的各个导电接触部(或者电耦合到被包括在中介层2257中的其他装置，未示出)。图中示出的第一级互连2258是焊料凸块，但是可以使用任何适当的第一级互连2258(例如焊料凸块、焊料柱或接合导线)。如本文中所使用的，“导电接触部”可以是指导电材料(例如，金属)的充当不同部件之间的界面的一部分；导电接触部可以凹入部件的表面、与部件的表面齐平或者远离部件的表面延伸，并且可以采取任何适当的形式(例如，导电焊盘或插座)。
在一些实施例中，底部填充材料2266可以围绕第一级互连2265设置在封装基板2252和中介层2257之间，并且模制物2268可以围绕管芯2256和中介层2257设置并且与封装基板2252接触。在一些实施例中，底部填充材料2266可以与模制物2268相同。如适当，可以用于底部填充材料2266和模制物2268的示例性材料是环氧树脂。第二级互连2270可以耦合到导电接触部2264。图中所示的第二级互连2270是焊料球(例如，用于球栅阵列(BGA)布置)，但是可以使用任何适当的第二级互连2270(例如，引脚栅阵列布置中的引脚或连接盘栅阵列布置中的连接盘)。如本领域已知的并且如下文参考图15讨论的，第二级互连2270可以用于将IC封装2200耦合到另一部件，例如电路板(例如，母板)、中介层或另一IC封装。
在各种实施例中，管芯2256中的任何管芯可以是如本文中描述的微电子组件100。在IC封装2200包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。管芯2256可以包括用于执行任何期望的功能的电路系统。例如，管芯2256中的一个或多个管芯除了是如本文中描述的微电子组件100之外，管芯2256中的一个或多个管芯可以是逻辑管芯(例如，基于硅的管芯)，管芯2256中的一个或多个管芯可以是存储器管芯(例如，高带宽存储器)等。在一些实施例中，可以如参考任何前面的图所讨论的来实施管芯2256中的任何管芯。在一些实施例中，管芯2256中的至少一些管芯可以不包括如本文中描述的实施方式。
虽然在图中示出的IC封装2200是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装2200可以是BGA封装(例如嵌入式晶圆级球栅阵列(eWLB)封装)。在另一示例中，IC封装2200可以是晶圆级芯片规模封装(WLCSP)或面板扇出(FO)封装。虽然在IC封装2200中示出了两个管芯2256，但是IC封装2200可以包括任何期望的数量的管芯2256。IC封装2200可以包括额外的无源部件，例如表面安装电阻器、电容器和电感器，其设置在封装基板2252的第一面2272或第二面2274上，或者设置在中介层2257的任一面上。更一般地，IC封装2200可以包括本领域中已知的任何其他有源或无源部件。
在一些实施例中，在IC封装2200中可以不包括中介层2257；相反，管芯2256可以通过第一级互连2265在第一面2272处直接耦合到导电接触部2263。
图15是根据本文中公开的任何实施例的可以包括具有一个或多个微电子组件200的部件的IC装置组件2300的横截面侧视图。IC装置组件2300包括设置在电路板2302(其可以是例如母板)之上的多个部件。IC装置组件2300包括设置在电路板2302的第一面2340和电路板2302的相对的第二面2342之上的部件；一般而言，部件可以设置在面2340和面2342中的一者或两者之上。具体地，IC装置组件2300的部件中的任何适当的部件可以包括根据本文中公开的任何实施例的一个或多个微电子组件100中的任何微电子组件；例如，下文参考IC装置组件2300讨论的IC封装中的任何IC封装可以采取上文参考图14讨论的IC封装2200的任何实施例的形式。
在一些实施例中，电路板2302可以是包括由绝缘体的层彼此分隔开并且通过导电过孔而互连的多个金属层。可以依照期望的电路图案形成金属层中的任何一个或多个金属层，以在耦合到电路板2302的部件之间对电信号进行布线(可选地，结合其他金属层)。在其他实施例中，电路板2302可以是非PCB封装基板。
如图中所示，在一些实施例中，IC装置组件2300可以包括通过耦合部件2316耦合到电路板2302的第一面2340的中介层上封装结构2336。耦合部件2316可以将中介层上封装结构2336电和机械耦合到电路板2302，并且可以包括焊料球(如图所示)、插座的公部分和母部分、粘合剂、底部填充材料和/或任何其他适当的电和/或机械耦合结构。
中介层上封装结构2336可以包括通过耦合部件2318耦合到中介层2304的IC封装2320。耦合部件2318可以取决于期望的功能来采取任何适当的形式，例如上文参考耦合部件2316讨论的形式。在一些实施例中，IC封装2320可以是例如如上文参考图14描述的IC封装2200或者可以包括IC封装2200。在一些实施例中，IC封装2320可以包括至少一个如本文中描述的微电子组件100。为了不使附图杂乱，微电子组件100没有在图中具体地示出。
尽管图中示出了单一IC封装2320，但是多个IC封装可以耦合到中介层2304；实际上，额外的中介层可以耦合到中介层2304。中介层2304可以提供用于将电路板2302和IC封装2320桥接的居间封装基板。一般地，中介层2304可以将连接重新分布到更宽的间距或者将连接重新布线到不同的连接。例如，中介层2304可以将IC封装2320耦合到耦合部件2316的BGA，以便耦合到电路板2302。
在图中示出的实施例中，IC封装2320和电路板2302附接到中介层2304的相对侧。在其他实施例中，IC封装2320和电路板2302可以附接到中介层2304的同一侧。在一些实施例中，三个或更多个部件可以以中介层2304的方式互连。
中介层2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)形成。在一些实施方式中，中介层2304可以由替代的刚性或柔性材料形成，该刚性或柔性材料可以包括与上文描述的用于半导体基板中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。中介层2304可以包括金属互连2308和过孔2310，其包括但不限于TSV 2306。中介层2304还可以包括嵌入式装置2314，其包括无源和有源装置两者。这样的装置可以包括但不限于：电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。还可以在中介层2304上形成更复杂的装置，例如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置。中介层上封装结构2336可以采取本领域中已知的任何中介层上封装结构的形式。
在一些实施例中，IC装置组件2300可以包括通过耦合部件2322耦合到电路板2302的第一面2340的IC封装2324。耦合部件2322可以采取上文参考耦合部件2316讨论的任何实施例的形式，并且IC封装2324可以采取上文参考IC封装2320讨论的任何实施例的形式。
在一些实施例中，IC装置组件2300可以包括通过耦合部件2328耦合到电路板2302的第二面2342的封装上封装结构2334。封装上封装结构2334可以包括通过耦合部件2330耦合在一起的IC封装2326和IC封装2332，使得IC封装2326设置在电路板2302和IC封装2332之间。耦合部件2328和2330可以采取上文讨论的耦合部件2316的任何实施例的形式，并且IC封装2326和/或2332可以采取上文讨论的IC封装2320的任何实施例的形式。可以根据本领域中已知的任何封装上封装结构来构造封装上封装结构2334。
图16是根据本文公开的任何实施例的可以包括具有一个或多个IC封装的一个或多个部件的示例性计算装置2400的框图。例如，根据本文中公开的任何实施例，计算装置2400的部件中的任何适当的部件可以包括微电子组件(例如，100)。在另一示例中，计算装置2400的部件中的任何一个或多个部件可以包括IC封装2200的任何实施例(例如，如图14所示)。在又一示例中，计算装置2400的部件中的任何一个或多个部件可以包括IC装置组件2300(例如，如图15中所示)。
在图中多个部件被示为被包括在计算装置2400中，但是这些部件中的任何一个或多个部件可以被省略或复制以适于应用。在一些实施例中，被包括在计算装置2400中的部件中的一些或所有部件可以附接到一个或多个母板。在一些实施例中，这些部件中的一些或所有部件被制作到单一SOC管芯上。
另外，在各种实施例中，计算装置2400可以不包括图中示出的部件中的一个或多个部件，但是计算装置2400可以包括用于耦合到一个或多个部件的接口电路系统。例如，计算装置2400可以不包括显示装置2406，但是可以包括显示装置2406可以耦合到的显示装置接口电路系统(例如，连接器和驱动器电路系统)。在另一组示例中，计算装置2400可以不包括音频输入装置2418或音频输出装置2408，但是可以包括音频输入装置2418或音频输出装置2408可以耦合到的音频输入或输出装置接口电路系统(例如，连接器和支持电路系统)。
计算装置2400可以包括处理装置2402(例如，一个或多个处理装置)。如本文中所使用的，术语“处理装置”或“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。处理装置2402可以包括一个或多个DSP、ASIC、CPU、GPU、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他适当的处理装置。计算装置2400可以包括存储器2404，存储器2404自身可以包括一个或多个存储器装置，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器2404可以包括与处理装置2402共享管芯的存储器。该存储器可以用作高速缓存存储器，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，计算装置2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例如，通信芯片2412可以被配置用于管理用于向计算装置2400和从计算装置2400传输数据的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不含有任何导线，尽管在一些实施例中，它们可能不含有导线。
通信芯片2412可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络一般被称为WiMAX网络，WiMAX是代表全球微波接入互操作性的首字母缩写词，是通过了针对IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进型HSPA(E-HSPA)或LTE网络进行操作。通信芯片2412可以根据GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进型UTRAN(E-UTRAN)进行操作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其衍生物以及任何其他被指定为3G、4G、5G和更高版本的无线协议进行操作。在其他实施例中，通信芯片2412可以根据其他无线协议进行操作。计算装置2400可以包括天线2422以便于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片2412可以管理有线通信，例如电、光或任何其他适当的通信协议(例如，以太网)。如上所述，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可以专用于较短程的无线通信，例如Wi-Fi或蓝牙，并且第二通信芯片2412可以专用于较长程的无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或者其他。在一些实施例中，第一通信芯片2412可以专用于无线通信，并且第二通信芯片2412可以专用于有线通信。
计算装置2400可以包括电池/电源电路系统2414。电池/电源电路系统2414可以包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将计算装置2400的部件耦合到与计算装置2400分隔开的能量源(例如，AC线路电源)的电路系统。
计算装置2400可以包括显示装置2406(或如上文所讨论的对应的接口电路系统)。例如，显示装置2406可以包括任何视觉指示物，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
计算装置2400可以包括音频输出装置2408(或如上文所讨论的对应的接口电路系统)。例如，音频输出装置2408可以包括生成可听指示物的任何装置，例如扬声器、耳机或耳塞。
计算装置2400可以包括音频输入装置2418(或如上文所讨论的对应的接口电路系统)。音频输入装置2418可以包括生成代表声音的信号的任何装置，例如麦克风、麦克风阵列或数字乐器(例如，具有音乐乐器数字接口(MIDI)输出的乐器)。
计算装置2400可以包括GPS装置2416(或如上文所讨论的对应的接口电路系统)。如本领域中已知的，GPS装置2416可以与基于卫星的系统通信，并且可以接收计算装置2400的位置。
计算装置2400可以包括其他输出装置2410(或如上文所讨论的对应的接口电路系统)。其他输出装置2410的示例可以包括音频编码解码器、视频编码解码器、打印机、用于向其他装置提供信息的有线或无线发射机，或者额外的存储装置。
计算装置2400可以包括其他输入装置2420(或如上文所讨论的对应的接口电路系统)。其他输入装置2420的示例可以包括加速度计、陀螺仪、罗盘、图像捕获装置、键盘、光标控制装置(例如鼠标、触控笔)、触摸屏、条形码读取器、快速响应(QR)码读取器、任何传感器或者射频识别(RFID)读取器。
计算装置2400可以具有任何期望的形状因子，例如手持式或移动计算装置(例如，手机、智能电话、移动互联网装置、音乐播放器、平板电脑、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机等)、台式计算装置、服务器或其他联网的计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数码录像机或者可穿戴计算装置。在一些实施例中，计算装置2400可以是处理数据的任何其他电子装置。
选择的示例
以下段落提供了本文中所公开的实施例的各种示例。
示例1提供了一种微电子组件(例如，100，图1-图2B)，包括：位于第一层(例如，206)中的第一多个IC管芯(例如，202)；位于第二层(例如，208)中的第二多个IC管芯(例如，102)，第二层位于第一层与第三层(例如，210)之间；以及位于第三层中的第三多个IC管芯(例如，104)，其中：第二多个IC管芯包括呈行和列的阵列的IC管芯(例如，图1)，第二多个IC管芯中的每个IC管芯耦合到第一多个IC管芯中的多于一个IC管芯，并且第三多个IC管芯将提供第二多个IC管芯中的相邻的IC管芯之间的电耦合(例如，图1)。
示例2提供了根据示例1的微电子组件，其中：第一多个IC管芯包括具有第一电路的第一IC管芯，第二多个IC管芯包括具有第二电路的第二IC管芯以及具有第三电路的第三IC管芯，第一电路与第二电路的电连接的数量大于与第三电路的电连接的数量，并且第一IC管芯采用互连耦合到第二IC管芯，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例3提供了根据示例1的微电子组件，其中：第一多个IC管芯包括具有第一电路的第一IC管芯，该第一电路电耦合到位于第一IC管芯外部的第二电路，第二多个IC管芯包括靠近第二电路的第二IC管芯、以及与第二IC管芯相比距第二电路更远的第三IC管芯，并且第一IC管芯通过从第一电路到第二电路的电通路耦合到第二IC管芯，该电通路比从第三IC管芯到第二电路的另一电通路短。
示例4提供了根据示例1的微电子组件，其中：第一多个IC管芯包括具有第一IP核心的第一IC管芯以及具有第二IP核心的第二IC管芯，第一IP核心与第二IP核心导电地耦合，第二多个IC管芯包括第三IC管芯，并且第一IC管芯和第二IC管芯采用互连耦合到第三IC管芯，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例5提供了根据示例1-4中的任何一项的微电子组件，其中，第一多个IC管芯包括比第二多个IC管芯中的晶体管小的晶体管。
示例6提供了根据示例1-5中的任何一项的微电子组件，其中，第一多个IC管芯中的第一IC管芯包括比第一多个IC管芯中的第二IC管芯中的晶体管小的晶体管。
示例7提供了根据示例6的微电子组件，其中，第一IC管芯不包括具有铁磁材料的晶体管，并且第二IC管芯包括具有铁磁材料的晶体管。
示例8提供了根据示例6的微电子组件，其中，第一IC管芯包括被配置为与第二IC管芯中的晶体管相比在更低的电压下操作的晶体管。
示例9提供了根据示例1-8中的任何一项的微电子组件，其中：第二多个IC管芯中的IC管芯在尺寸和电路上基本上彼此相同，并且第一多个IC管芯中的至少一些IC管芯在尺寸和电路中的至少一种上彼此不相同。
示例10提供了根据示例1-9中的任何一项的微电子组件，其中：第一IC管芯具有第一电路，第一电路具有第一功能，第二IC管芯具有第二电路，第二电路具有第二功能，具有第一功能和第二功能的第一微处理器包括第一多个IC管芯中的第一IC管芯和第二IC管芯，并且具有第一功能而不具有第二功能的第二微处理器包括第一多个IC管芯中的第一IC管芯，而不包括第二IC管芯。
示例11提供了根据示例10的微电子组件，其中，在第一微处理器与第二微处理器之间，第二多个IC管芯在尺寸、数量和电路上基本上相同。
示例12提供了根据示例11的微电子组件，其中，在第一微处理器与第二微处理器之间，第三多个IC管芯是相同的。
示例13提供了根据示例1-12中的任何一项的微电子组件，其中，位于第一层与第二层之间的界面处的互连是以大于每平方毫米10,000个互连的互连密度分布的混合接合。
示例14提供了根据示例13的微电子组件，其中：位于第二层与第三层之间的另一界面处的互连是以大于每平方毫米10,000个互连的互连密度分布的混合接合。
示例15提供了根据示例1-14中的任何一项的微电子组件，还包括片上网络(NOC)，其中(例如，图7)，NOC包括：多个路由器电路，该多个路由器电路通过多个导体导电地耦合到第一多个IC管芯的IP核心，其中：第一多个IC管芯的每个IP核心通过多个导体中的一个或多个导体导电地耦合到至少一个路由器电路，并且多个路由器电路是第二多个IC管芯的。
示例16提供了根据示例15的微电子组件，其中：多个路由器电路包括第一多个路由器电路，多个导体包括第一多个导体，并且NOC还包括第二多个IC管芯的第二多个路由器电路，第二多个IC管芯中的每个IC管芯包括第二多个路由器电路中的至少一个路由器电路。
示例17提供了根据示例1-16中的任何一项的微电子组件，其中，第一多个IC管芯中的IC管芯是各种形状和尺寸的(例如，图3A-图3B)。
示例18提供了根据示例1-16中的任何一项的微电子组件，其中，第一多个IC管芯中的IC管芯是相似尺寸的(例如，图4)。
示例19提供了根据示例1-18中的任何一项的微电子组件，其中，IP核心中的一个IP核心包括中央处理器单元(CPU)核心，并且IP核心中的另一IP核心包括存储器。
示例20提供了根据示例1-19中的任何一项的微电子组件，其中，IP核心中的一个IP核心包括通用处理器电路系统，并且IP核心中的另一IP核心包括加速器(例如，图4-图6)。
示例21提供了根据示例20的微电子组件，其中(例如，图4)：阵列包括第一阵列，第一多个IC管芯以第二阵列位于第一阵列之上，并且第二阵列中的IC管芯被调整尺寸和形状以适配在第一阵列的边界内。
示例22提供了根据示例21的微电子组件，其中：第一多个IC管芯中的某些IC管芯以子阵列位于第二多个IC管芯中的IC管芯中的单一IC管芯之上，子阵列中的某些IC管芯被调整尺寸和形状以适配在第二多个IC管芯中的IC管芯中的单一IC管芯的边界内。
示例23提供了根据示例1-22中的任何一项的微电子组件，其中，第二多个IC管芯包括电压调节器电路(例如，图9)。
示例24提供了根据示例1-23中的任何一项的微电子组件，其中，第二多个IC管芯包括串行-解串器(SerDes)电路和电平移位器(LS)电路(例如，图9)。
示例25提供了根据示例1-24中的任何一项的微电子组件，还包括位于第四层(例如，920，图10)中的第四多个IC管芯，其中，第四层位于第一层与第二层之间。
示例26提供了根据示例1-25中的任何一项的微电子组件，其中，第一多个IC管芯中的至少一个IC管芯包括IC管芯的堆叠体，该IC管芯的堆叠体包括具有铁磁材料的晶体管(例如，图10)。
示例27提供了根据示例1-26中的任何一项的微电子组件，还包括(例如，图13)：位于第四层(例如，920)中的第四多个IC管芯(例如，104)，第四层位于第一层与第二层之间，其中，第四多个IC管芯包括第一多个IC管芯中的相邻的IC管芯之间的导电通路。
示例28提供了根据示例1-27中的任何一项的微电子组件，其中，至少一个IP核心跨越第一多个IC管芯中的多个IC管芯分布。
示例29提供了一种IC封装，包括(例如，图2B)：位于第一层(例如，206)中的第一IC管芯(例如，202)；位于第二层(例如，208)中的第二IC管芯(例如，102)和第三IC管芯(例如，102)；位于第三层(例如，210)中的第四IC管芯(例如，104)；以及耦合到第三层的封装基板(例如，212)，其中：第二层位于第一层与第三层之间，第一IC管芯附接到第二IC管芯，第三IC管芯与第二IC管芯相邻，并且第四IC管芯包括第二IC管芯与第三IC管芯之间的导电通路。
示例30提供了根据示例29的IC封装，其中：第二IC管芯包括导电地耦合到第一多个IC管芯中的一个或多个IP核心的电路。
示例31提供了根据示例30的IC封装，其中，IP核心中的至少一个IP核心包括处理器电路系统，并且电路包括电压调节器电路。
示例32提供了根据示例29-31中的任何一项的IC封装，其中，第二IC管芯在尺寸和电路系统方面与第三IC管芯相同。
示例33提供了根据示例29-32中的任何一项的IC封装，其中，第一IC管芯包括比第二IC管芯中的晶体管小的晶体管。
示例34提供了根据示例29-33中的任何一项的IC封装，其中，第二IC管芯包括堆叠的多个IC管芯，堆叠的多个IC管芯中的每个IC管芯包括具有铁磁材料的晶体管(例如，图11)。
示例35提供了根据示例29-34中的任何一项的IC封装，其中，第一IC管芯包括堆叠的多个IC管芯，堆叠的多个IC管芯中的每个IC管芯包括具有铁磁材料的晶体管(例如，图9-图10)。
示例36提供了根据示例29-35中的任何一项的IC封装，其中，第四IC管芯不包括任何二极管或晶体管。
示例37提供了根据示例29-35中的任何一项的IC封装，其中，第四IC管芯包括二极管和晶体管中的至少一者。
示例38提供了根据示例29-37中的任何一项的IC封装，其中，第二IC管芯、第三IC管芯和第四IC管芯包括贯穿基板过孔(TSV)。
示例39提供了根据示例38的IC封装，其中，TSV将用于将功率载送到第一IC管芯。
示例40提供了根据示例29-39中的任何一项的IC封装，其中，第四IC管芯嵌入电介质材料中。
示例41提供了根据示例40的IC封装，其中，贯穿电介质过孔(TDV)位于电介质材料中。
示例42提供了根据示例29-41中的任何一项的IC封装，其中，第二IC管芯和第三IC管芯位于电介质材料中。
示例43提供了一种IC管芯的布置，包括：包括具有IP核心的IC管芯的第一多个IC管芯；包括IC管芯的第二多个IC管芯，第二多个IC管芯的IC管芯中的每个IC管芯具有导电地耦合到IP核心中的一个或多个IP核心的至少一个电路；以及包括IC管芯的第三多个IC管芯，第三多个IC管芯的IC管芯中的每个IC管芯包括位于第二多个IC管芯之间的具有小于10微米的间距的互连的至少一个导电通路，其中：第一多个IC管芯位于第一层中，第二多个IC管芯位于第二层中，第二层位于第一层与第三层之间，并且第三多个IC管芯位于第三层中。
示例44提供了根据示例43的布置，其中：布置是IC管芯的第一布置，第一多个IC管芯包括位于第一层中的位置处的具有第一IP核心的第一IC管芯，IC管芯的第二布置在结构上与IC管芯的第一布置基本上相同，但具有与第一IP核心不同的第二IP核心的第二IC管芯位于第一层中的该位置处除外。
示例45提供了根据示例43-44中的任何一项的布置，其中，第二多个IC管芯中的IC管芯包括能够由第一多个IC管芯访问的共享的高速缓存(例如，810)。
示例46提供了根据示例43-45中的任何一项的布置，其中，第一多个IC管芯中的IC管芯采用互连耦合到第二多个IC管芯中的IC管芯，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例47提供了根据示例43-46中的任何一项的布置，其中，第二多个IC管芯中的IC管芯呈行和列的规则阵列。
示例48提供了根据示例47的布置，其中，第二多个IC管芯中的IC管芯在形状和电路系统上彼此相同。
示例49提供了根据示例43-48中的任何一项的布置，其中：IP核心导电地耦合到提供在第二多个IC管芯中的IC管芯中的路由器电路，并且路由器电路将在IP核心之间对电信号进行布线。
示例50提供了根据示例43-49中的任何一项的布置，其中：第一多个IC管芯中的IC管芯的第一部分包括通用处理器电路系统，第一多个IC管芯中的IC管芯的第二部分包括加速器电路系统，并且第一部分和第二部分呈行和列的阵列。
示例51提供了根据示例43-50中的任何一项的布置，其中，第一多个IC管芯中的IC管芯包括与第二多个IC管芯中的IC管芯中的晶体管不同尺寸的晶体管。
示例52提供了根据示例51的布置，其中，第一多个IC管芯中的IC管芯以及第二多个IC管芯中的IC管芯包括与第三多个IC管芯中的IC管芯中的晶体管不同尺寸的晶体管。
示例53提供给了根据示例43-52中的任何一项的布置，其中，第三多个IC管芯中的IC管芯不包括有源电路元件。
示例54提供了一种微电子组件(例如，100，图4-图6)，包括：位于第一层(例如，206)中的第一多个IC管芯(例如，202)；位于第二层(例如，208)中的第二多个IC管芯(例如，102)；以及位于第三层(例如，210)中的第三多个IC管芯(例如，104)，其中：第二层位于第一层与第三层之间，第一多个IC管芯的第一部分(例如，202(1))包括通用处理器电路系统(例如，404)，第一多个IC管芯的第二部分(例如，202(2))包括加速器电路系统(例如，406)，第一部分与第二部分物理地相互排斥，第二多个IC管芯包括IC管芯，该IC管芯包括导电地耦合到通用处理器电路系统和加速器电路系统的电路系统(例如，图4)，并且第三多个IC管芯包括导电通路，以在第二多个IC管芯中的相邻的IC管芯之间提供电耦合(例如，图6)。
示例55提供了根据示例54的微电子组件，其中：第一多个IC管芯呈行和列的第一阵列，并且第二多个IC管芯呈行和列的第二阵列。
示例56提供了根据示例54-55中的任何一项的微电子组件，其中，第一多个IC管芯中的IC管芯比第二多个IC管芯中的IC管芯小。
示例57提供了根据示例54-56中的任何一项的微电子组件，其中，第一部分的每个IC管芯包括一个或多个通用处理器电路系统，并且第二部分的每个IC管芯包括一个或多个加速器电路系统。
示例58提供了根据示例54-57中的任何一项的微电子组件，其中：第一多个IC管芯中的第一部分耦合到第二多个IC管芯的第三部分，并且第一多个IC管芯的第二部分耦合到第二多个IC管芯的第四部分。
示例59提供了根据示例58的微电子组件，其中，第三部分与第四部分物理地相互排斥。
示例60提供了根据示例58-59中的任何一项的微电子组件，其中，第一部分的IC管芯中的多个IC管芯容纳在第三部分的IC管芯中的单一IC管芯的占用区域之上和之内。
示例61提供了根据示例60的微电子组件，其中，第二部分的IC管芯中的多个IC管芯容纳在第四部分的IC管芯中的单一IC管芯的占用区域之上和之内。
示例62提供了根据示例61的微电子组件，其中，第三部分的IC管芯中的单一IC管芯在尺寸上与第四部分的IC管芯中的单一IC管芯不同。
示例63提供了根据示例54-62中的任何一项的微电子组件，其中，第二部分的IC管芯散布在第一部分的IC管芯之中。
示例64提供了一种IC封装，包括：包括通用处理器电路系统的第一IC管芯；包括加速器电路系统的第二IC管芯；包括导电地耦合到通用处理器电路系统的电路系统的第三IC管芯；包括导电地耦合到加速器电路系统的电路系统的第四IC管芯；以及包括第三IC管芯与第四IC管芯之间的导电通路的第五IC管芯，其中：第一IC管芯和第二IC管芯位于第一层中，第三IC管芯和第四IC管芯位于第二层中，第二层位于第一层与第三层之间，第五IC管芯位于第三层中，第一IC管芯电耦合和机械耦合到第三IC管芯，并且第二IC管芯电耦合和机械耦合到第四IC管芯。
示例65提供了根据示例64的IC封装，还包括采用互连电耦合和机械耦合到第三IC管芯的多个第一IC管芯，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例66提供了根据示例64-65中的任何一项的IC封装，还包括采用互连电耦合和机械耦合到第四IC管芯的多个第二IC管芯，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例67提供了根据示例64-66中的任何一项的IC封装，其中：第一IC管芯包括与第二IC管芯中的晶体管不同尺寸的晶体管。
示例68提供了根据示例67的IC封装，其中，第三IC管芯包括与第四IC管芯中的晶体管不同尺寸的晶体管。
示例69提供了一种IC管芯的布置，包括：位于第一多个IC管芯中的通用处理器电路系统；位于第二多个IC管芯中的加速器电路系统；位于第三多个IC管芯中的支持电路系统，该支持电路系统导电地耦合到通用处理器电路系统和加速器电路系统；以及包括路由器电路的NOC，该路由器电路导电地耦合到通用处理器电路系统和加速器电路系统，其中：该路由器电路位于第三多个IC管芯中的IC管芯中，加速器电路系统分散在通用处理器电路系统之中，并且在一些实施例中，通用处理器电路系统之间的导电通路可以不穿过加速器电路系统。
示例70提供了根据示例69的布置，包括第四多个IC管芯，第四多个IC管芯包括第三多个基底管芯中的相邻的基底管芯之间的导电通路。
示例71提供了根据示例69-70中的任何一项的布置，其中：NOC包括第一NOC和第二NOC，第一NOC包括路由器电路的第一部分，第二NOC包括路由器电路的第二部分，路由器电路的第一部分被配置为导电地耦合通用处理器电路系统和加速器电路系统，并且路由器电路的第二部分被配置为将通用处理器电路系统导电地耦合在路由器电路自身之中。
示例72提供了根据示例69-71中的任何一项的布置，其中：第一多个IC管芯和第二多个IC管芯在第一层中共面，第三多个IC管芯位于第二层中，第二层不与第一层共面，并且第一层采用互连电耦合和机械耦合到第二层，该互连在互连中的相邻的互连之间具有小于10微米的间距。
示例73提供了根据示例69-72中的任何一项的布置，其中，支持电路系统包括导电地耦合到通用处理器电路系统的第一组支持电路系统以及导电地耦合到加速器电路系统的第二组支持电路系统。
示例74提供了一种微电子组件，包括(例如，图7A-图8B；图11、图12)：位于第一层(例如，206)中的第一多个IC管芯(例如，202)；位于第二层(例如，208)中的第二多个IC管芯(例如，102)；位于第三层(例如，210)中的第三多个IC管芯(例如，104)；以及跨越微电子组件的片上网络(NOC)，该NOC包括多个导电地耦合的路由器电路，其中：第二层位于第一层与第三层之间，第一多个IC管芯包括通过路由器电路导电地耦合的IP核心(例如，图7A)，路由器电路是第二多个IC管芯的(例如，图8A)，并且第三多个IC管芯包括第二多个IC管芯中的相邻的IC管芯之间的导电通路。
示例75提供了根据示例74的微电子组件，其中：第一多个IC管芯的IP核心通过链路耦合到路由器电路，每个链路包括位于第一多个IC管芯与第二多个IC管芯之间的多个互连，具有使用比第二IC管芯中的另一IP核心更高带宽的IP核心的第一IC管芯具有比第二IC管芯更大的每链路互连数量，并且比第一多个IC管芯中的第四IC管芯更大的第一多个IC管芯中的第三IC管芯具有比第四IC管芯更大的每链路互连数量。
示例76提供了根据示例74-75中的任何一项的微电子组件，其中(例如，图7B)：NOC包括第一NOC、第二NOC和第三NOC，第一NOC具有导电地耦合到第二多个IC管芯中的IC管芯的第一多个路由器电路，第二NOC具有导电地耦合到第一多个IC管芯中的IC管芯的第二多个路由器电路，并且第三NOC具有导电地耦合到位于第一多个IC管芯中的IC管芯内的IP核心的第三多个路由器电路。
示例77提供了根据示例76的微电子组件，其中，第二多个IC管芯中的每个IC管芯包括第二NOC中的单独的一个第二NOC。
示例78提供了根据示例76-77中的任何一项的微电子组件，其中，第一多个IC管芯中的每个IC管芯包括第三NOC中的单独的一个第三NOC。
示例79提供了根据示例74-78中的任何一项的微电子组件，其中(例如，图7A)，NOC包括具有第一多个路由器电路的第一NOC、以及具有第二多个路由器电路的并行的第二NOC。
示例80提供了根据示例74-79中的任何一项的微电子组件，其中(例如，图8A)：第一多个IC管芯的IP核心通过链路(例如，704)耦合到路由器电路，每个链路包括位于第一多个IC管芯与第二多个IC管芯之间的多个互连，并且至少两个链路在节点处导电地耦合在一起，NOC的第一节点耦合到第一互连(例如，804)、第二互连(例如，806)以及第三互连(例如，808)中的至少一者，第一互连被配置为将第一节点与NOC的第二节点导电地耦合，第二互连被配置为将第一节点与另一NOC的第三节点导电地耦合，第三互连被配置为将第一节点与NOC的第四节点导电地耦合，第一节点、第二节点和第三节点位于第二层中，并且第四节点位于第一层中。
示例81提供了根据示例80的微电子组件，其中，第一互连和第三互连形成NOC中的链路(例如，704)的部分。
示例82提供了根据示例80的微电子组件，其中，第二互连形成连接NOC与另一NOC的链路(例如，706)的部分。
示例83提供了根据示例80-82中的任何一项的微电子组件，其中(例如，图8C)：第一互连和第二互连包括位于第二层和第三层中的至少一者中的导电通路，并且第三互连包括位于第一层与第二层之间的一个或多个管芯到管芯(DTD)互连。
示例84提供了根据示例80-83中的任何一项的微电子组件，其中：第一节点位于第二多个IC管芯和第三多个IC管芯中的至少一者中，并且第四节点是第一多个IC管芯的。
示例85提供了根据示例74-84中的任何一项的微电子组件，其中：高速缓存分布在第二多个IC管芯之中，并且高速缓存通过NOC的节点、链路和路由器电路导电地耦合到IP核心。
示例86提供了根据示例74-85中的任何一项的微电子组件，其中，第一多个IC管芯和第二多个IC管芯中的至少一者包括IC管芯的堆叠体，该IC管芯的堆叠体包括具有铁磁材料的晶体管。
示例87提供了根据示例86的微电子组件，其中，NOC中的将带有具有铁磁材料的晶体管的IC管芯与另一IC管芯耦合的链路包括电压调节电路系统、电压电平移位电路系统以及频率转换电路系统。
示例88提供了一种IC封装，包括(例如，图8C)：位于第一层中的第一IC管芯、第二IC管芯和第三IC管芯；位于第一IC管芯中的第一IP核心、位于第二IC管芯中的第二IP核心、位于第三IC管芯中的第三IP核心、以及位于第三IC管芯中的第四IP核心；位于第二层中的第四IC管芯和第五IC管芯；位于第三层中的第六IC管芯；耦合到第三层的封装基板；以及将第一IP核心、第二IP核心、第三IP核心和第四IP核心耦合的片上系统(NOC)，其中：第二层位于第一层与第三层之间，NOC包括多个导电耦合的路由器电路，第一IC管芯和第二IC管芯附接到第四IC管芯，第三IC管芯附接到第五IC管芯，并且第六IC管芯包括第四IC管芯与第五IC管芯之间的导电通路。
示例89提供了根据示例88的IC封装，其中：NOC包括第一NOC以及第二NOC，第一NOC具有导电地耦合到第一IP核心和第二IP核心的第一多个路由器电路，其中第三IP核心穿过第四IC管芯和第五IC管芯，并且第二NOC具有导电地耦合到第一IP核心的第二多个路由器电路，其中第二IP核心穿过第四IC管芯。
示例90提供了根据示例89的IC封装，还包括位于第三IC管芯中的第四IP核心，其中：NOC还包括第三NOC，并且第三NOC具有导电地耦合到第三IP核心和第四IP核心的第三多个路由器电路。
示例91提供了根据示例88-90中的任何一项的IC封装，其中，多个路由器电路位于第二层中，并且在网状网络中导电地耦合在一起(例如，图8A)。
示例92提供了根据示例91的IC封装，其中，多个导体耦合多个路由器电路，任何两个路由器电路之间的每个导电耦合是网状网络中的链路，每个链路包括穿过第一层、第二层和第三层的导电接头和互连。
示例93提供了根据示例88-92中的任何一项的IC封装，其中，第三IC管芯包括具有晶体管的IC管芯的堆叠体，该晶体管具有铁磁材料。
示例94提供了根据示例93的IC封装，其中，第三IP核心位于IC管芯的堆叠体中的IC管芯中的一个IC管芯中，并且第四IP核心位于IC管芯的堆叠体中的IC管芯中的另一IC管芯中。
示例95提供了根据示例94的IC封装，其中，第三IP核心包括高速缓存，并且第四IP核心包括处理器电路系统。
示例96提供了根据示例88-95中的任何一项的IC封装，其中，第四IP管芯包括采用DTD互连耦合的IC管芯的堆叠体，IC管芯的堆叠体带有具有铁磁材料的晶体管，该DTD互连具有小于10微米的间距。
示例97提供了根据示例88-96中的任何一项的IC封装，其中：高速缓存跨越位于第二层中的第四IC管芯和第五IC管芯分布，并且高速缓存导电地耦合到第一IP核心、第二IP核心和第三IP核心。
示例98提供了一种IC管芯的布置，包括：第一多个IC管芯中的IP核心，第一多个IC管芯位于第一层中；以及第二多个IC管芯中的路由器电路，第二多个IC管芯位于第二层中，第二层不与第一层共面，其中，每个IP核心通过一个或多个导体在NOC之上导电地耦合到路由器电路中的一个路由器电路。
示例99提供了示例98的布置，其中：NOC包括第一NOC，第一NOC通过第一多个路由器电路来耦合IP核心的第一部分，并且NOC包括第二NOC，第二NOC通过第二多个路由器电路来耦合IP核心的第二部分。
示例100提供了根据示例98-99中的任何一项的布置，其中，第一多个IC管芯和第二多个IC管芯中的至少一者包括IC管芯的堆叠体，该IC管芯的堆叠体带有具有铁磁材料的晶体管。
示例101提供了根据示例98-100中的任何一项的布置，其中，路由器电路(例如，702)分布在第二多个IC管芯中。
示例102提供了根据示例98-101中的任何一项的布置，还包括分布在第二多个IC管芯中的高速缓存(例如，810)，其中，高速缓存通过第一多个IC管芯的IP核心在NOC之上导电地耦合。
示例103提供了根据示例98-102中的任何一项的布置，其中，NOC包括网状拓扑，包括：第一多个导体；以及第二多个导体，其中：第二多个导体中的每个导体与第一多个导体中的至少一个导体相交，形成多个网络节点，网络节点中的每个网络节点位于第一多个导体中的一个导体与第二多个导体中的一个导体的交叉处，并且第一多个导体中的每个导体与第二多个导体中的每个导体正交地设置。
示例104提供了一种微电子组件，包括(例如，图9)：位于第一层和第二层中的多个IC管芯，其中：第一层和第二层不共面，第一层和第二层采用互连电耦合和机械耦合，该互连在互连中的相邻的互连之间具有小于10微米的间距，多个IC管芯中的第一IC管芯不包括具有铁磁材料的晶体管，并且多个IC管芯中的第二IC管芯包括具有铁磁材料的晶体管。
示例105提供了根据示例104的微电子组件，其中：第一IC管芯耦合到第二IC管芯，并且第一IC管芯包括用于电压转换、频率移位和电压调节的电路。
示例106提供了根据示例105的微电子组件，其中：用于电压转换的电路被配置为在第一电压电平与第二电压电平之间对电压进行移位，第一IC管芯被配置为在第一电压电平下操作，并且第二IC管芯被配置为在第二电压电平下操作，并且第一电压电平高于第二电压电平。
示例107提供了根据示例105-106中的任何一项的微电子组件，其中：用于频率移位的电路包括用于在第一频率与第二频率之间改变信号的频率的电路，第一IC管芯被配置为对第一频率下的信号进行操作，并且第二IC管芯被配置为对第二频率下的信号进行操作，并且第一频率高于第二频率。
示例108提供了根据示例107的微电子组件，其中：第一数量的互连用于第一频率下的信号，第二数量的互连用于第二频率下的信号，第一数量小于第二数量，并且第二数量的互连在第二数量的互连中的相邻的互连之间具有小于10微米的间距。
示例109提供了根据示例105-108中的任何一项的微电子组件，其中，第一IC管芯位于第一层中，并且第二IC管芯位于第二层中。
示例110提供了根据示例109的微电子组件，其中，第一IC管芯包括第二IC管芯与多个IC管芯中的其他IC管芯之间的导电通路。
示例111提供了根据示例109-110中的任何一项的微电子组件，其中，第一IC管芯包括导电地耦合到第二IC管芯中的IP核心(例如，904)的电路系统。
示例112提供了根据示例104-111中的任何一项的微电子组件，还包括位于多个IC管芯中的第三IC管芯，其中：第三IC管芯包括被配置为在小于或等于0.35V的电压下操作的电路系统。
示例113提供了根据示例104-112中的任何一项的微电子组件，其中，第一IC管芯包括通用处理器电路系统，并且第二IC管芯包括加速器。
示例114提供了根据示例104-113中的任何一项的微电子组件，还包括IC管芯的堆叠体，该IC管芯的堆叠体包括位于多个IC管芯中的具有铁磁材料的晶体管。
示例115提供了根据示例114的微电子组件，其中，IC管芯的堆叠体包括导电地耦合到第一IC管芯和第二IC管芯的IP核心的电路系统。
示例116提供了根据示例104-115中的任何一项的微电子组件，其中：位于第二层中的IC管芯呈行和列的阵列，位于第二层中的IC管芯包括导电地耦合到位于第一层中的IC管芯的电路系统，位于第一层中的IC管芯包括IP核心，并且位于第二层中的IC管芯包括NOC的路由器电路，以促进IP核心之间的通信。
示例117提供了根据示例116的微电子组件，其中：第一IC管芯位于第一层中，并且第二IC管芯位于第二层中。
示例118提供了根据示例116的微电子组件，其中：第二IC管芯位于第一层中，并且第一IC管芯位于第二层中。
示例119提供了根据示例116-118中的任何一项的微电子组件，其中，位于第二层中的IC管芯包括导电地耦合到位于第一层中的IC管芯的分布式高速缓存。
示例120提供了一种IC封装，包括：位于第一层中的第一IC管芯；位于第二层中的第二IC管芯；位于第三层中的第三IC管芯；以及耦合到第三层的封装基板，其中：第二层位于第一层与第三层之间，位于第一层与第二层之间的互连包括在互连中的相邻的互连之间具有小于10微米的间距的互连，第一IC管芯和第二IC管芯中的一者包括具有铁磁材料的晶体管，第一IC管芯和第二IC管芯中的另一者包括用于电压转换的第一电路、用于频率移位的第二电路以及用于电压调节的第三电路。
示例121提供了根据示例120的IC封装，其中，第二IC管芯包括导电地耦合到第一IC管芯中的一个或多个IP核心的电路系统。
示例122提供了根据示例120-121中的任何一项的IC封装，其中，用于电压调节的第三电路提供了电压电平下的功率，包括具有铁磁材料的晶体管的第一IC管芯和第二IC管芯中的一者被配置为在该电压电平下操作。
示例123提供了根据示例120-122中的任何一项的IC封装，其中：用于电压转换的第一电路被配置为在第一电压电平与第二电压电平之间对电压进行移位，第一电压电平高于第二电压电平，包括具有铁磁材料的晶体管的第一IC管芯和第二IC管芯中的一者被配置为在第二电压电平下操作，并且第一IC管芯和第二IC管芯中的另一者被配置为在第一电压电平下操作。
示例124提供了根据示例120-123中的任何一项的IC封装，其中：用于频率移位的第二电路包括在第一频率与第二频率之间改变信号的频率的电路，第一频率高于第二频率，包括具有铁磁材料的晶体管的第一IC管芯和第二IC管芯被配置为对第二频率下的信号进行操作，并且第一IC管芯和第二IC管芯中的另一者被配置为对第一频率下的信号进行操作。
示例125提供了根据示例120-124中的任何一项的IC封装，其中，第三IC管芯包括第二IC管芯与第二层中的相邻的IC管芯之间的导电通路。
示例126提供了根据示例120-125中的任何一项的IC封装，其中，包括具有铁磁材料的晶体管的第一IC管芯和第二IC管芯中的一者是IC管芯的堆叠体。
示例127提供了根据示例120-126中的任何一项的IC封装，其中，包括具有铁磁材料的晶体管的第一IC管芯和第二IC管芯中的一者生成比第一IC管芯和第二IC管芯中的另一者更少的热量。
示例128提供了一种IC管芯的布置，包括：跨越至少第一层和第二层分布的多个IP核心；导电地耦合到多个IP核心的路由器电路；以及在IC管芯的阵列中分布并且导电地耦合到多个IP核心和路由器电路的电路系统，其中：第一层和第二层不共面，多个IP核心中的至少一个IP核心包括具有铁磁材料的晶体管，并且路由器电路分布在IC管芯的阵列中。
示例129提供了根据示例128的布置，其中，多个IP核心中的至少一个IP核心包括通用处理器电路系统，并且多个IP核心中的至少另一个IP核心包括加速器电路系统。
示例130提供了根据示例128-129中的任何一项的布置，其中，包括具有铁磁材料的晶体管的至少一个IP核心包括存储器、加速器电路系统和通用处理器电路系统中的至少一者。
示例131提供了根据示例128-130中的任何一项的布置，其中，阵列中的IC管芯中的至少一个IC管芯包括具有铁磁材料的晶体管。
示例132提供了根据示例128-131中的任何一项的布置，其中，阵列中的IC管芯中的一个IC管芯耦合到包括具有铁磁材料的晶体管的至少一个IP核心，包括用于电压转换、频率移位和电压调节的电路。
示例133提供了根据示例128-132中的任何一项的布置，其中，导电地耦合到多个IP核心的高速缓存分布在IC管芯的阵列之中。
对本公开的所示实施方式的以上描述(包括摘要中描述的内容)并非旨在穷举或将本公开限制于所公开的精确形式。尽管本文中出于说明性目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围之内各种等同的修改是可能的。

Claims (25)

1.一种微电子组件，包括：
位于第一层中的第一多个集成电路(IC)管芯；
位于第二层中的第二多个IC管芯，所述第二层位于所述第一层与第三层之间；以及
位于所述第三层中的第三多个IC管芯，
其中：
所述第二多个IC管芯包括呈行和列的阵列的IC管芯，
所述第二多个IC管芯中的每个IC管芯耦合到所述第一多个IC管芯中的多于一个IC管芯，并且
所述第三多个IC管芯将提供所述第二多个IC管芯中的相邻的IC管芯之间的电耦合。
2.根据权利要求1所述的微电子组件，其中：
所述第一多个IC管芯包括具有第一电路的第一IC管芯，
所述第二多个IC管芯包括具有第二电路的第二IC管芯以及具有第三电路的第三IC管芯，
所述第一电路与所述第二电路的电连接的数量大于与所述第三电路的电连接的数量，并且
所述第一IC管芯采用互连耦合到所述第二IC管芯，所述互连在所述互连中的相邻的互连之间具有小于10微米的间距。
3.根据权利要求1所述的微电子组件，其中：
所述第一多个IC管芯包括具有第一电路的第一IC管芯，所述第一电路电耦合到位于所述第一IC管芯外部的第二电路，
所述第二多个IC管芯包括靠近所述第二电路的第二IC管芯、以及与所述第二IC管芯相比距所述第二电路更远的第三IC管芯，并且
所述第一IC管芯通过从所述第一电路到所述第二电路的电通路耦合到所述第二IC管芯，所述电通路比从所述第三IC管芯到所述第二电路的另一电通路短。
4.根据权利要求1所述的微电子组件，其中：
所述第一多个IC管芯包括具有第一知识产权(IP)核心的第一IC管芯以及具有第二IP核心的第二IC管芯，
所述第一IP核心与所述第二IP核心导电地耦合，
所述第二多个IC管芯包括第三IC管芯，并且
所述第一IC管芯和所述第二IC管芯采用互连耦合到所述第三IC管芯，所述互连在所述互连中的相邻的互连之间具有小于10微米的间距。
5.根据权利要求1-4中的任何一项所述的微电子组件，其中，所述第一多个IC管芯包括比所述第二多个IC管芯中的晶体管小的晶体管。
6.根据权利要求1-5中的任何一项所述的微电子组件，其中，所述第一多个IC管芯中的第一IC管芯包括比所述第一多个IC管芯中的第二IC管芯中的晶体管小的晶体管。
7.根据权利要求6所述的微电子组件，其中，所述第一IC管芯不包括具有铁磁材料的晶体管，并且所述第二IC管芯包括具有铁磁材料的晶体管。
8.根据权利要求6所述的微电子组件，其中，所述第一IC管芯包括被配置为与所述第二IC管芯中的晶体管相比在更低的电压下操作的晶体管。
9.根据权利要求1-8中的任何一项所述的微电子组件，其中：
第一IC管芯具有第一电路，所述第一电路具有第一功能，
第二IC管芯具有第二电路，所述第二电路具有第二功能，
具有所述第一功能和所述第二功能的第一微处理器包括所述第一多个IC管芯中的所述第一IC管芯和所述第二IC管芯，并且
具有所述第一功能但不具有所述第二功能的第二微处理器包括所述第一多个IC管芯中的所述第一IC管芯但不包括所述第二IC管芯。
10.根据权利要求1所述的微电子组件，还包括片上网络(NOC)，其中，所述NOC包括：
多个路由器电路，所述多个路由器电路通过多个导体导电地耦合到所述第一多个IC管芯中的IP核心，其中：
所述第一多个IC管芯中的每个IP核心通过所述多个导体中的一个或多个导体导电地耦合到至少一个路由器电路，并且
所述多个路由器电路位于所述第二多个IC管芯中。
11.根据权利要求10所述的微电子组件，其中：
所述多个路由器电路包括第一多个路由器电路，
所述多个导体包括第一多个导体，并且所述NOC还包括位于所述第二多个IC管芯中的第二多个路由器电路，所述第二多个IC管芯中的每个IC管芯包括所述第二多个路由器电路中的至少一个路由器电路。
12.一种IC封装，包括：
位于第一层中的第一IC管芯；
位于第二层中的第二IC管芯和第三IC管芯；
位于第三层中的第四IC管芯；以及
耦合到所述第三层的封装基板，
其中：
所述第二层位于所述第一层与所述第三层之间，
所述第一IC管芯附接到所述第二IC管芯，
所述第三IC管芯与所述第二IC管芯相邻，并且
所述第四IC管芯包括所述第二IC管芯与所述第三IC管芯之间的导电通路。
13.根据权利要求12所述的IC封装，其中：所述第二IC管芯包括导电地耦合到所述第一多个IC管芯中的一个或多个IP核心的电路。
14.根据权利要求13所述的IC封装，其中，所述IP核心中的至少一个IP核心包括处理器电路系统，并且所述电路包括电压调节器电路。
15.根据权利要求12-14中的任何一项所述的IC封装，其中，所述第二IC管芯在尺寸和电路系统方面与所述第三IC管芯相同。
16.根据权利要求12-15中的任何一项所述的IC封装，其中，所述第一IC管芯包括比所述第二IC管芯中的晶体管小的晶体管。
17.根据权利要求12-16中的任何一项所述的IC封装，其中，所述第二IC管芯包括堆叠的多个IC管芯，所述堆叠的多个IC管芯中的每个IC管芯包括具有铁磁材料的晶体管。
18.根据权利要求12-17中的任何一项所述的IC封装，其中，所述第四IC管芯不包括任何二极管或晶体管。
19.根据权利要求12所述的IC封装，其中，所述第二IC管芯、所述第三IC管芯和所述第四IC管芯包括贯穿基板过孔(TSV)。
20.根据权利要求12-19中的任何一项所述的IC封装，其中，所述第四IC管芯嵌入电介质材料中。
21.根据权利要求20所述的IC封装，其中，贯穿电介质过孔(TDV)位于所述电介质材料中。
22.一种IC管芯的布置，包括：
第一多个IC管芯，所述第一多个IC管芯包括具有IP核心的IC管芯；
第二多个IC管芯，所述第二多个IC管芯包括IC管芯，所述第二多个IC管芯中的所述IC管芯中的每个IC管芯具有导电地耦合到所述IP核心中的一个或多个IP核心的至少一个电路；以及
第三多个IC管芯，所述第三多个IC管芯包括IC管芯，所述第三多个IC管芯中的所述IC管芯中的每个IC管芯包括位于所述第二多个IC管芯之间的至少一个导电通路，所述至少一个导电通路具有互连，所述互连具有小于10微米的间距，
其中：
所述第一多个IC管芯位于第一层中，
所述第二多个IC管芯位于第二层中，
所述第二层位于所述第一层与第三层之间，并且
所述第三多个IC管芯位于所述第三层中。
23.根据权利要求22所述的布置，其中，所述第二多个IC管芯中的所述IC管芯包括能够由所述第一多个IC管芯访问的共享的高速缓存。
24.根据权利要求22-23中的任何一项所述的布置，其中，所述第一多个IC管芯中的所述IC管芯采用互连耦合到所述第二多个IC管芯中的所述IC管芯，所述互连在所述互连中的相邻的互连之间具有小于10微米的间距。
25.根据权利要求22-24中的任何一项所述的布置，其中，所述第二多个IC管芯中的所述IC管芯呈行和列的规则阵列。
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