CN117542792A - 用于形成半导体器件结构的方法 - Google Patents

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CN117542792A CN202311294344.3A CN202311294344A CN117542792A CN 117542792 A CN117542792 A CN 117542792A CN 202311294344 A CN202311294344 A CN 202311294344A CN 117542792 A CN117542792 A CN 117542792A
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吕志伟
吴永旭
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Abstract

本公开的实施例涉及用于形成半导体器件结构的方法。方法包括：在第一层间电介质(ILD)中形成一个或多个导电部件；在第一ILD上形成蚀刻停止层；在蚀刻停止层上方形成第二ILD；形成穿过第二ILD和蚀刻停止层的一个或多个开口以暴露一个或多个第一导电部件的顶面，其中，一个或多个开口通过第一工艺室中的第一蚀刻工艺来形成；将一个或多个开口暴露于第二工艺室中的第二蚀刻工艺，使得一个或多个开口的形状是细长的；以及用导电材料填充一个或多个开口。

Description

用于形成半导体器件结构的方法
技术领域
本申请的实施例涉及用于形成半导体器件结构的方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本方面已经发展至纳米技术工艺节点，来自制造和设计问题的挑战已经导致三维设计的发展，诸如鳍式场效应晶体管(FinFET)。FinFET器件通常包括具有高高宽比的半导体鳍，并且在其中形成沟道和源极/漏极区域。利用沟道的表面区增加的优势，在鳍结构的侧上方并且沿鳍结构的侧(例如，包裹)形成栅极，以生产更快、更可靠且更好控制的半导体晶体管器件。但是，在缩放减小的情况下，相邻接触部件之间的临界尺寸(CD)变得更小。为了实现集成电路(IC)的高性能，由于后段制程(BEOL)中的相邻金属部件的较小CD而引起的较高电阻已经成为关键问题。
发明内容
本申请的一些实施例提供了一种用于形成半导体器件结构的方法，包括：在第一层间电介质(ILD)中形成一个或多个导电部件；在所述第一层间电介质上形成蚀刻停止层；在所述蚀刻停止层上方形成第二层间电介质；形成穿过所述第二层间电介质和所述蚀刻停止层的一个或多个开口以暴露所述一个或多个第一导电部件的顶面，其中，所述一个或多个开口通过第一工艺室中的第一蚀刻工艺来形成；将所述一个或多个开口暴露于第二工艺室中的第二蚀刻工艺，使得所述一个或多个开口的形状是细长的；以及用导电材料填充所述一个或多个开口。
本申请的另一些实施例提供了一种用于形成半导体器件结构的方法，包括：从衬底形成鳍结构；在所述鳍结构的部分上方形成牺牲栅极结构；去除所述鳍结构的未由所述牺牲栅极结构覆盖的部分；在由于去除所述鳍结构的所述部分而创建的区域中形成源极/漏极部件；在所述源极/漏极部件上依次形成接触蚀刻停止层(CESL)和第一层间电介质(ILD)；去除所述牺牲栅极结构以暴露所述鳍结构的部分；在所述鳍结构的暴露部分上依次形成栅极介电层和栅电极层；在所述第一层间电介质和所述栅电极层上方形成第二层间电介质；形成穿过所述第二层间电介质、所述第一层间电介质和所述接触蚀刻停止层的第一接触开口，以暴露所述源极/漏极部件的部分；形成穿过所述第二层间电介质的第二接触开口，以暴露所述栅电极层的部分；通过用第一导电材料填充所述第一接触开口和所述第二接触开口来形成源极/漏极接触件和栅极接触件；在所述源极/漏极接触件和所述栅极接触件上方依次形成蚀刻停止层和第三层间电介质；在第一工艺室中实施第一蚀刻工艺以形成通孔接触开口，其中，所述通孔接触开口延伸穿过所述第三层间电介质和所述蚀刻停止层以暴露所述源极/漏极接触件和所述栅极接触件；使所述通孔接触开口经受第二工艺室中的第二蚀刻工艺；以及用第二导电材料填充所述通孔接触开口。
本申请的又一些实施例提供了一种用于形成半导体器件结构的方法，包括：在栅电极层上方的第一层间电介质(ILD)中形成第一导电部件；在源极/漏极外延部件上方的所述第一层间电介质中形成第二导电部件；在所述第一层间电介质上方形成第二层间电介质；形成穿过所述第二层间电介质的通孔开口，以暴露所述第一导电部件的顶面和所述第二导电部件的顶面，其中，所述通孔开口通过第一蚀刻工艺通过掩模来蚀刻；去除所述掩模；将所述通孔开口暴露于第二蚀刻工艺，使得所述通孔开口沿第一方向的尺寸是细长的；以及用导电材料填充所述通孔开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图4是根据一些实施例的制造半导体器件结构的各个阶段的立体图。
图5A至图20A是根据一些实施例的制造图4的半导体器件结构的各个阶段沿截面A-A截取的截面侧视图。
图5B至图20B是根据一些实施例的制造图4的半导体器件结构的各个阶段沿截面B-B截取的截面侧视图。
图17B-1是根据一些实施例的半导体器件结构的被蚀刻的部分的放大图。
图18-1示出了第三ILD的显示在反应离子束蚀刻工艺之前的通孔接触开口的轮廓的部分的顶视图。
图18-2示出了根据一些实施例的第三ILD的显示在反应离子束蚀刻工艺之后的通孔接触开口的轮廓的部分的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“在…上方”、“在…上”、“顶部”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1至图20B示出了根据本公开的各个实施例制造半导体器件结构100的各个阶段。应该理解，可以在图1至图20B所示的工艺之前、期间和之后提供额外操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图1至图4是根据一些实施例的制造半导体器件结构100的各个阶段的立体图。在图1中，在衬底102上形成第一半导体层104。衬底可以是晶圆中的芯片的一部分。在一些实施例中，衬底102是块状半导体衬底，诸如半导体晶圆。例如，衬底102是硅晶圆。衬底102可以包括硅或另一元素半导体材料，诸如锗。在一些其它实施例中，衬底102包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一合适的半导体材料或它们的组合。在一些实施例中，衬底102是绝缘体上半导体(SOI)衬底。SOI衬底可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一适用的方法或它们的组合来制造。
衬底102可以掺杂有P型或N型杂质。如图1中所示，根据一些实施例，衬底102具有P型区域102P和与P型区域102P相邻的N型区域102N，并且P型区域102P和N型区域102N属于连续衬底102。在本公开的一些实施例中，P型区域102P用于在其上形成PMOS器件，而N型区域102N用于在其上形成NMOS器件。在一些实施例中，在衬底102中形成N阱区域103N和P阱区域103P，如图1中所示。例如，N阱区域103N可以形成在P型区域102P中的衬底102中，而P阱区域103P可以形成在N型区域102N中的衬底102中。P阱区域103P和N阱区域103N可以通过任何合适的技术来形成，例如，在一些实施例中通过单独的离子注入工艺。通过使用两个不同的注入掩模层(未显示)，P阱区域103P和N阱区域103N可以在不同的离子注入工艺中依次形成。
第一半导体层104沉积在衬底102上方，如图1中所示。第一半导体层104可以由任何合适的半导体材料制成，诸如硅、锗、III-V族半导体材料或它们的组合。在一个示例性实施例中，第一半导体层104由硅制成。第一半导体层104可以通过外延生长工艺来形成，诸如金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、等离子体增强化学气相沉积(PECVD)、远程等离子体化学气相沉积(RP-CVD)、分子束外延(MBE)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)或任何其它合适的工艺。
在图2中，去除第一半导体层104的设置在N阱区域103N上方的部分，并且在N阱区域103N上方形成与第一半导体层104的设置在P阱区域103P上方的部分相邻的第二半导体层106。可以首先在第一半导体层104的设置在P阱区域103P上方的部分上形成图案化掩模层(未显示)，并且第一半导体层104的设置在N阱区域103N上方的部分可以暴露。可以实施去除工艺，诸如干蚀刻、湿蚀刻或它们的组合，以去除第一半导体层104的设置在N阱区域103N上方的部分，并且N阱区域103N可以暴露。去除工艺基本上不影响形成在第一半导体层104的设置在P阱区域103P上方的部分上的掩模层(未显示)，这保护了第一半导体层104的设置在P阱区域103P上方的部分。下一步，第二半导体层106形成在暴露的N阱区域103N上。第二半导体层106可以由任何合适的半导体材料制成，诸如硅、锗、III-V族半导体材料或它们的组合。在一个示例性实施例中，第二半导体层106由硅锗制成。第二半导体层106可以通过与第一半导体层104相同的工艺来形成。例如，第二半导体层106可以通过外延生长工艺形成在暴露的N阱区域103N上，该外延生长工艺不会在设置在第一半导体层104上的掩模层(未显示)上形成第二半导体层106。因此，第一半导体层104设置在N型区域102N中的P阱区域103P上方，并且第二半导体层106设置在P型区域102P中的N阱区域103N上方。
第一半导体层104的部分可以用作N型区域102N中随后形成的NMOS器件中的沟道。第二半导体层106的部分可以用作P型区域102P中随后形成的PMOS器件中的沟道。在一些实施例中，NMOS器件和PMOS器件是FinFET。虽然在FinFET的背景下描述了本公开实施例中描述的实施例，但是本公开实施例的一些方面的实施方式可以用于其它工艺和/或其它器件中，诸如平面FET、双栅极FET、三栅极FET、纳米片沟道FET、叉片FET、水平全环栅(HGAA)FET、垂直全环栅(VGAA)FET、互补FET、负电容FET和其它合适的器件。
在图3中，分别由第一半导体层104和第二半导体层106形成多个鳍108a、108b、110a、110b，并且形成STI区域121。鳍108a、108b、110a、110b可以通过任何合适的方法来图案化。例如，鳍108a、108b、110a、110b可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层(未显示)。使用自对准工艺在图案化牺牲层旁边形成间隔件(未显示)。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化衬底并且形成鳍。
鳍108a、108b的每个可以包括第一半导体层104，并且第一半导体层104的部分可以用作NMOS沟道。每个鳍108a、108b也可以包括P阱区域103P。同样地，鳍110a、110b的每个可以包括第二半导体层106，并且第二半导体层106的部分可以用作PMOS沟道。每个鳍110a、110b也可以包括N阱区域103N。掩模(未显示)可以形成在第一半导体层104和第二半导体层106上并且可以保留在鳍108a-108b和110a-110b上的。
一旦形成鳍108a-108b、110a-110b，则在相邻鳍108a-108b、110a-110b之间形成绝缘材料112。绝缘材料112可以首先形成在相邻鳍108a-108b、110a-110b之间以及鳍108a-108b、110a-110b上方，因此鳍108a-108b、110a-110b嵌入在绝缘材料112中。可以实施平坦化工艺，诸如化学机械抛光(CMP)工艺，以暴露鳍108a-108b、110a-110b的顶部。在一些实施例中，平坦化工艺暴露掩模的设置在鳍108a-108b和110a-110b上的顶部(未显示)。然后，通过去除绝缘材料112的位于每个鳍108a-108b、110a-110b的两侧上的部分使绝缘材料112凹进。可以通过任何合适的去除工艺使绝缘材料112凹进，诸如选择性去除绝缘材料112但是基本上不影响鳍108a-108b、110a-110b的半导体材料的干蚀刻或湿蚀刻。绝缘材料112可以包括：含氧材料，诸如氧化硅、碳或氮掺杂的氧化物或氟掺杂的硅酸盐玻璃(FSG)；含氮材料，诸如氮化硅、氮氧化硅(SiON)、SiOCN、SiCN；低K介电材料(例如，具有比二氧化硅的K值低的K值的材料)；或任何合适的介电材料。绝缘材料112可以通过任何合适的方法来形成，诸如低压化学气相沉积(LPCVD)、等离子体增强CVD(PECVD)或可流动CVD(FCVD)。绝缘材料112可以是浅沟槽隔离(STI)区域，并且在本公开实施例中称为STI区域121。
在一些可选实施例中，代替在衬底102上方形成第一半导体层104和第二半导体层106，鳍108a-108b、110a-110b可以通过首先在块状衬底(例如，衬底102)上形成隔离区域(例如，STI区域121)来形成。STI区域的形成可以包括：蚀刻块状衬底以形成沟槽；以及用介电材料填充沟槽以形成STI区域。衬底的位于相邻STI区域之间的部分形成鳍。通过CMP工艺，鳍的顶面和STI区域的顶面可以基本上彼此齐平。在形成STI区域之后，至少去除鳍的顶部部分或去除基本上全部鳍。因此，在STI区域之间形成凹槽。STI区域的底面可以与STI区域的底面齐平、高于或低于STI区域的底面。然后实施外延，以在由于去除鳍的部分而创建的凹槽中分别生长第一半导体层和第二半导体层(例如，第一半导体层104和第二半导体层106)，从而形成鳍(例如，鳍108a-108b、110a-110b)。然后实施CMP，直至鳍的顶面和STI区域的顶面基本上共面。在一些实施例中，在外延和CMP之后，实施注入工艺以在衬底中限定阱区域(例如，P阱区域103P和N阱区域103N)。可选地，鳍在外延期间原位掺杂有杂质(例如，具有P型或N型导电性的掺杂剂)。此后，使STI区域凹进，使得第一半导体层和第二半导体层的鳍(例如，鳍108a-108b、110a-110b)以与图3中所示类似的方式从衬底向上延伸至STI区域上方。
在一些可选实施例中，N型区域102N中的鳍108a-108b中的一个(例如，鳍108a)由第二半导体层106形成，并且N型区域102N中的另一鳍108b由第一半导体层104形成。在这样的情况下，形成在N型区域102N中的鳍108a和108b上的随后S/D外延部件152可以是Si或SiP；形成在P型区域102P中的鳍110a和110b上的随后S/D外延部件152可以是SiGe。在一些可选实施例中，鳍108a-108b和110a-110b直接由块状衬底(例如，衬底102)形成，块状衬底可以掺杂有P型或N型杂质以形成阱区域(例如，P阱区域103P和N阱区域103N)。在这样的情况下，鳍由与衬底102相同的材料形成。在一个示例性实施例中，鳍和衬底102由硅形成。
在图4中，在鳍108a-108b、110a-110b的部分上形成一个或多个牺牲栅极堆叠件128。每个牺牲栅极堆叠件128可以包括牺牲栅极介电层130、牺牲栅电极层132和掩模结构134。牺牲栅极介电层130可以包括一个或多个介电材料层，诸如SiO2、SiN、高K介电材料和/或其它合适的介电材料。在一些实施例中，牺牲栅极介电层130可以通过CVD工艺、ALD工艺、PVD工艺或其它合适的工艺来沉积。牺牲栅电极层132可以包括多晶硅(poly硅)。掩模结构134可以包括含氧层和含氮层。在一些实施例中，牺牲栅电极层132和掩模结构134通过诸如层沉积的各种工艺来形成，例如，CVD(包括LPCVD和PECVD)、PVD、ALD、热氧化、电子束蒸发或其它合适的沉积技术或它们的组合。
牺牲栅极堆叠件128可以通过首先沉积牺牲栅极介电层130、牺牲栅电极层132和掩模结构134的毯式层以及随后的图案化和蚀刻工艺来形成。例如，图案工艺包括光刻工艺(例如，光刻或电子束光刻)，该光刻工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻、湿蚀刻、其它蚀刻方法和/或它们的组合。通过图案化牺牲栅极堆叠件128，鳍108a-108b、110a-110b在牺牲栅极堆叠件128的相对侧上部分暴露。虽然在图4中显示了两个牺牲栅极堆叠件128，但是可以理解，它们仅仅是为了说明的目的，并且可以形成任何数量的牺牲栅极堆叠件128。
图5A至图20A是根据一些实施例的制造图4的半导体器件结构100的各个阶段沿截面A-A截取的截面侧视图。图5B至图20B是根据一些实施例的制造图4的半导体器件结构100的各个阶段沿截面B-B截取的截面侧视图。截面B-B位于鳍110b的沿X方向的平面中。截面A-A位于垂直于截面B-B的平面中，并且沿Y方向位于S/D外延部件152(图6A)中。
在图5A至图5B中，在牺牲栅极结构128以及第一半导体层104和第二半导体层106的暴露部分上形成栅极间隔件140。栅极间隔件140可以共形沉积在半导体器件结构100的暴露表面上。共形栅极间隔件140可以通过ALD或任何合适的工艺来形成。然后，使用例如反应离子蚀刻(RIE)对栅极间隔件140实施各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分栅极间隔件140，诸如牺牲栅极结构128的顶部和鳍108a-108b、110a-110b的顶部，从而留下垂直表面上的栅极间隔件140，垂直表面上诸如牺牲栅极结构128的相对侧壁上。栅极间隔件140可以部分保留在鳍108a-108b、110a-110b的相对侧壁上，如图5A中所示。在一些实施例中，完全去除形成在鳍108a-108b、110a-110b的源极/漏极区域上的栅极间隔件140。
栅极间隔件140可以由介电材料制成，诸如氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、气隙和/或它们的任何组合。在一些实施例中，栅极间隔件140包括本文讨论的一个或多个介电材料层。
在图6A至图6B中，使鳍108a-108b、110a-110b的未由牺牲栅极结构128和栅极间隔件140覆盖的第一半导体层104和第二半导体层106凹进，并且形成源极/漏极(S/D)外延部件152。对于N沟道FET，外延S/D部件152可以包括Si、SiP、SiC、SiCP或III-V族材料(InP、GaAs、AlAs、InAs、InAlAs、InGaAs)的一个或多个层。在一些实施例中，对于N型器件，外延S/D部件152可以掺杂有N型掺杂剂，诸如磷(P)、砷(As)等。对于P沟道FET，外延S/D部件152可以包括Si、SiGe、SiGeB、Ge或III-V族材料(InSb、GaSb、InGaSb)的一个或多个层。在一些实施例中，外延S/D部件152可以掺杂有P型掺杂剂，诸如硼(B)。外延S/D部件152可以垂直和水平生长以形成小平面，这些小平面可以对应于用于衬底102的材料的晶面。外延S/D部件152可以通过使用CVD、ALD或MBE的外延生长方法来形成。
在一些实施例中，完全去除第一半导体层104的位于每个牺牲栅极结构128的两侧上的部分，并且S/D外延部件152形成在鳍108a-108b的P阱区域103P上。S/D外延部件152可以垂直和水平生长以形成小平面，这些小平面可以对应于用于衬底102的材料的晶面。在一些实施例中，鳍108a-108b和110a-110b的S/D外延部件152合并，如图6A中所示。S/D外延部件152的每个可以具有位于比第一半导体层104的顶面高的水平处的顶面，如图6B中所示。
在图7A至图7B中，在半导体器件结构100的暴露表面上共形形成接触蚀刻停止层(CESL)160。CESL 160覆盖牺牲栅极结构128、绝缘材料112和S/D外延部件152的侧壁。CESL160可以包括含氧材料或含氮材料，诸如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅等或它们的组合，并且可以通过CVD、PECVD、ALD或任何合适的沉积技术来形成。下一步，在CESL 160上形成第一层间电介质(ILD)162。用于第一ILD 162的材料可以包括化合物(包括Si、O、C和/或H)，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、氧化硅或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。第一ILD 162可以通过PECVD工艺或FCVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成第一ILD 162之后，半导体器件结构100可以经受热处理以退火第一ILD 162。在形成第一ILD 162之后，实施平坦化工艺以暴露牺牲栅电极层132。平坦化工艺可以是任何合适的工艺，诸如CMP工艺。平坦化工艺去除第一ILD 162和CESL 160的设置在牺牲栅极结构128上的部分。平坦化工艺也可以去除掩模结构134。
在图8A至图8B中，去除掩模结构134(如果在先前的CMP工艺期间没有去除)、牺牲栅电极层132(图7B)和牺牲栅极介电层130(图7B)。牺牲栅电极层132和牺牲栅极介电层130可以通过一种或多种蚀刻工艺来去除，诸如干蚀刻工艺、湿蚀刻工艺或它们的组合。一种或多种蚀刻工艺在基本上不影响栅极间隔件140、CESL 160和第一ILD 162的情况下选择性去除牺牲栅电极层132和牺牲栅极介电层130。牺牲栅电极层132和牺牲栅极介电层130的去除暴露第一半导体层104和第二半导体层106的位于沟道区域中的顶部部分(在图8A中仅可以看到第一半导体层104)。
在图9A至图9B中，形成替换栅极结构177。替换栅极结构177可以包括栅极介电层166和形成在栅极介电层166上的栅电极层167。栅极介电层166可以包括一个或多个介电层，并且可以包括与牺牲栅极介电层130相同的材料。
在一些实施例中，栅极介电层166是高K介电材料，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的任何组合。例如，栅极介电层166可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3)、氧化钡钛(BaTiO3)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)和它们的组合。在可选实施例中，栅极介电层166可以具有多层结构，诸如一个氧化硅层(例如，界面层)和另一高K材料层。在一些实施例中，栅极介电层166可以通过一个或多个ALD工艺或其它合适的工艺来沉积。
取决于N型区域102N和P型区域102P中的器件的应用和/或导电类型，栅电极层167可以包括一个或多个导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、AlTi、AlTiO、AlTiC、AlTiN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的任何组合。对于N型区域102N中的器件，栅电极层167可以是AlTiO、AlTiC或它们的组合。对于P型区域102P中的器件，栅电极层167可以是AlTiO、AlTiC、AlTiN或它们的组合。栅电极层167可以通过PVD、CVD、ALD、电镀或其它合适的方法来形成。
在图10A至图10B中，实施金属栅极回蚀(MGEB)工艺以去除栅极介电层166和栅电极层167的部分。由于栅极介电层166和栅电极层167的部分的去除，在相邻栅极间隔件140之间的区域中形成凹槽175。凹槽175分别由栅极间隔件140的暴露侧壁以及栅电极层167和栅极介电层166的凹进顶面限定。凹槽175允许在其中形成保护替换栅极结构177的随后第一介电覆盖层141(图11B)。MGEB工艺可以包括一种或多种蚀刻工艺，其可以是干蚀刻、湿蚀刻、原子层蚀刻(ALE)、等离子体蚀刻、任何合适的回蚀或它们的组合。在MGEB工艺中实施的一种或多种蚀刻工艺相对于栅极间隔件140和第一ILD 162对替换栅极结构177的材料具有选择性，使得栅电极层167和栅极介电层166的顶面分别位于低于栅极间隔件140和第一ILD162的顶面的水平处。
在图11A至图11B中，在替换栅极结构177上方的沟槽175(图10B)中形成介电覆盖层141。使用沉积工艺，诸如CVD、PECVD或FCVD或任何合适的沉积技术，介电覆盖层141填充在沟槽175中和第一ILD 162上方至预定高度。然后，实施CMP工艺以去除介电覆盖层141在沟槽175外部的过量沉积，直至第一ILD 162的顶面暴露。第一ILD 162、CESL 160、介电覆盖层141和栅极间隔件140的顶面基本上共面。介电覆盖层141限定自对准接触(SAC)区域，并且因此在用于金属接触件的随后沟槽和通孔图案化期间用作蚀刻停止层。介电覆盖层141可以由具有与栅极间隔件140、CESL 160和第一ILD 162不同的蚀刻选择性的任何介电材料形成。在一些实施例中，介电覆盖层141可以包括或由含氧材料、含氮材料或含硅材料形成。用于介电覆盖层141的示例性材料可以包括但不限于SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或它们的任何组合。
在图12A至图12B中，在半导体器件结构100上方形成第二ILD 176。第二ILD 176可以包括与第一ILD 162相同的材料，并且使用与第一ILD 162相同的方式沉积，如上面关于图7A和图7B所讨论。
在图13A至图13B中，去除第一ILD 162和CESL 160的设置在替换栅极结构177的两侧上的部分。第一ILD 162和CESL 160的部分的去除形成暴露S/D外延部件152的接触开口146。在一些实施例中，去除暴露的S/D外延部件152的上部部分。也去除第一ILD 162和介电覆盖层141的位于替换栅极结构177上方的部分。第一ILD 162和介电覆盖层141的部分的去除形成暴露栅电极层167的接触开口147。在一些实施例中，去除暴露的栅电极层167的上部部分。第一ILD 162、CESL 160和介电覆盖层141的部分可以通过一种或多种蚀刻工艺来去除，诸如湿蚀刻、干蚀刻或它们的组合。在一个实施例中，可以实施第一蚀刻工艺以形成接触开口146，并且可以实施第二蚀刻工艺以形成接触开口147。第一蚀刻工艺使用的蚀刻剂在基本上不影响介电覆盖层141的情况下去除第一ILD 162和第二ILD 176和CESL 160。第二蚀刻工艺使用的蚀刻剂在基本上不影响栅电极层167和暴露的S/D外延部件152的情况下去除第一ILD 162和介电覆盖层141。
在图14A至图14B中，然后分别在接触开口146和147中的S/D外延部件152和替换栅极结构177上方形成导电部件172和导电部件173。导电部件172可以用作S/D接触件，而导电部件173可以用作栅极接触件。导电部件172、173可以包括导电材料，诸如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。导电部件172可以通过任何合适的工艺来形成，诸如PVD、CVD、ALD、电化学镀或其它合适的方法。可以在S/D外延部件152和导电部件172之间形成硅化物层170。硅化物层170将S/D外延部件152导电耦合至导电部件172。硅化物层170是金属或金属合金硅化物，并且金属可以包括贵金属、难熔金属、稀土金属、它们的合金或它们的组合。一旦形成导电部件172、173，则对半导体器件结构100实施平坦化工艺，诸如CMP，直至第二ILD 176的顶面暴露。
在图15A至图15B中，在半导体器件结构100上方依次形成蚀刻停止层145和第三ILD 178。蚀刻停止层145可以是氮化硅、碳化硅、氧化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质等或它们的组合，并且通过CVD、PVD、ALD、旋涂电介质工艺等或它们的组合来沉积。在一个实施例中，蚀刻停止层145是氮化硅。第三ILD178可以包括与第一ILD 162相同的材料，并且使用与第一ILD 162相同的方式来沉积，如上面关于图7A和图7B所讨论。在一些实施例中，蚀刻停止层145可以具有在约100埃至约300埃的范围内的厚度，并且第三ILD 178可以具有在约200埃至约700埃的范围内的厚度。
在图16A至图16B中，去除第三ILD 178和蚀刻停止层145的设置在导电部件172、173上方的部分。第三ILD 178和蚀刻停止层145的部分的去除形成暴露导电部件172、173的通孔接触开口149。可以首先在第三ILD 178的部分上形成图案化的层(未显示)。图案化的层在与S/D外延部件152和栅电极层167对准的位置处具有开口。使用图案化的层作为掩模，通过一种或多种蚀刻工艺，诸如湿蚀刻、干蚀刻或它们的组合(即，第一蚀刻工艺)，可以实施第三ILD 178和蚀刻停止层145的部分的去除。在一个实施例中，第三ILD 178和蚀刻停止层145的部分使用干蚀刻工艺来去除，诸如RIE或其它合适的各向异性蚀刻工艺。用于去除第三ILD 178和蚀刻停止层145的部分的示例性干蚀刻工艺可以利用由RF功率生成器驱动的电容耦合等离子体(CCP)源、电感耦合等离子体(ICP)源或辉光放电等离子体(GDP)源或者使用在从约2MHz至约2.45GHz范围内(诸如约13.56MHz)的可调频率的微波等离子体源。该室可以在约0.3毫托至约20托的范围内的压力以及约-80摄氏度至约240摄氏度的温度下操作。操作RF功率生成器以提供在约100W至约2000W之间的源功率，并且RF功率生成器的输出由具有约10％至约90％的范围内的占空比的可选脉冲信号控制。对其上设置有半导体器件结构100的衬底支撑件的RF偏置功率可以在约100W至约1200W的范围内。可以控制源功率和偏置功率，使得离子加速能量在约20eV至约200eV之间(例如，50eV至约150eV)。干蚀刻工艺可以使用由包含一种或多种蚀刻气体的气体混合物形成的等离子体，诸如溴化氢(HBr)、氯(Cl2)、氢(H2)、甲烷(CH4)、氮(N2)、氦(He)、氖(ne)、氪(Kr)、四氟甲烷(CF4)、三氟甲烷(CHF3)、甲基氟(CH3F)、二氟甲烷(CH2F2)、六氟乙烷(C2F6)、八氟环丁烷(C4F8)、六氟丁二烯(C4F6)、六氟化硫(SF6)、三氟化氮(NF3)、HCl(氯化氢)、BCl3(三氯化硼)、氧(O2)、其它合适的蚀刻气体和它们的任何组合。诸如氩(Ar)的惰性气体可以与蚀刻剂一起提供，以增加轰击效应，并且因此提高第三ILD 178和蚀刻停止层145的蚀刻速率。在气体混合物包括含氯气体(例如，Cl2)、含氧气体(例如，O2)和氩的情况下，含氯气体、含氧气体和氩可以以约10:1:5至约50:1:5(例如约20:1:5)的比率(Cl2:O2:Ar)引入工艺室。
通孔接触开口149的侧壁可以是垂直的或倾斜的。在一些实施例中，通孔接触开口149具有侧壁轮廓，其中顶部处的尺寸大于通孔接触开口149的底部处的尺寸。当从顶部观察时，通孔接触开口149可以是圆形和/或椭圆形开口，诸如图18-1中所示的通孔接触开口149。例如，在一些实施例中，当从顶部观察时，S/D外延部件152和栅电极层167上方的通孔接触开口149可以具有圆形轮廓。在一些实施例中，当从顶部观察时，S/D外延部件152和栅电极层167上方的通孔接触开口149可以具有椭圆形轮廓。在一些实施例中，当从顶部观察时，S/D外延部件152上方的通孔接触开口149可以具有圆形轮廓，并且当从顶部观察时，栅电极层167上方的通孔接触开口149可以具有椭圆形轮廓，反之亦然。在形成通孔接触开口149时，图案化的层可以使用任何合适的工艺(诸如灰化工艺)来去除。可选地，可以不去除图案化的层，直至随后的第二蚀刻工艺完成。
在图17A至图17B中，通过第二蚀刻工艺进一步蚀刻通孔接触开口149。在一些实施例中，第二蚀刻工艺在与用于实施第一蚀刻工艺的工艺室分隔开的工艺室中实施。实施第二蚀刻工艺，使得通孔接触开口149的至少一个尺寸(例如，X方向或Y方向)进一步延伸。第二蚀刻工艺例如沿通孔接触开口149的Y方向延伸尺寸，这增加了通孔接触开口149和后段制程(BEOL)中的相邻金属部件之间的接触区。通孔接触开口149的接触区的增加使得能够更好地填充间隙，同时有效地减小接触电阻。在一些实施例中，第二蚀刻工艺是干蚀刻工艺，诸如离子束蚀刻(IBE)、反应离子束蚀刻(RIBE)、轰击蚀刻、溅射蚀刻等。在图17A和图17B中所示的一个示例性实施例中，第二蚀刻工艺是反应离子束蚀刻。反应离子束蚀刻工艺可以涉及形成等离子体154并且将反应离子束155导向至半导体器件结构100。反应离子束155可以通过提取部件153a和提取部件153b之间的提取孔179从等离子体154来提取，以对第三ILD 178和蚀刻停止层145执行材料去除工艺。在操作期间，半导体器件结构100相对于反应离子束155移动。反应离子束155是将被导向为沿X或Y方向在半导体器件结构100上方扫描的带电粒子(即，离子)束，从而去除第三ILD 178和蚀刻停止层145的部分。在第二蚀刻工艺之后，通孔接触开口149具有至少一个延伸的尺寸，并且成为通孔接触开口149’。在一些实施例中，通孔接触开口149’的形状仅沿Y方向延伸。如果通孔接触开口149在第二蚀刻工艺之前具有圆形形状，则通孔接触开口149’可以沿Y方向变成细长的圆形或者在形状上是椭圆形。如果通孔接触开口149具有椭圆形形状，则通孔接触开口149’可以沿Y方向变成细长的椭圆形，如下面关于图18-1和图18-2进行讨论。
反应离子束蚀刻工艺可以使用惰性气体(例如，He、Ne、Kr、Ar)和/或蚀刻气体。合适的蚀刻气体可以是含氟气体和/或含氯气体，诸如CF4、CHF3、CH3F、CH2F2、C4F8、C4F6、SF6、C2F6、NF3、HCl、BCl3和其它合适的反应气体以及它们的任何组合。在一些实施例中，也可以使用含氧气体(例如，O2、O3等)。在蚀刻和/或通过将IBE或RIBE蚀刻工艺中的蚀刻离子导向半导体器件结构100期间，也向半导体器件结构100施加偏置功率，以增强第三ILD 178和蚀刻停止层145的材料的各向异性蚀刻。用于去除第三ILD 178和蚀刻停止层145的部分的示例性反应离子束蚀刻工艺可以利用由RF功率生成器驱动的CCP、ICP或GDP源或者使用在约2MHz至约2.45GHz范围内(诸如约13.56MHz)的可调频率的微波等离子体源。该室可以在约0.3毫托至约20托的范围内的压力和约-80摄氏度至约240摄氏度的温度下操作。操作RF功率生成器以提供在约100W至约1000W之间的源功率，并且RF功率生成器的输出由具有在约10％至约90％的范围内的占空比的可选脉冲信号控制。其上设置有半导体器件结构100的衬底支撑件可以相对于等离子体在约0.1kV至约12kV的范围内偏置。可以控制源功率和偏置功率，使得离子加速能量在约20eV至约200eV之间(例如，50eV至约150eV)。
在可以与本公开实施例的一个或多个实施例结合的一些实施例中，第三ILD 178和蚀刻停止层145的去除可以通过包括重复第一蚀刻步骤(如上面关于图16A至图16B所讨论的)和第二蚀刻步骤(如上面关于图17A至图17B所讨论的)的循环工艺来完成。循环工艺可以使用交替的氯/氧/基于氟的等离子体和氯/氧/基于氟的加氩等离子体。例如，第一蚀刻步骤可以使用氟/氯和基于氧的等离子体，并且第二等离子体蚀刻步骤可以使用氟/氯和基于氧的等离子体加氩等离子体，反之亦然。
图17B-1是根据一些实施例的半导体器件结构100的显示第三ILD 178由反应离子束155蚀刻的部分157的放大图。在一个实施例中，反应离子束155沿Y方向(例如，替换栅极结构177的纵向方向)在半导体器件结构100上方扫描。反应离子束155通过提取孔179从等离子体154提取，并且相对于第三ILD 178的顶面159的法线151的方向以角度β导向至第三ILD 178和蚀刻停止层145。在各个实施例中，角度β小于约50度。在一些实施例中，角度β在约15度至约45度的范围内，例如约20度至约30度。如果角度β大于约50度，则反应离子束155可以落在第三ILD 178的顶部部分178-1处的侧壁上，将在随后的CMP工艺期间去除顶部部分178-1，并且因此对所得通孔接触开口149’的侧壁轮廓具有很小影响或者没有影响。因此，无论如何，该反应离子束155以一定角度定向为使得第二蚀刻工艺的大部分目的都是失败的。另一方面，如果角度β小于约15度，则反应离子束155可能撞击暴露的导电部件172，并且生成可能污染晶体管并且影响器件性能的金属残留物。在一些实施例中，提取部件153a、153b和第三ILD 178的顶面159之间的距离D1可以在约7mm至约14mm的范围内。本领域技术人员可以控制例如源功率、偏置功率以及提取部件153a、153b和第三ILD 178的顶面159之间的距离D1，以调整离子束155的角度β。额外地或可选地，半导体器件结构100可以是倾斜的以改变反应离子束155的冲击方向。
图18-1示出了第三ILD 178的显示在反应离子束蚀刻工艺之前的通孔接触开口149的轮廓的部分的顶视图。图18-2示出了根据一些实施例的第三ILD 178的显示在反应离子束蚀刻工艺之后的通孔接触开口149’的轮廓的部分的顶视图。如上面所讨论，如果通孔接触开口149在第二蚀刻工艺之前具有圆形形状，则通孔接触开口149’在反应离子束蚀刻工艺之后可以变成细长的圆形或椭圆形形状。如果通孔接触开口149具有椭圆形形状，则通孔接触开口149’在反应离子束蚀刻工艺之后可以变成细长的椭圆形形状。可以看出，一些通孔接触开口149，诸如第三ILD 178的第一区域中的通孔接触开口149-1，可以具有圆形形状，并且一些通孔接触开口149，诸如第三ILD 178的第二区域中的通孔接触开口149-2，可以具有椭圆形形状。在一些实施例中，通孔接触开口149-1设置在替换栅极结构上方，并且通孔接触开口149-2设置在源极/漏极外延部件上方。在反应离子束蚀刻工艺之前，通孔接触开口149-1可以具有沿Y方向的尺寸D2和沿X方向的尺寸D6，并且通孔接触开口149-2可以具有沿Y方向的尺寸D3和沿X方向的尺寸D7。在反应离子束蚀刻工艺之后，通孔接触开口149’-1沿Y方向延伸/伸长，并且可以具有大于通孔接触开口149-1的尺寸D2的尺寸D4。通孔接触开口149’-1沿X方向延伸的尺寸D8可以与通孔接触开口149-1的尺寸D6基本上相同或略大于通孔接触开口149-1的尺寸D6。同样地，通孔接触开口149’-2沿Y方向延伸/伸长，并且可以具有大于通孔接触开口149-2的尺寸D3的尺寸D5。通孔接触开口149’-2沿X方向延伸的尺寸D9可以与通孔接触开口149’-2的尺寸D7基本上相同或略大于通孔接触开口149’-2的尺寸D7。在各个实施例中，通孔接触开口149-1的尺寸D2和尺寸D6可以是约1:1的比率(D2:D6)。通孔接触开口149’-1的尺寸D4和尺寸D8可以是约4:1至约8:1的比率(D4:D8)，例如约7:1。类似地，通孔接触开口149-2的尺寸D3和尺寸D7可以是约2:1至约3:1的比率(D3:D7)。通孔接触开口149’-2的尺寸D5和尺寸D9可以是约4:1至约8:1的比率(D5:D9)，例如约5:1至约7:1。
在一些实施例中，可以在第一蚀刻工艺和第二蚀刻工艺之间实施清洁工艺，以从半导体器件结构100的暴露表面去除残留物。清洁工艺可以是任何合适的湿清洁工艺，包括例如氢氟酸(HF)、标准清洁1(SC1)和臭氧化去离子水(DIO3)。在一个实施例中，清洁工艺通过将半导体器件结构100暴露于HF(1:500稀释)以及随后的DIO3冲洗和SC1清洁(其可以是去离子(DI)水、氢氧化氨(NH4OH)和过氧化氢(H2O2)的混合物)来实施。也可以使用其它清洁工艺，诸如APM工艺(其至少包括水(H2O)、NH4OH和H2O2)、HPM工艺(其至少包括H2O、H2O2和氯化氢(HCl))、SPM工艺(也称为食人鱼清洁)(其至少包括H2O2和硫酸(H2SO4))或它们的任何组合。
在图19A至图19B中，在通孔接触开口149’中形成导电部件180。导电部件180用作通孔接触件，用于通过S/D接触件(例如，导电部件172)连接至外延S/D部件152并且通过栅极接触件(例如，导电部件173)连接至栅电极层167。导电部件180可以包括与导电部件172、173相同的材料，诸如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。导电部件180可以通过任何合适的工艺来形成，诸如PVD、CVD、ALD、电化学镀或其它合适的方法。一旦形成导电部件180，对半导体器件结构100实施平坦化工艺，诸如CMP，直至第三ILD 178的顶面暴露。
在图20A至图20B中，在半导体器件结构100上方形成互连结构117。在一些实施例中，互连结构117包括多个金属间介电(IMD)层168a-168n、嵌入在多个IMD层中的多个导电部件169a-169n以及设置在ILD和IMD层(例如，第三ILD 178和第一IMD层168a)之间以及IMD层(例如，第一IMD 168a和第二IMD层(未显示))之间的多个蚀刻停止层171a-171n。IMD层、导电部件和蚀刻停止层可以重复，直至实现期望数量的IMD层168n(例如，互连结构117中的最顶部IMD层)、期望数量的蚀刻停止层171n和嵌入在IMD层168n中的期望数量的导电部件169n(例如，互连结构117中的最顶部导电部件)。导电部件(例如，导电通孔和导线)可以使用任何合适的形成工艺(例如，利用蚀刻的光刻、镶嵌、双重镶嵌等)来形成。在一些实施例中，用于形成导电部件的步骤可以包括：在相应介电层中形成开口；在开口中沉积导电层；以及随后实施平坦化工艺，诸如CMP工艺，以去除导电材料的过填充开口的过量材料。导电层可以通过CVD、PVD、溅射、电镀、化学镀或其它合适的沉积技术来沉积。
IMD层168a-168n可以包括或由任何合适的介电材料形成，诸如氧化硅、低介电常数(低k)材料或它们的组合。低k材料可以包括氟化石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、聚酰亚胺、SiOxCyHz或SiOxCy(其中x、y和z是整数或非整数)和/或其它未来开发的低k介电材料。IMD层168a-168n可以通过等离子体增强CVD(PECVD)工艺或其它合适的沉积技术来沉积。蚀刻停止层171a-171n的材料选择为使得蚀刻停止层171a-171n的蚀刻速率小于IMD层168a-168n的蚀刻速率。在一些实施例中，蚀刻停止层171a-171n可以包括与上面描述的蚀刻停止层145相同的材料。导电通孔/导线169a-169n可以包括或由任何合适的导电材料形成，诸如W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni或它们的组合。
本公开实施例提供了用于通过增加源极/漏极(S/D)接触件和栅极接触件的通孔接触件与后段制程(BEOL)中的相邻金属部件之间的接触区来形成半导体器件结构的方法。在使用第一蚀刻工艺形成通孔接触开口之后，实施反应离子束蚀刻工艺以进一步延伸通孔接触开口的一个尺寸，使得通孔接触开口沿Y方向的尺寸至少比通孔接触开口沿X方向的尺寸大7倍。通孔接触开口可以在不受光刻限制的情况下延伸为具有更圆的轮廓。增加的通孔接触开口允许更好的金属间隙填充。因为所形成的通孔接触件具有增加的接触区，所以可以有效地减小接触电阻。因此，可以实现集成电路(IC)的高性能。
实施例是用于形成半导体器件结构的方法。方法包括：在第一层间电介质(ILD)中形成一个或多个导电部件；在第一ILD上形成蚀刻停止层；在蚀刻停止层上方形成第二ILD；形成穿过第二ILD和蚀刻停止层的一个或多个开口以暴露一个或多个第一导电部件的顶面，其中，一个或多个开口通过第一工艺室中的第一蚀刻工艺来形成；将一个或多个开口暴露于第二工艺室中的第二蚀刻工艺，使得一个或多个开口的形状是细长的；以及用导电材料填充一个或多个开口。
另一实施例是用于形成半导体器件结构的方法。方法包括：从衬底形成鳍结构；在鳍结构的部分上方形成牺牲栅极结构；去除鳍结构的未由牺牲栅极结构覆盖的部分；在由于去除鳍结构的部分而创建的区域中形成源极/漏极部件；在源极/漏极部件上依次形成接触蚀刻停止层(CESL)和第一层间电介质(ILD)；去除牺牲栅极结构以暴露鳍结构的部分；在鳍结构的暴露部分上依次形成栅极介电层和栅电极层；在第一ILD和栅电极层上方形成第二ILD；形成穿过第二ILD、第一ILD和CESL的第一接触开口，以暴露源极/漏极部件的部分；形成穿过第二ILD的第二接触开口，以暴露栅电极层的部分；通过用第一导电材料填充第一接触开口和第二接触开口来形成源极/漏极接触件和栅极接触件；在源极/漏极接触件和栅极接触件上方依次形成蚀刻停止层和第三ILD；在第一工艺室中实施第一蚀刻工艺以形成通孔接触开口，其中，通孔接触开口延伸穿过第三ILD和蚀刻停止层以暴露源极/漏极接触件和栅极接触件；使通孔接触开口经受第二工艺室中的第二蚀刻工艺；以及用第二导电材料填充通孔接触开口。
进一步实施例是用于形成半导体器件结构的方法。方法包括：在栅电极层上方的第一层间电介质(ILD)中形成第一导电部件；在源极/漏极外延部件上方的第一ILD中形成第二导电部件；在第一ILD上方形成第二ILD；形成穿过第二ILD的通孔开口，以暴露第一导电部件的顶面和第二导电部件的顶面，其中，通孔开口通过第一蚀刻工艺通过掩模来蚀刻；去除掩模；将通孔开口暴露于第二蚀刻工艺，使得通孔开口沿第一方向的尺寸是细长的；以及用导电材料填充通孔开口。
本申请的一些实施例提供了一种用于形成半导体器件结构的方法，包括：在第一层间电介质(ILD)中形成一个或多个导电部件；在所述第一层间电介质上形成蚀刻停止层；在所述蚀刻停止层上方形成第二层间电介质；形成穿过所述第二层间电介质和所述蚀刻停止层的一个或多个开口以暴露所述一个或多个第一导电部件的顶面，其中，所述一个或多个开口通过第一工艺室中的第一蚀刻工艺来形成；将所述一个或多个开口暴露于第二工艺室中的第二蚀刻工艺，使得所述一个或多个开口的形状是细长的；以及用导电材料填充所述一个或多个开口。在一些实施例中，所述第一蚀刻工艺是基于等离子体的蚀刻工艺，并且所述第二蚀刻工艺是反应离子束蚀刻工艺。在一些实施例中，所述第二蚀刻工艺包括：在所述第二工艺室中形成等离子体；以及将来自所述等离子体的反应离子束导向至所述一个或多个开口，使得所述一个或多个开口的第一尺寸在所述第二蚀刻工艺之后增加至第三尺寸。在一些实施例中，所述反应离子束相对于所述第二层间电介质的顶面的法线方向以50度或更小的角度定向。在一些实施例中，所述角度在20度至30度的范围内。在一些实施例中，所述一个或多个开口的第二尺寸在所述第二蚀刻工艺之后保持基本上相同。在一些实施例中，所述第二尺寸和所述第三尺寸具有在1:4至1:8的范围内的比率(第二尺寸:第三尺寸)。在一些实施例中，该方法还包括：向其上设置有所述半导体器件结构的衬底支撑件施加偏置功率。在一些实施例中，所述偏置功率在0.1kV至12kV的范围内。
本申请的另一些实施例提供了一种用于形成半导体器件结构的方法，包括：从衬底形成鳍结构；在所述鳍结构的部分上方形成牺牲栅极结构；去除所述鳍结构的未由所述牺牲栅极结构覆盖的部分；在由于去除所述鳍结构的所述部分而创建的区域中形成源极/漏极部件；在所述源极/漏极部件上依次形成接触蚀刻停止层(CESL)和第一层间电介质(ILD)；去除所述牺牲栅极结构以暴露所述鳍结构的部分；在所述鳍结构的暴露部分上依次形成栅极介电层和栅电极层；在所述第一层间电介质和所述栅电极层上方形成第二层间电介质；形成穿过所述第二层间电介质、所述第一层间电介质和所述接触蚀刻停止层的第一接触开口，以暴露所述源极/漏极部件的部分；形成穿过所述第二层间电介质的第二接触开口，以暴露所述栅电极层的部分；通过用第一导电材料填充所述第一接触开口和所述第二接触开口来形成源极/漏极接触件和栅极接触件；在所述源极/漏极接触件和所述栅极接触件上方依次形成蚀刻停止层和第三层间电介质；在第一工艺室中实施第一蚀刻工艺以形成通孔接触开口，其中，所述通孔接触开口延伸穿过所述第三层间电介质和所述蚀刻停止层以暴露所述源极/漏极接触件和所述栅极接触件；使所述通孔接触开口经受第二工艺室中的第二蚀刻工艺；以及用第二导电材料填充所述通孔接触开口。在一些实施例中，所述第二蚀刻工艺是反应离子束蚀刻工艺。在一些实施例中，该方法还包括：向其上设置有所述半导体器件结构的衬底支撑件施加偏置功率。在一些实施例中，该方法还包括：在所述通孔接触开口上方扫描离子束，其中所述离子束相对于所述第三层间电介质的顶面的法线方向以50度或更小的角度定向。在一些实施例中，所述反应离子束蚀刻工艺实施为使得沿Y方向的尺寸是沿X方向的尺寸的7倍。在一些实施例中，所述离子束通过提取部件之间的提取孔从等离子体中提取，并且所述提取部件和所述第三层间电介质的所述顶面之间的距离在7mm至14mm的范围内。在一些实施例中，所述等离子体由含氟气体、含氯气体、惰性气体、含氧气体或它们的组合形成。在一些实施例中，所述蚀刻停止层具有100埃至300埃的厚度，并且所述第三层间电介质具有200埃至700埃的厚度。
本申请的又一些实施例提供了一种用于形成半导体器件结构的方法，包括：在栅电极层上方的第一层间电介质(ILD)中形成第一导电部件；在源极/漏极外延部件上方的所述第一层间电介质中形成第二导电部件；在所述第一层间电介质上方形成第二层间电介质；形成穿过所述第二层间电介质的通孔开口，以暴露所述第一导电部件的顶面和所述第二导电部件的顶面，其中，所述通孔开口通过第一蚀刻工艺通过掩模来蚀刻；去除所述掩模；将所述通孔开口暴露于第二蚀刻工艺，使得所述通孔开口沿第一方向的尺寸是细长的；以及用导电材料填充所述通孔开口。在一些实施例中，所述第二蚀刻工艺包括：向其上设置有所述半导体器件结构的衬底支撑件施加偏置功率；以及相对于所述第二层间电介质的顶面的法线方向以50度或更小的角度将反应离子束导向至所述通孔开口。在一些实施例中，该方法还包括：在所述第一蚀刻工艺之后，将所述通孔开口暴露于清洁工艺。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开实施例的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开实施例作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开实施例的精神和范围，并且在不背离本公开实施例的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成半导体器件结构的方法，包括：
在第一层间电介质(ILD)中形成一个或多个导电部件；
在所述第一层间电介质上形成蚀刻停止层；
在所述蚀刻停止层上方形成第二层间电介质；
形成穿过所述第二层间电介质和所述蚀刻停止层的一个或多个开口以暴露所述一个或多个第一导电部件的顶面，其中，所述一个或多个开口通过第一工艺室中的第一蚀刻工艺来形成；
将所述一个或多个开口暴露于第二工艺室中的第二蚀刻工艺，使得所述一个或多个开口的形状是细长的；以及
用导电材料填充所述一个或多个开口。
2.根据权利要求1所述的方法，其中，所述第一蚀刻工艺是基于等离子体的蚀刻工艺，并且所述第二蚀刻工艺是反应离子束蚀刻工艺。
3.根据权利要求1所述的方法，其中，所述第二蚀刻工艺包括：
在所述第二工艺室中形成等离子体；以及
将来自所述等离子体的反应离子束导向至所述一个或多个开口，使得所述一个或多个开口的第一尺寸在所述第二蚀刻工艺之后增加至第三尺寸。
4.根据权利要求3所述的方法，其中，所述反应离子束相对于所述第二层间电介质的顶面的法线方向以50度或更小的角度定向。
5.根据权利要求4所述的方法，其中，所述角度在20度至30度的范围内。
6.根据权利要求3所述的方法，其中，所述一个或多个开口的第二尺寸在所述第二蚀刻工艺之后保持基本上相同。
7.根据权利要求6所述的方法，其中，所述第二尺寸和所述第三尺寸具有在1:4至1:8的范围内的比率(第二尺寸:第三尺寸)。
8.根据权利要求3所述的方法，还包括：
向其上设置有所述半导体器件结构的衬底支撑件施加偏置功率。
9.一种用于形成半导体器件结构的方法，包括：
从衬底形成鳍结构；
在所述鳍结构的部分上方形成牺牲栅极结构；
去除所述鳍结构的未由所述牺牲栅极结构覆盖的部分；
在由于去除所述鳍结构的所述部分而创建的区域中形成源极/漏极部件；
在所述源极/漏极部件上依次形成接触蚀刻停止层(CESL)和第一层间电介质(ILD)；
去除所述牺牲栅极结构以暴露所述鳍结构的部分；
在所述鳍结构的暴露部分上依次形成栅极介电层和栅电极层；
在所述第一层间电介质和所述栅电极层上方形成第二层间电介质；
形成穿过所述第二层间电介质、所述第一层间电介质和所述接触蚀刻停止层的第一接触开口，以暴露所述源极/漏极部件的部分；
形成穿过所述第二层间电介质的第二接触开口，以暴露所述栅电极层的部分；
通过用第一导电材料填充所述第一接触开口和所述第二接触开口来形成源极/漏极接触件和栅极接触件；
在所述源极/漏极接触件和所述栅极接触件上方依次形成蚀刻停止层和第三层间电介质；
在第一工艺室中实施第一蚀刻工艺以形成通孔接触开口，其中，所述通孔接触开口延伸穿过所述第三层间电介质和所述蚀刻停止层以暴露所述源极/漏极接触件和所述栅极接触件；
使所述通孔接触开口经受第二工艺室中的第二蚀刻工艺；以及
用第二导电材料填充所述通孔接触开口。
10.一种用于形成半导体器件结构的方法，包括：
在栅电极层上方的第一层间电介质(ILD)中形成第一导电部件；
在源极/漏极外延部件上方的所述第一层间电介质中形成第二导电部件；
在所述第一层间电介质上方形成第二层间电介质；
形成穿过所述第二层间电介质的通孔开口，以暴露所述第一导电部件的顶面和所述第二导电部件的顶面，其中，所述通孔开口通过第一蚀刻工艺通过掩模来蚀刻；
去除所述掩模；
将所述通孔开口暴露于第二蚀刻工艺，使得所述通孔开口沿第一方向的尺寸是细长的；以及
用导电材料填充所述通孔开口。
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