CN117471277A - 一种适用于边界扫描待测板的测试方法及系统 - Google Patents
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Abstract
本发明公开了一种适用于边界扫描待测板的测试方法、系统及平台，其通过方法生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；根据所述第一提示数据，生成第二控制信号以及第三控制信号；根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；可以降低DUMMY卡和CPU下压接触不良的问题，并且提高CPU链与DUMMY链的测试直通率，节省测试时间。
Description
技术领域
本发明属于边界扫描处理技术领域，具体涉及一种适用于边界扫描待测板的测试方法及系统。
背景技术
在边界扫描测试治具领域，服务器待测主板的边界扫描测试通常一个服务器CPU配有许多张DDR连接器，CPU与DDR连接器之间具有紧密的连接关系，标准的DDR连接器4个为一个DDR连接器组，DDR连接器组相邻的连接器间距是标准的一定的，每个DDR连接器需要配备一个DUMMY，通过其金手指与DDR连接器对插连接，4个DUMMY卡为一个DUMMY组，一个DUMMY组对应一个DDR连接器组；DDR连接器的数量较多并且每个DDR连接器都有288脚与DUMMY卡的金手指连接，连接关系很多，常常会出现对插接触不良的点。
传统的测试方法是将CPU通过下压模组压好，DUMMY卡通过对应的下压模组压好，然后对CPU链和多张DUMMY卡组成的DUMMY链整体进行边界扫描测试，当出现某张DUMMY卡金手指与DDR连接器之间或CPU与CPU卡槽之间有一两个连接点没有接触好时，会出现一两个测试fail(失败)点，传统的做法是退出待测板，重新下压CPU和DUMMY卡，再次对整个待测板的CPU-DUMMY卡连接关系进行边界扫描测试，原来已经测试通过的CPU-DUMMY卡连接关系需要重新测试，由于测试点很多，很难保证重新测试不会有新的CPU接触不良点或某张新的DUMMY卡接触不良点出现；
在测试现场，由于待测板较多，很多板卡CPU-DUMMY卡连接关系重新下压很多次都测试不过，常常出现第一次下压测试其中一张DUMMY卡与CPU的连接关系出现一两个fail点，而第二次下压测试另外一张DUMMY卡与CPU的连接关系出现一两个fail点，当每次测试都有新的极少的fail点出现时，导致待测板连续测试不过，板子无法通过测试，这很显然是接触不良导致的，并不是待测板真正的fail点，当CPU链和多张DUMMY卡组成的DUMMY链整体进行边界扫描测试时，一次性测试直通率低。
因此，针对以上的技术问题缺陷，急需设计和开发一种适用于边界扫描待测板的测试方法及系统。
发明内容
为克服上述现有技术存在的不足及困难，本发明之目的在于，针对当CPU链和多张DUMMY卡组成的DUMMY链整体进行边界扫描测试时，一次性测试直通率低的技术问题缺陷，而提供一种适用于边界扫描待测板的测试方法、系统及平台，以实现降低DUMMY卡和CPU下压接触不良的问题，并且提升CPU链与DUMMY链的测试直通率，节省测试时间。
本发明的第一目的在于提供一种适用于边界扫描待测板的测试方法；本发明的第二目的在于提供一种适用于边界扫描待测板的测试系统；本发明的第三目的在于提供一种适用于边界扫描待测板的测试平台。
本发明的第一目的是这样实现的：所述方法包括如下步骤：
生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时并生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
进一步地，所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号。
进一步地，所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
所述根据所述第一测试数据，判定生成第四控制信号，还包括：
根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理。
进一步地，所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号。
进一步地，所述判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号，还包括：
根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试。
进一步地，所述根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号，还包括：
实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟。
进一步地，所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
本发明的第二目的是这样实现的：所述系统应用于所述的测试方法，所述系统包括：对插生成单元，用于生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
第一生成单元，用于根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
测试生成单元，用于根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
进一步地，所述测试生成单元，还包括：
第一生成模块，用于分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
第二生成模块，用于根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号；
所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
和/或，所述第二生成模块，还包括：
第三生成模块，用于根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理；
和/或，所述测试生成单元，还包括：
第一测试模块，用于根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
第一判定模块，用于判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号；
和/或，所述第一判定模块，还包括：
第四生成模块，用于根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
第二测试模块，用于根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试；
和/或，所述第四生成模块，还包括：
第一检测模块，用于实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟；
所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
本发明的第三目的是这样实现的：包括处理器、存储器以及适用于边界扫描待测板的测试平台控制程序；其中在所述的处理器执行所述的适用于边界扫描待测板的测试平台控制程序，所述的适用于边界扫描待测板的测试平台控制程序被存储在所述存储器中，所述的适用于边界扫描待测板的测试平台控制程序，实现所述的适用于边界扫描待测板的测试方法。
本发明通过方法生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；根据所述第一提示数据，生成第二控制信号以及第三控制信号；根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；可以降低DUMMY卡和CPU下压接触不良的问题，并且提高CPU链与DUMMY链的测试直通率，节省测试时间。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种适用于边界扫描待测板的测试方法流程示意图；
图2为本发明一种适用于边界扫描待测板的测试方法实施例之CPU-DUMMY的测试环境示意图；
图3为本发明一种适用于边界扫描待测板的测试方法实施例之CPU-DUMMY的测试硬件框架示意图；
图4为本发明一种适用于边界扫描待测板的测试方法实施例之DUMMY链各边界扫描芯片需操作的测试类型示意图；
图5为本发明一种适用于边界扫描待测板的测试方法实施例之CPU-DUMMY的测试流程示意图；
图6为本发明一种适用于边界扫描待测板的测试系统架构示意图；
图7为本发明一种适用于边界扫描待测板的测试平台架构示意图；
本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为便于更好的理解本发明的目的、技术方案和优点更加清楚，下面结合附图和具体的实施方式对本发明作进一步说明，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。其次，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
优选地，本发明一种适用于边界扫描待测板的测试方法应用在一个或者多个终端或者服务器中。所述终端是一种能够按照事先设定或存储的指令，自动进行数值计算和/或信息处理的设备，其硬件包括但不限于微处理器、专用集成电路(Application SpecificIntegrated Circuit，ASIC)、可编程门阵列(Field－Programmable GateArray，FPGA)、数字处理器(Digital Signal Processor，DSP)、嵌入式设备等。
所述终端可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。所述终端可以与客户通过键盘、鼠标、遥控器、触摸板或声控设备等方式进行人机交互。
本发明为实现一种适用于边界扫描待测板的测试方法、系统及平台。
如图1所示，是本发明实施例提供的适用于边界扫描待测板的测试方法的流程图。
在本实施例中，所述适用于边界扫描待测板的测试方法，可以应用于具备显示功能的终端或者固定终端中，所述终端并不限定于个人电脑、智能手机、平板电脑、安装有摄像头的台式机或一体机等。
所述适用于边界扫描待测板的测试方法也可以应用于由终端和通过网络与所述终端进行连接的服务器所构成的硬件环境中。网络包括但不限于：广域网、城域网或局域网。本发明实施例的适用于边界扫描待测板的测试方法可以由服务器来执行，也可以由终端来执行，还可以是由服务器和终端共同执行。
例如，对于需要进行适用于边界扫描待测板的测试终端，可以直接在终端上集成本发明的方法所提供的适用于边界扫描待测板的测试功能，或者安装用于实现本发明的方法的客户端。再如，本发明所提供的方法还可以软件开发工具包(Software DevelopmentKit，SDK)的形式运行在服务器等设备上，以SDK的形式提供适用于边界扫描待测板的测试功能的接口，终端或其他设备通过所提供的接口即可实现适用于边界扫描待测板的测试功能。以下结合附图对本发明作进一步阐述。
如图1-图7所示，本发明提供了一种适用于边界扫描待测板的测试方法，所述的方法包括如下步骤：
S1、生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
S2、根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
S3、根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
S31、分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
S32、根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号。
所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
所述根据所述第一测试数据，判定生成第四控制信号，还包括：
S321、根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理。
所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
S33、根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
S34、判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号。
所述判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号，还包括：
S341、根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
S342、根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试。
所述根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号，还包括：
S3411、实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟。
所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
具体地，在本发明实施例中，提供一种提升边界扫描待测板CPU-DIMM直通率的测试方法，本发明DUMMY卡边界扫描芯片采用Lattice的FLE3-35EAFPBGA484型号，其Idcode(识别码)测试指令为：00011001，Idcode数据为：00000001000000010010000001000011，Bypass指令为：11111111，Extest测试指令为：11010101，CPU的型号为：Intelconfidenttial Q16T，其Idcode指令为：0000000000000010，Idcode数据为：00100000000001000100000100010011。
在进行提升边界扫描待测板CPU-DIMM直通率测试之前，需要下压好CPU到CPU卡槽和并下压DUMMY1至DUMMYn到DDR连接器，并对待测板上电；
首先，进行Idcode测试，包括待测板CPU链和DUMMY1至DUMMYn链的Idcode测试，当其中一条链不通时，表明JTAG链故障，结束测试，待测板从治具上退出；当两条链的Idcode读取都正常，表明JTAG链无故障，接着进行提升待测板直通率的边界扫描测试；
具体测试方法详细阐述如下：以一张DUMMY卡对应的CPU-DUMMY连接关系为测试单元，对已经测试pass的CPU-DUMMY连接关系不再测试，对测试fail的CPU-DUMMY连接关系重新测试，重新测试归纳为：将多张DUMMY卡链对应的CPU-DUMMY连接关系的测试进行拆分，第1组拆分为DUMMY1链与CPU链的连接关系进，第2组拆分为DUMMY2链与CPU链的连接关系，依次类推，直到第n组拆分为DUMMYn链与CPU链的连接关系，分别对第1组至第n组的DUMMY链与CPU链连接关系进行测试。
由于DUMMY卡链上DUMMY卡的数量较多，从硬件上面第1次拆分需要非常多的JTAG口且伴随着大量的走线，因此难以实施。
因此，在不改变现有的DUMMY卡链的基础上通过软件进行实施，考虑边界扫描芯片可以在软件上通过从JTAG口移入Bypass指令，将边界扫描芯片配置为直通的状态，可以跳过该芯片的连接关系测试，Extest指令为外部连接关系测试指令，结合Bypass指令和Extest指令，可以对需要测试的芯片开启外部连接关系测试，对不需要测试的芯片直通不进行连接关系测试，DUMMY链的指令根据DUMMY链芯片的顺序，通过排序后，通过控制器的TDI对第一张DUMMY卡的TDI依次移入指令、数据至链路所有的边界扫描芯片，完成链路状态配置以及Extest测试，如有n张DUMMY卡组成的边界扫描链，先单独对第1张DUMMY卡对应的CPU-DUMMY的连接关系进行测试，DUMMY链的移入的指令为：第n张DUMMY卡的bypass指令+第n-1张DUMMY卡的bypass指令+第n-2张DUMMY卡的bypass指令+……第2张DUMMY卡的bypass指令+……第1张DUMMY卡的Extest指令，+号表示指令数据之间的无缝连接，指令是从n张DUMMY卡的指令开始移入并且每一张DUMMY卡的指令数据从右向左依次移入第1张DUMMY卡的TDI边界扫描芯片输入端，Idcode指令、测试数据，Extest指令、测试数据，Bypass指令的移入顺序，实施的方法都相同，第2至第n张DUMMY卡将通过测试指令数据设置为直通，第1张DUMMY卡最后移入Extest指令设置为Extest测试，接着发送Extest测试数据对单独的第1张DUMMY卡对应的CPU-DUMMY的连接关系进行边界扫描测试。
待测板上CPU与DDR连接器通过内部的连接关系相连，标准的4张DDR连接器为一组，称为DDR连接器组，通过一个下压模组同时下压4张DUMMY卡与一组DDR连接器对插，本发明提高直通率的方法，基于现有的4张DDR连接器为一组的标准进行下压和上升。
以第m张DUMMY卡对应的CPU-DUMMY的连接关系测试为例，1≤m+1≤n，当第m张DUMMY卡对应的CPU-DUMMY的连接关系直接测试pass，则不需要重新测试，则进行第m+1张DUMMY卡对应的CPU-DUMMY的连接关系测试；当第m张DUMMY卡对应的CPU-DUMMY的连接关系测试fail时，以DUMMY组为单元，待测板断电，重新下压第m张DUMMY卡所在DUMMY组以寻求第m张DUMMY卡与DDR连接器接触良好，待测板重新上电，重新上电的目的是保证对插良好再上电，防止热拔插导致的危险，对第m张DUMMY卡与CPU的连接关系进行单独第1次重新测试，如果第1次重新测试fail，待测板断电，重新下压CPU，待测板重新上电，以寻求CPU与CPU卡槽接触良好，进行第2次重新测试，如果第2测试fail，待测板断电，重新下压第m张DUMMY卡，待测板重新上电，对第m张DUMMY卡与CPU的连接关系进行单独第3次重新测试，如果第3测试fail，待测板断电，重新下压CPU，待测板重新上电，进行第4次测试，如果第4次测试fail，结束测试；若第m张测试卡在重测后，测试pass，则进行第m+1张DUMMY卡对应的CPU-DUMMY的连接关系测试，测试方法同第m张。
如附图2所示，为本发明CPU-DUMMY的测试环境图，待测板上有CPU的卡槽以及与CPU有信号紧密连接关系的DDR连接器，按照标准服务器主板DDR连接器分类，其中DDR连接器1至DDR连接器4为DDR连接器组1，DDR连接器5至DDR连接8为DDR连接器组2；DUMMY组分别由4张DUMMY卡组成，图2展示了DUMMY组1和DUMMY组2，DUMMY组1的4张DUMMY卡分别命名为DUMMY1至DUMMY4，DUMM1至DUMMY4分别与DDR连接器1至DDR连接器4对应，通过DUMMY下压模组1带动DUMMY组1与DDR连接器组1对插连；DUMMY1至DUMMY4分别与DDR连接器1至DDR连接器4对应，通过DUMMY下压模组1带动DUMMY组1与DDR连接器组1对插连接；DUMMY组2的4张DUMMY卡分别命名为DUMMY5至DUMMY8，DUMM5至DUMMY8分别与DDR连接器5至DDR连接器8对应，通过DUMMY下压模组2带动DUMMY组2与DDR连接器组2对插连接；DUMMY5至DUMMY8分别与DDR连接器5至DDR连接器8对应，通过DUMMY下压模组2带动DUMMY组2与DDR连接器组2对插连接；CPU下压模组带动CPU压合到CPU卡槽上；DUMMY卡1至8与CPU压合完成后，CPU与DUMMY卡之间的连接关系是否正常，将可以通过扫描测试收发测试完成，从而测出待测板CPU到DDR连接器的连接关系是否正常，DDR连接器上有一些地信号以及电源信号，通过DUMMY卡边界扫描读取测试完成，如果DUMMY卡与DDR连接器或CPU与CPU卡槽的信号、电源、GND等引脚接触不良，将会导致待测板测试fail，本发明基于该测试环境进行提高直通率的设计。
如图3所示，为CPU-DUMMY的测试硬件框图，待测板CPU的JTAG信号与边界扫描控制器的JTAG1控制口连接，CPU的JTAG信号分别为时钟信号TCK_CPU、状态信号TMS_CPU、数据输入信号TDI_CPU，数据返回信号TDO_CPU；模拟测试卡DUMMY1至DUMMYn上分别有边界扫描芯片1至n，DUMMY卡的1至n的边界扫描芯片1至n的IO引脚通过DDR金手指1至n与待测板的DDR连接器1至n的所有引脚一一相连，形成连接关系1至n，DDR连接器上大部分引脚连接到CPU，一部分引脚为GND，还有少量的电源引脚，DDR连接到CPU的连接关系可通过CPU链和DUMMY链的边界扫描的收发测试完成；DDR连接器上为GND或电源引脚的连接关系可通过DUMMY链的边界扫描的读取测试完成；DUMMY1至DUMMYn组成的DUMMY链与边界扫描控制器的JTAG2控制口连接，时钟信号为TCK_D，状态信号为TMS_D，DUMMY链的指令或测试数据从TDI_1输入，从TDO_n输出；在DUMMY1至DUMMYn之间，前一级DUMMY卡的TDO与下一级DUMMY卡的TDI相连。
如图4所示，为本发明实施例的DUMMY链的各边界扫描芯片需操作的测试类型图，当需要对边界扫描芯片1至n进行Idcode测试时，在时钟信号TCK和状态信号TMS的作用下，先从TDI_1移入Idcode指令数据到边界扫描芯片1至n，再发送32×n位任意数据到Idcode寄存器，TDO将推出整条链的Idcode数据，验证Idcode数据是否正确，在idcode读取正确的情况下，表明n个边界扫描芯片的整条链路无硬件故障，保证接下来测试的正确性，Idcode测试正确后，对扫描芯片1进行单独的Extest测试的配置，将从TDI_1依次移入Extest指令数据至边界扫描芯片1并移入bypass指令数据至边界扫描芯片2至边界扫描芯片n，完成整条链的指令配置，在指令的作用下边界扫描芯片2至边界扫描芯片n被bypass设置为直通状态，边界扫描芯片1被设置为Extest测试状态，直通状态的芯片不参与Extest测试，这时链路的状态是只有边界扫描芯片1参与Extest测试，接着对边界扫描芯片1发送Extest测试数据，推出对应的TDO数据，同时将IO的状态更新到边界扫描芯片1的IO口上，完成边界扫描芯片1与CPU之间的收发测试以及DUMMY1对DUT的电源、地连接关系的读取测试，接着只对边界扫描芯片2进行Extest测试，测完后，只对边界扫描芯片3进行Extest测试，以此类推，分别将边界扫描芯片1至边界扫描芯片n进行拆分，拆分独立芯片的单链依次参与到提升边界扫描待测板CPU-DUMMY直通率中。
如图5所示，为CPU-DUMMY的测试流程图，边界扫描治具通过边界扫描控制器与PLC交互控制所有的信号和动作，在PLC作用下，CPU下压模组将CPU下压至CPU卡槽，DUMMY下压模组1将DUMMY组1下压至DDR连接器组1,DUMMY1至4与对应的DDR连接器1至4全部对插完成，DUMMY下压模组2将DUMMY组2下压至DDR连接器组2，DUMMY5至8与对应的DDR连接器1至4全部对插完成；待测板上电，边界控制器检测到待测板成功开机电压，表明待测板上电完成，开始CPU-DUMMY边界扫描测试，读取CPU和DUMMY链的Idcode，若Idcode测试fail，表明链存在故障，不宜进入Extest测试阶段，结束测试，退出待测板检修，若Idcode测试pass，表明链无故障，进入DUMMY组1的Extest测试。
首先，将边界扫描芯片1移入Extest指令，另外边界扫描芯片2至8移入Bypass指令，边界扫描芯片1单独与CPU进行Extest测试，如果测试pass则进入边界扫描芯片2单独与CPU进行Extest测试，如果测试fail，则将待测板断电，DUMMY组1重新下压，下压完成重新上电，边界扫描控制器检测到待测板成功开机电压，如果开机电压在一定的时间，如2分钟内未检测到，则表明测试fail，结束测试，如果第1次DUMMY组1重新下压，边界扫描芯片1单独与CPU的Extest测试依然fail，则将待测板断电，CPU重新下压，下压完成重新上电，边界扫描控制器检测到待测板成功开机电压，如果开机电压在一定的时间，如2分钟内未检测到，则表明测试fail，结束测试，如果第2次CPU重新下压，边界扫描芯片1单独与CPU的Extest测试依然fail，则按照上面的方法进入第二轮重测，如果第2轮测试依然fail，则表明待测板真正测fail，结束测试，重测过程中若测pass，则进入边界扫描芯片2单独与CPU进行Extest测试，以此类推，完成DUMMY组1的4张边界扫描芯片分别单独与CPU的Extest测试，DUMMY组1测试pass，则进入DUMMY组2的4张边界扫描芯片分别单独与CPU的Extest测试阶段，结合图5所示，测试方法与DUMMY组1相同，DUMMY组1和DUMMY组2测试pass，则完成CPU-DUMMY的边界扫描测试，本发明提升了待测板的直通率。
也就是说，在本发明方案中，DUMMY链进行细分，细分为对每张DUMMY对应的CPU-DUMMY连接关系进行测试，当某张DUMMY的CPU-DUMMY连接关系测试fail时，重新下压所在DUMMY组和CPU，大幅度降低了所需要测试的一张DUMMY卡与DDR连接器之间或CPU与CPU卡槽之间接触不良导致测试fail的问题，同时能够更加清楚的知道哪张DUMMY卡对应的CPU-DUMMY连接关系最终测试fail，最终测试fail的点为待测板真正的故障点的概率也随着每张DUMMY卡与DDR连接器之间或CPU与CPU卡槽之间接触不良fail的降低而大幅度提升。
测试pass的每一张DUMMY对应的CPU-DUMMY连接关系不重测，避免重复测试，有针对性的对测试fail每一张DUMMY对应的CPU-DUMMY连接关系进行重测；在原来测试的基础上，无需改变硬件，每一张DUMMY对应的CPU-DUMMY连接关系的细分测试通过软件的IR指令和DR数据实现。
为实现上述目的，本发明还提供一种适用于边界扫描待测板的测试系统，所述系统应用于所述的测试方法，如图6所示，所述的系统具体包括：
对插生成单元，用于生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
第一生成单元，用于根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
测试生成单元，用于根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
所述测试生成单元，还包括：
第一生成模块，用于分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
第二生成模块，用于根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号；
所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
和/或，所述第二生成模块，还包括：
第三生成模块，用于根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理；
和/或，所述测试生成单元，还包括：
第一测试模块，用于根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
第一判定模块，用于判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号；
和/或，所述第一判定模块，还包括：
第四生成模块，用于根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
第二测试模块，用于根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试；
和/或，所述第四生成模块，还包括：
第一检测模块，用于实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟；
所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
在本发明系统方案实施例中，所述的一种适用于边界扫描待测板的测试中涉及的方法步骤，具体细节已在上文阐述，也就是说，所述系统中的功能模块用于实现上述方法实施例中的步骤或子步骤，此处不再赘述。
为实现上述目的，本发明还提供一种适用于边界扫描待测板的测试平台，如图7所示，包括处理器、存储器以及适用于边界扫描待测板的测试平台控制程序；其中，在所述的处理器执行所述的适用于边界扫描待测板的测试平台控制程序，所述的适用于边界扫描待测板的测试平台控制程序被存储在所述存储器中，所述的适用于边界扫描待测板的测试平台控制程序，实现所述的适用于边界扫描待测板的测试方法步骤。例如：
S1、生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
S2、根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
S3、根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
步骤具体细节已在上文阐述，此处不再赘述。
本发明实施例中，所述的适用于边界扫描待测板的测试平台内置处理器，可以由集成电路组成，例如可以由单个封装的集成电路所组成，也可以是由多个相同功能或不同功能封装的集成电路所组成，包括一个或者多个中央处理器(Central Processing unit，CPU)、微处理器、数字处理芯片、图形处理器及各种控制芯片的组合等。处理器利用各种接口和线路连接取各个部件，通过运行或执行存储在存储器内的程序或者单元，以及调用存储在存储器内的数据，以执行适用于边界扫描待测板的测试各种功能和处理数据；
存储器用于存储程序代码和各种数据，安装在适用于边界扫描待测板的测试平台中，并在运行过程中实现高速、自动地完成程序或数据的存取。
所述存储器包括只读存储器(Read-Only Memory，ROM)，随机存储器(RandomAccess Memory，RAM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、一次可编程只读存储器(One-time Programmable Read-Only Memory，OTPROM)、电子擦除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory，EEPROM)、只读光盘(Compact Disc Read-Only Memory，CD-ROM)或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。
本发明通过方法生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；根据所述第一提示数据，生成第二控制信号以及第三控制信号；根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；可以降低DUMMY卡和CPU下压接触不良的问题，并且提高CPU链与DUMMY链的测试直通率，节省测试时间。
换言之，本发明通过读取多张DUMMY卡组成的DUMMY链与CPU链的Idcode确保测试链路无故障，然后采用发送边界扫描指令的办法将DUMMY链细分为每张DUMMY卡单独组成的链，依次对每张DUMMY链与CPU链的连接关系进行测试，当测试通过，进行下一张DUMMY链与CPU链的连接关系测试，当测试失败，则断电，重新下压所在测试的单张DUMMY卡后，重新上电，对所在测试的单张DUMMY链与CPU链的连接关系进行测试，如果依然测试失败，则断电，重新下压CPU后，重新上电，对所在测试的单张DUMMY链与CPU链的连接关系进行测试，下压2轮对所在测试失败的DUMMY链与CPU链的连接关系重测试，如果最终测试通过，进行下一张DUMMY链与CPU链的连接关系测试；如果最终测试失败，则结束测试，本发明降低DUMMY卡和CPU下压接触不良的问题，提升CPU链与DUMMY链的直通率，节省测试时间。
本发明方案目的在于提升测试的直通率问题，把DUMMY链通过Bypass拆分成逐个小链与CPU测试，该测试的好处是，在夹具上，针对一块待测板，每次都要对整体进行拔插，DUMMY链与DDR连接器以及CPU与卡槽出现接触不良的点时常发生，所以需要分成单步进行测试，重新下压所对应的DUMMY卡和CPU以达到单张DUMMY卡和与该DUMMY卡有信号关系的CPU卡槽上的点有更好的接触，保证不是接触不良导致测试fail，DUMMY卡与DDR连接器或CPU与卡槽接触不良导致的测试fail，并不是该待测板本身有连接故障的fail，这块板子将没办法从生产线流下去，只有测pass的板才可以流下去，这是本发明要解决的主要问题。
独立对每张DUMMY卡进行测试，由于DUMMY卡有很多张，连接的测试点太多，如果CPU或DIMM整体下压测试，经常会出现一两个接触不良的情况，不良的点在二次整体下压测试时会发生变化，不是在原来的DUMMY卡的位置，在测试现场就会非常头疼，结合多次测试分析，明明待测板本身没有问题，而是每次下压接触的问题，这块板子测几次都出现fail，没办法流下去，这是为什么要分成单张DUMMY卡分别单步测试的根本原因。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种适用于边界扫描待测板的测试方法，其特征在于，所述方法包括步骤：
生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
2.根据权利要求1所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号。
3.根据权利要求2所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
所述根据所述第一测试数据，判定生成第四控制信号，还包括：
根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理。
4.根据权利要求1或2所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据，还包括：
根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号。
5.根据权利要求4所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号，还包括：
根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试。
6.根据权利要求5所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号，还包括：
实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟。
7.根据权利要求4所述的一种适用于边界扫描待测板的测试方法，其特征在于，所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
8.一种适用于边界扫描待测板的测试系统，其特征在于，所述系统应用于权利要求1-7任一项所述的测试方法，所述系统包括：
生成并获取第一控制信号，根据所述第一控制信号，实时驱动完成模拟测试卡与待测板之间的对插作业，同时生成与对插作业相对应的第一提示数据；其中，所述第一控制信号为下压对插驱动控制信号；所述第一提示数据为对插完成提示数据；
第一生成单元，用于根据所述第一提示数据，生成第二控制信号以及第三控制信号；其中，所述第二控制信号为待测板上电激活控制信号；所述第三控制信号为边界扫描测试激活控制信号；
测试生成单元，用于根据所述第三控制信号，结合测试指令信号依次对DUMMY链与CPU链之间的连接关系进行测试，并生成与测试相对应的第二提示数据；其中，所述第二提示数据为测试完成提示数据。
9.根据权利要求8所述的一种适用于边界扫描待测板的测试系统，其特征在于，所述测试生成单元，还包括：
第一生成模块，用于分别获取与DUMMY链和CPU链相应的识别码，并分别对获取到的识别码进行测试，生成相对应的第一测试数据；
第二生成模块，用于根据所述第一测试数据，判定生成第四控制信号；其中，所述第四控制信号为分别与DUMMY链和CPU链相对应的外部测试控制信号；
所述第一测试数据包括第一测试提示失败数据和第一测试提示成功数据；
和/或，所述第二生成模块，还包括：
第三生成模块，用于根据所述第一测试提示失败数据，生成第三提示数据；其中，所述第三提示数据为提示退出测试并对待测板进行检修处理；
和/或，所述测试生成单元，还包括：
第一测试模块，用于根据第四控制信号，实时对第一边界扫描芯片进行外部测试，同时对除所述第一边界扫描芯片以外的边界扫描芯片进行旁路测试；
第一判定模块，用于判定第一边界扫描芯片单独与CPU外部测试是否正常，若正常，则对第二边界扫描芯片单独与CPU进行外部测试，否则生成第五控制信号；其中，所述第五控制信号为用于控制待测板断电的控制信号；
和/或，所述第一判定模块，还包括：
第四生成模块，用于根据所述第五控制信号，分别生成第一控制信号、第二控制信号和第三控制信号；
第二测试模块，用于根据所述第三控制信号，实时对第一边界扫描芯片单独与CPU进行至少两次外部测试；
和/或，所述第四生成模块，还包括：
第一检测模块，用于实时检测待测板是否产生成功开机电压，若于时间阈值内，未检测到开机电压，则生成第三提示数据；否则，生成第四控制信号；其中，所述时间阈值为两分钟；
所述测试指令信号包括时钟信号、状态信号、数据输入信号和数据返回信号。
10.一种适用于边界扫描待测板的测试平台，其特征在于，包括处理器、存储器以及适用于边界扫描待测板的测试平台控制程序；其中，在所述的处理器执行所述的适用于边界扫描待测板的测试平台控制程序，所述的适用于边界扫描待测板的测试平台控制程序被存储在所述存储器中，所述的适用于边界扫描待测板的测试平台控制程序，实现如权利要求1至7中任一项所述的适用于边界扫描待测板的测试方法。
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