CN117459042B - 功率开关芯片、对其输出端状态检测的方法及电子设备 - Google Patents

Abstract

本申请公开了一种功率开关芯片、对其输出端状态检测的方法及电子设备，所述芯片包括功率晶体管，比较单元，控制单元，上拉支路；其中，所述控制单元的第一控制端配置为接收使能信号，当使能信号失效时，所述功率晶体管断开；所述控制单元的第二控制端配置为接收监测信号，在所述使能信号失效后，其中，所述控制单元的第一控制端配置为接收使能信号，当使能信号失效时，所述功率晶体管断开；所述控制单元的第二控制端配置为接收监测信号，在所述使能信号失效后，所述控制单元在所述监测信号的控制下配置为产生控制信号，并控制所述上拉支路的状态以决定是否向芯片的输出端提供上拉电流。

Description

功率开关芯片、对其输出端状态检测的方法及电子设备

技术领域

本申请涉及电气控制领域，尤其涉及一种功率开关芯片、对其输出端状态检测的方法及电子设备。

背景技术

功率开关芯片常常用于控制向负载提供电源的通路。在实际应用中功率开关芯片的输出端可能存在着各种不同的问题，例如负载开路，功率开关芯片的输出端短接到电源。负载开路的情况下，由于功率开关芯片的输出端浮空因此电位处于不确定状态，功率开关芯片的输出端也有可能处在高电平的状态。因此无法甄别功率开关芯片的输出端出现了负载开路的问题还是输出端短接到电源的问题，从而无法有针对性的采取不同的应对处理方案。

发明内容

针对现有技术中存在的技术问题，本申请提出了一种功率开关芯片，包括功率晶体管，耦合在芯片的输入端和输出端之间，芯片的输入端配置为接收电源信号，芯片的输出端配置为向外部负载供电；比较单元，其第一输入端配置为接收第一阈值，其第二输入端耦合到芯片的输出端；控制单元，其输入端耦合到所述比较单元的输出端，并配置为产生控制信号；上拉支路，与所述功率晶体管并联耦合，配置为在所述控制信号的控制下向芯片的输出端提供上拉电流；其中，所述控制单元的第一控制端配置为接收使能信号，当使能信号失效时，所述功率晶体管断开；所述控制单元的第二控制端配置为接收监测信号，在所述使能信号失效后，所述控制单元在所述监测信号的控制下配置为产生有效的控制信号，并控制所述上拉支路的状态以决定是否向芯片的输出端提供上拉电流。

特别的，当所述监测信号出现失效并且失效时间长度处在预设的时间阈值范围内时，所述控制单元配置为产生有效的控制信号，所述上拉支路导通并且所述芯片的输出端提供上拉电流。

特别的，所述芯片还包括泄放支路，其耦合在所述芯片的输出端和地之间，配置为在所述使能信号的控制下对芯片的输出端执行下拉操作，其中当所述使能信号失效的时候，所述泄放支路导通，其中所述上拉支路的上拉强度大于所述泄放支路的下拉强度。

特别的，所述上拉支路包括彼此串联耦合的第一开关和第一电流源，所述控制信号有效时，所述第一开关闭合。

特别的，所述泄放支路包括彼此串联耦合的第二开关和泄放电阻，当所述使能信号失效时，所述第二开关闭合。

特别的，所述芯片还包括第一电压源，其耦合在所述芯片的输入端和所述比较单元的第一输入端之间，所述第一阈值为电源电压与所述第一电压源电压之差。

特别的，当所述监测信号出现失效的时间长度大于所述预设的时间阈值范围的上限时，则停止对芯片输出端的监测；或者当所述监测信号出现失效的时间长度小于所述预设的时间阈值范围的下限时，则忽略所述监测信号的失效时间段。

特别的，当所述使能信号失效后的第一预设时间后，在所述监测信号有效的情况下，芯片输出端信号大于等于所述第一阈值，则认为芯片输出端短接到了电源。

特别的，当所述上拉支路向芯片的输出端提供上拉电流后第二预设时间以后，芯片输出信号从小于所述第一阈值跳变到大于等于所述第一阈值，则认为外部负载开路；若输出端电压始终低于第一阈值，认为外部负载状况正常。

本申请还提供了一种对功率开关芯片输出端状态进行检测的方法，包括在功率开关芯片中的功率晶体管断开的情况下对芯片的输出端进行监测；如果在功率晶体管断开的第一预设时间后，且在没有向芯片输出端提供上拉电流的情况下，芯片输出端信号大于等于第一阈值，则认为芯片输出端短接到了电源；如果在向芯片输出端提供上拉电流后的第二预设时间后，芯片输出端信号从小于所述第一阈值跳变到大于等于所述第一阈值，则认为芯片输出端负载开路。

本申请还提供了一种电子设备，包括如前任一所述的芯片。

本申请通过有效的控制上拉电流的提供方式，从而为用户提供了准确区分功率开关芯片输出端存在的不同问题，并且有针对性的采取不同的应对措施的可能。

附图说明

下面，将结合附图对本申请的优选实施方式进行进一步详细的说明，其中：

图1所示为根据本申请一个实施例的功率开关芯片电路示意图；

图2所示为根据本申请一个实施例的功率开关芯片电路示意图；

图3为根据本申请一个实施例的功率开关芯片适用的时序示意图；以及

图4为根据本申请一个实施例的功率开关芯片适用的时序示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。另外，两个单元之间线条的数目旨在表示该两个单元之间通信至少所涉及的信号数或至少具备的输出端，并非用于限定该两个单元之间只能如图中所示的信号来进行通信。

晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，根据沟道材料不同，可以是氢化非晶硅、金属氧化物、低温多晶硅、有机晶体管等。根据载流子是电子或空穴，可以分为N型晶体管和P型晶体管，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，控制极或第三极可以为栅极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，控制极或第三极可以为基极。晶体管可以采用非晶硅、多晶硅、氧化物半导体、有机半导体、NMOS/PMOS工艺或者CMOS工艺来制造。

图1所示为根据本申请一个实施例的功率开关芯片电路示意图。

根据一个实施例，该芯片包括功率晶体管112，其耦合在芯片的输入端VS和输出端VOUT之间，其中输入端配置为接收电源电压。正常情况下，负载RLOAD耦合到芯片的输出端VOUT。

根据一个实施例，该芯片还包括与功率晶体管112并联的上拉支路，上拉支路可以包括串联的开关108和电流源110（其电流为IOL），上拉支路配置为在功率晶体管112不导通的时候在控制信号SEL的控制下有选择的向芯片的输出端提供上拉电流IOL。根据其他的实施例，上拉支路可以为能够实现上拉支路的任何结构，可以包括的电子器件类型并不限于前述示例。

根据一个实施例，该芯片还包括控制单元102，其第一输出端配置为输出控制信号SEL以控制开关108的状态。例如，在功率晶体管112不导通并且需要对输出端执行上拉操作的时候，使开关108闭合，从而使电流源110输出的电流能够被提供到功率开关芯片的输出端。根据一个实施例，控制单元102还可以包括第二输出端，也是芯片的另一个输出端FA，配置为向外提供报错信号。

根据一个实施例，该芯片还包括比较单元104，例如比较器，其第二输入端例如负输入端可以耦合到芯片的输出端接收VOUT；其第一输入端，例如正输入端，可以配置为接收阈值电压，阈值电压例如可以是VS，或者，通过电压源106（电压为VSBOL）耦合到芯片的输入端VS（这种情况阈值电压就是VS-VSBOL）；其输出端可以耦合到控制单元102的输入端。

根据一个实施例，控制单元102还有两个控制端接收EN和DEN，控制信号DEN配置为控制102的不同状态。根据一个实施例，EN信号决定着功率晶体管112的状态，例如EN有效例如为高的时候功率晶体管112导通，EN为低代表功率晶体管112不导通。

根据一个实施例，在芯片的输出端和地之间还可以耦合有泄放支路，其可以包括电阻ROL,用于在负载开路时候对芯片输出端的电压VOUT进行下拉。根据一个实施例，包括电流源110的上拉支路的上拉强度大于泄放支路的下拉强度,例如IOL×ROL>(VS-VSBOL)。根据一个实施例，IOL可以为百微安级，ROL可以为几万欧。

如果存在负载开路的问题，输出端VOUT电压可以被泄放支路中的泄放电阻拉到低电平，避免输出端处在浮空状态带来的不良影响。所以，在包括泄放支路的情况下，负载开路和负载正常都可以呈现为在SEL为低时，输出端电压VOUT低于阈值的状态。因此，需要进行进一步的监测以进行甄别。

图2所示为根据本申请一个实施例的功率开关芯片电路示意图。

图2中相应的附图标记代表与图1中芯片相应的结构，芯片包括功率晶体管212,与功率晶体管212并联的上拉支路，上拉支路可以包括串联的开关208和电流源210（其电流为IOL）, 控制单元202, 比较单元204。

图2中所示的功率开关芯片还包括串联耦合在芯片输出端VOUT和地之间的泄放支路，其可以包括串联的开关214和泄放电阻216。这样泄放电阻216可以被有选择的耦合到输出端VOUT，而避免ROL始终耦合到输出端VOUT，在功率晶体管导通时产生不必要的功耗。根据一个实施例，开关214的状态可以受EN信号控制，当EN为高电平时，开关214断开；当EN为低电平时，开关214导通，泄放支路执行对芯片输出端的下拉操作。

图3和图4为根据本申请一个实施例的功率开关芯片适用的时序示意图。

根据一个实施例，当使能信号EN为高电平的时候，功率晶体管112, 功率晶体管212导通，控制单元不工作；当EN跳变到低电平时，功率晶体管不导通。根据一个实施例，如果泄放支路包括在芯片内，则EN跳变为低电平后，泄放支路导通。

根据一个实施例,DEN信号为高时代表芯片对其输出端电压进行监测。为了节省功耗，可以在EN跳变为低电平时或以后使DEN跳变为高电平。当然，DEN也可以在EN为低电平以前就为高。当DEN为高电平时芯片处于监测模式，监测模式可以包括监测输出端是否短路到电源的模式（SB）和监测输出端是否负载开路的模式（OL），若在相应的模式下发生故障，报错信号FA会生效例如跳变到高电平。

根据一个实施例，控制信号DEN为高，对芯片输出端进行监测，控制单元102，控制单元202的输出信号SEL例如为低，可以控制开关108，开关208不闭合，从而上拉支路中的电流源110，电流源210不会向输出端VOUT提供电流IOL。在这种情况下（SB模式），经过一段延迟时间以后，如果输出电压VOUT高于预设的阈值（VS或者VS-VSBOL），则说明输出端被短接到了电源；如果输出电压VOUT低于阈值，则需要等待后续监测，以分辨是负载开路还是负载正常。

根据一个实施例，DEN跳变为低，并且持续了t1时间以后再次跳变为高，如果t1的长度小于tDEN(MIN)，则会被认为是噪声；如果t1的长度大于tDEN(MAX)则认为芯片对其输出端的监测结束；如果t1的长度在tDEN(MIN)和tDEN(MAX)之间，例如1微秒到5微秒之间，则认为需要对输出端进行上拉操作，控制单元102，控制单元202的输出信号SEL可以跳变为高，控制开关108，开关208闭合，电流源向输出端提供电流IOL（OL模式）。当然，时间阈值范围不一定是1-5微秒，也可以是几微秒到几十微秒；或者从几微秒到百毫秒。

在OL模式下，当SEL从低跳变为高的一段时间延迟时间(例如200微秒但不限于200微秒)以后，如果输出端电压VOUT从低跳变为高于阈值（阈值可以是例如VS,或者VS-VSBOL），那么则说明输出端发生了负载开路的问题；如果输出端电压VOUT仍然低于阈值，则说明负载情况正常。这是因为如果负载正常的情况下，如果功率晶体管没有导通，即便向输出端提供电流IOL，也会流向负载，而不会导致输出端电压升高到超过阈值的水平。因为负载电阻通常远小于ROL，至少不会导致输出电压升高到超过阈值。

表1列举了SEL和VOUT的对应情况，以及相应代表的输出端的问题。

表1

根据一个实施例，如图4所示，在时刻1，EN从高电平跳变到低电平，功率晶体管断开，控制信号DEN从低电平跳变为高电平，芯片开始对其输出端进行监控。此时SEL为低，上拉支路没有向输出端提供电流IOL，输出端电压VOUT从高电平开始下降。

在一段延迟时间td1以后，在时刻2，如果VOUT下降到低于阈值的水平，由于泄放电阻的存在，所以无法分辨输出端是否存在负载开路的问题还是负载情况正常，需要等SEL跳变为高以后继续进行监测和判断；如果在时刻2，VOUT没有下降到低于阈值的水平，则说明输出端被短接到了电源。根据一个实施例，报错信号FA在这种情况下会跳变到高电平。

在时刻3，DEN从高电平跳变到低电平，并且在时刻4，DEN又跳变回高电平，在时刻３和时刻４之间低电平持续的时间t1满足长度在tDEN(MIN)和tDEN(MAX)的范围，因此触发SEL从低电平跳变到高电平，从而上拉支路对输出端提供电流IOL。在时刻５，在等待了延迟时间td2以后，输出端电压VOUT如果已经上升到了高于阈值的水平，则说明输出端出现了负载开路的问题；如果在时刻５，VOUT没有上升到高于阈值的水平，则说明负载正常。由于上拉支路的上拉强度大于泄放支路中的下拉强度，所以其可以平衡掉泄放支路的影响，这时候如果输出端出现了高电平，就是负载开路浮空状态导致的。报错信号FA在时刻５从低电平跳变为高。

根据一个实施例，DEN信号在时刻６再次跳变到低电平，并且在时刻7，DEN信号保持在低电平的时间为t2已经等于tDEN(MAX)，因此控制单元在时刻7停止对芯片输出端的监测。FA报错信号也在时刻7跳变回低电平。

以上只是给出了监测信号的一个实施例。根据其他实施例，在不付出创造性的前提下，也可以监测信号DEN拆成两个信号，实现与上述示例类似的效果。当然，监测信号也可以只包括有效和失效两种状态，从而决定是否提供上拉电流给芯片的输出端。由于既往的方案中，上拉电流始终被提供到芯片的输出端，因此准确的区分芯片输出端可能存在的不同问题。而本申请通过有效的控制上拉电流的提供方式，从而为用户提供了准确区分功率开关芯片输出端存在的不同问题，并且有针对性的采取不同的应对措施的可能。

本申请还提供了一种电子设备，包括如前各实施例中所记载的功率开关芯片。

根据本申请一个实施例，提供了一种用于对功率开关芯片输出端情况进行判断的方法。

在功率开关芯片中功率晶体管断开的情况下对芯片的输出端电压进行监测。

如果在功率开关芯片中的上拉支路不导通的情况下，芯片输出端电压高于阈值，则认为输出端存在短接到了电源的问题，输出相应的报错信号，监测结束；如果在功率开关芯片中的上拉支路不导通的情况下，芯片输出端电压低于阈值，继续下一步操作。

如果在功率开关芯片中上拉支路导通的情况下，芯片输出端电压从低于阈值升高到高于阈值，则认为芯片输出端存在负载开路的问题，输出相应的报错信号，监测结束；若输出端电压始终低于阈值，认为芯片输出端负载情况正常，监测结束。

上述实施例仅供说明本申请之用，而并非是对本申请的限制，有关技术领域的普通技术人员，在不脱离本申请范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本申请公开的范畴。

Claims (11)

1.一种功率开关芯片，包括

功率晶体管，耦合在芯片的输入端和输出端之间，芯片的输入端配置为接收电源信号，芯片的输出端配置为向外部负载供电；

比较单元，其第一输入端配置为接收第一阈值，其第二输入端耦合到芯片的输出端；

控制单元，其输入端耦合到所述比较单元的输出端，并配置为产生控制信号；

上拉支路，与所述功率晶体管并联耦合，配置为在所述控制信号的控制下向芯片的输出端提供上拉电流；

其中，所述控制单元的第一控制端配置为接收使能信号，当使能信号失效时，所述功率晶体管断开；所述控制单元的第二控制端配置为接收监测信号，在所述使能信号失效后，所述控制单元在所述监测信号的控制下配置为产生控制信号，并控制所述上拉支路的状态以决定是否向芯片的输出端提供上拉电流。

2.如权利要求1所述的功率开关芯片，其中当所述监测信号出现失效并且失效时间长度处在预设的时间阈值范围内时，所述控制单元配置为产生有效的控制信号，所述上拉支路导通并且所述芯片的输出端提供上拉电流。

3.如权利要求1所述的功率开关芯片，还包括

泄放支路，其耦合在芯片的输出端和地之间，配置为在所述使能信号的控制下对芯片的输出端执行下拉操作，其中当所述使能信号失效时，所述泄放支路导通，其中所述上拉支路的上拉强度大于所述泄放支路的下拉强度。

4.如权利要求1所述的功率开关芯片，其中所述上拉支路包括彼此串联耦合的第一开关和第一电流源，所述控制信号有效时，所述第一开关闭合。

5.如权利要求3所述的功率开关芯片，其中所述泄放支路包括彼此串联耦合的第二开关和泄放电阻，当所述使能信号失效时，所述第二开关闭合。

6.如权利要求1所述的功率开关芯片，还包括第一电压源，其耦合在所述芯片的输入端和所述比较单元的第一输入端之间，所述第一阈值为电源电压与所述第一电压源电压之差。

7.如权利要求2所述的功率开关芯片，其中当所述监测信号出现失效的时间长度大于所述预设的时间阈值范围的上限时，则停止对芯片输出端的监测；或者当所述监测信号出现失效的时间长度小于所述预设的时间阈值范围的下限时，则忽略所述监测信号的失效时间段。

8.如权利要求1所述的功率开关芯片，其中当所述使能信号失效后的第一预设时间后，在所述监测信号有效的情况下，芯片输出端信号大于等于所述第一阈值，则认为芯片输出端短接到了电源。

9. 如权利要求1所述的功率开关芯片，其中当所述上拉支路向芯片的输出端提供上拉电流后的第二预设时间后，芯片输出信号从小于所述第一阈值跳变到大于等于所述第一阈值，则认为外部负载开路；若芯片输出端电压始终低于第一阈值，认为外部负载状况正常。

10. 一种对如权利要求1-9 中任一所述的功率开关芯片输出端状态进行检测的方法，包括

在功率开关芯片中的功率晶体管断开的情况下对芯片的输出端进行监测；

在功率晶体管断开的第一预设时间后，且在没有向芯片输出端提供上拉电流的情况下，芯片输出端信号大于等于第一阈值，则认为芯片输出端短接到了电源；

在向芯片输出端提供上拉电流后的第二预设时间后，芯片输出端信号从小于所述第一阈值跳变到大于等于所述第一阈值，则认为芯片输出端负载开路。

11.一种电子设备，包括如权利要求1-9中任一所述的功率开关芯片。