CN117435143A - 一种数据处理方法、装置及电子设备 - Google Patents

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Abstract

本发明提供了一种数据处理方法、装置及电子设备，属于计算机技术领域，该方法包括：MCU将获取到的目标配置数据拆分为第一数据和第二数据；向DDR模块发送包括第一数据的第一目标数据和包括第二数据的第二目标数据；DDR模块接收配置数据；当配置数据对应第一类寄存器时，从自定义寄存器中获取第一目标数据；将拼接第一目标数据中的第一数据和第二目标数据的低预设位数的数据得到的第一类配置数据存储至配置数据包括的寄存器标识指示的寄存器中；当配置数据对应第二类寄存器时，将配置数据中低预设位数的数据存储至配置数据包括的寄存器标识指示的寄存器中。能够解决由于DDR模块中第一类寄存器地址位宽过大，导致DDR模块占用较多的配置空间的问题。

Description

一种数据处理方法、装置及电子设备
技术领域
本发明涉及计算机技术领域，尤其涉及一种数据处理方法、装置及电子设备。
背景技术
双数据速率同步动态随机存取存储器（Double Data Rate Synchronous DynamicRandom Access Memory，DDR）是一种高速内存设备，用于存储正在被处理器使用的数据和指令。通常DDR包括多种寄存器，如DDR模块中包括：物理（Physical Layer，PHY）寄存器，控制寄存器和自定义寄存器。
但现有技术中，芯片知识产权（Intellectual Property，IP）核设计厂商规定了DDR模块中的PHY寄存器的地址为23位，控制寄存器的地址为16位，为了在DDR模块中区分PHY寄存器，控制寄存器和自定义寄存器，需要在最长的地址前面加上2位用于区别的标识位，以及从系统升级角度考虑，预留1 bit用于后续的迭代。因此，地址位总共为26位，也就是一个DDR模块需要的配置空间为226 bit，也就是64MB。并且，通常系统中都有多个DDR模块，系统需要分配给DDR模块的配置空间较大（如4个DDR模块需要256MB的配置空间）。
但系统能够分配的配置空间有限，DDR模块占用较多的配置空间，导致其他模块能够分配的配置空间减小，从而影响整个系统的整体性能。
发明内容
本发明提供了一种数据处理方法、装置及电子设备；该方法能够解决由于DDR模块中第一类寄存器地址位宽过大，导致DDR模块占用较多的配置空间的问题。
第一方面，本发明提供了一种数据处理方法，应用于微控制单元MCU，该方法包括：获取DDR模块的目标配置数据，DDR模块包括第一类寄存器和第二类寄存器，第二类寄存器包括自定义寄存器，第一类寄存器的地址位数大于分隔阈值，第二类寄存器的地址位数小于或者等于分隔阈值，目标配置数据为DDR模块包括的任一寄存器对应的配置数据；将目标配置数据拆分为第一数据和第二数据，第一数据为从预设位开始连续预设长度的数据，第二数据为除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；向DDR模块发送第一目标数据，以使DDR模块根据第一目标数据中包括的自定义寄存器标识，确定将第一目标数据存储至自定义寄存器中；向DDR模块发送第二目标数据，以使DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据，并将第一类配置数据存储至第二目标数据中包括的寄存器标识指示的寄存器中；或者，DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，将第二目标数据的低预设位数的数据存储至第二目标数据中包括的寄存器标识指示的寄存器中，第二目标数据还包括第二数据。
第二方面，本发明提供了一种数据处理方法，应用于包括第一类寄存器和第二类寄存器的DDR模块，该方法包括：接收MCU发送的配置数据，配置数据为第一目标数据或第二目标数据，第一目标数据包括：第一数据，自定义寄存器标识，第二目标数据包括：第二数据，第一数据为MCU获取到的目标配置数据中的从预设位开始连续预设长度的数据，第二数据为目标配置数据中除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；在配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，第一类寄存器的地址位数大于分隔阈值，第二类寄存器的地址位数小于分隔阈值，第二类寄存器包括自定义寄存器；拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据；将第一类配置数据存储至配置数据包括的寄存器标识指示的寄存器中；在配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将配置数据中低预设位数的数据存储至配置数据包括的寄存器标识指示的寄存器中。
第三方面，本发明提供了一种数据处理装置，该装置包括：获取部分，拆分部分，发送部分； 获取部分，用于获取DDR模块的目标配置数据，DDR模块包括第一类寄存器和第二类寄存器，第二类寄存器包括自定义寄存器，第一类寄存器的地址位数大于分隔阈值，第二类寄存器的地址位数小于或者等于分隔阈值，目标配置数据为DDR模块包括的任一寄存器对应的配置数据；拆分部分，用于将目标配置数据拆分为第一数据和第二数据，第一数据为从预设位开始连续预设长度的数据，第二数据为除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；发送部分，用于向DDR模块发送第一目标数据，以使DDR模块根据第一目标数据中包括的自定义寄存器标识，确定将第一目标数据存储至自定义寄存器中；发送部分，还用于向DDR模块发送第二目标数据，以使DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据，并将第一类配置数据存储至第二目标数据中包括的寄存器标识指示的寄存器中；或者，DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，将第二目标数据的低预设位数的数据存储至第二目标数据中包括的寄存器标识指示的寄存器中，第二目标数据还包括第二数据。
第四方面，本发明提供了一种数据处理装置，该装置包括：接收部分，获取部分，拼接部分，存储部分；接收部分，用于接收MCU发送的配置数据，配置数据为第一目标数据或第二目标数据，第一目标数据包括：第一数据，自定义寄存器标识，第二目标数据包括：第二数据，第一数据为MCU获取到的目标配置数据中的从预设位开始连续预设长度的数据，第二数据为目标配置数据中除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；获取部分，用于在配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，第一类寄存器的地址位数大于分隔阈值；拼接部分，用于拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据；存储部分，用于将第一类配置数据存储至配置数据包括的寄存器标识指示的寄存器中；存储部分，还用于在配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将配置数据中低预设位数的数据存储至配置数据包括的寄存器标识指示的寄存器中，第二类寄存器的地址位数小于或者等于分隔阈值，第二类寄存器包括自定义寄存器。
第五方面，本发明提供了一种电子设备，该电子设备包括处理器、存储器及存储在该存储器上并可在该处理器上运行的程序或指令，该程序或指令被该处理器执行时实现如第一方面或第二方面所述的数据处理方法的步骤。
第六方面，本发明提供了一种计算机可读存储介质，该计算机可读存储介质上存储程序或指令，该程序或指令被处理器执行时实现如第一方面或第二方面所述的数据处理方法的步骤。
第七方面，本发明提供了一种计算机程序产品，其中，该计算机程序产品包括计算机程序或指令，当该计算机程序产品在处理器上运行时，使得处理器执行该计算机程序或指令，实现如第一方面或第二方面所述的数据处理方法的步骤。
第八方面，本发明提供了一种芯片，该芯片包括处理器和通信接口，该通信接口和该处理器耦合，该处理器用于运行程序或指令，实现如第一方面所述或第二方面所述的数据处理方法的步骤。
本发明提供了一种数据处理方法，在MCU侧添加软件处理逻辑，用于将获取到的DDR模块的目标配置数据拆分为第一数据和第二数据，如此，第一数据的地址位的长度和第二数据的地址位的有效位（即地址位）的长度相较于目标配置数据的有效位均减小，从而使得根据地址位的长度确定的DDR模块需要的配置空间的大小也大大缩小。如DDR模块包括的PHY寄存器的地址为23位，确定的DDR模块需要的配置空间为64MB，将地址位拆分为7位和16位后，确定的DDR模块需要的配置空间缩小为1MB。并且，在DDR模块侧，将拆分后的数据进行拼接后再存储至相应的寄存器，也即将拆分的数据再还原，因此，对于DDR模块中的各个寄存器，配置数据并未改变。综上，本发明的方案可以大大缩小DDR模块需要的配置空间，使得芯片系统能够灵活支配的配置空间增大，从而提升芯片整体的性能。
附图说明
图1为本发明提供的一种数据处理系统的结构示意图；
图2为本发明提供的数据处理方法的流程示意图之一；
图3为本发明提供的配置数据、第一数据和第二数据的示意图；
图4为本发明提供的第一目标数据和第二目标数据的示意图；
图5为本发明提供的存储至PHY寄存器中的数据以及存储至第一类寄存器中的数据的示意图；
图6为本发明提供的数据处理方法的流程示意图之二；
图7为本发明提供的自定义寄存器和控制寄存器对应的配置数据的示意图；
图8为本发明提供的数据处理方法的流程示意图之三；
图9为本发明提供的数据处理装置的结构框图之一；
图10为本发明提供的数据处理装置的结构框图之二；
图11为本发明提供的一种电子设备的硬件结构示意图。
具体实施方式
下面将结合本发明中的附图，对本发明实施例中的技术方案进行清楚的描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书中的术语“第一”“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本发明能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。
图1为本发明示出的一种数据处理系统。如图1所示，包括MCU 10和DDR模块20，DDR模块20中包括：收发单元21，第一类寄存器22，第二类寄存器23，每类寄存器中包括至少一种寄存器，第二类寄存器包括自定义寄存器231。MCU 10用于获取DDR模块20的目标配置数据，并将获取到的目标配置数据拆分为第一数据和第二数据，以及通过先进外设接口（Advanced Peripheral Bus，APB）将第一目标数据和第二目标数据发送至DDR模块20包括的收发单元21，收发单元21接收到MCU 10发送的配置数据，在收发单元21确定配置数据（第一目标数据或第二目标数据）包括的寄存器标识指示的寄存器为第一类寄存器22的情况下，从自定义寄存器231中获取第一目标数据，并拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据，收发单元21将第一类配置数据发送至配置数据包括的寄存器标识指示的寄存器中，该寄存器存储接收到的第一类配置数据；在收发单元21确定配置数据包括的寄存器标识指示的寄存器为第二类寄存器23的情况下，收发单元21将配置数据中低预设位数的数据发送至配置数据包括的寄存器标识指示的寄存器中，该寄存器存储接收到的数据。
其中，第一数据为从预设位开始连续预设长度的数据，第二数据为除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；第一目标数据包括：第一数据，自定义寄存器标识以及目标标识；第二目标数据包括：第二数据。自定义寄存器231中的地址与存储的数据的对应关系为预先设置的，即自定义寄存器231中包括的每个地址下存储的何种配置数据在设计自定义寄存器时已配置好，因此，DDR模块会将第一目标数据存储至自定义寄存器的预设地址下。
系统中除了DDR模块还包括其他模块，如高速串行计算机扩展总线标准（peripheral component interconnect express，PCIE）模块，但系统中的配置空间有限，MCU能够访问的配置空间也有上限，通常情况下，配置空间的大小与MCU能够访问的配置空间相关，MCU能够访问的配置空间由MCU的地址位宽决定，如MCU的配置数据通路是32bit，代表最大是4G，实际上一般会更小，比如1G或者512M。因此，本发明旨在减小DDR模块在系统中的配置空间，以使系统中的其他模块有更多的配置空间可用。
下面结合附图，通过具体的实施例对本发明提供的数据处理方法进行详细的说明。
如图2所示，本发明的提供一种数据处理方法，该方法可以包括下述步骤201至步骤209。
201、微控制单元（Micro Controller Unit，MCU）获取DDR模块的目标配置数据。
其中，DDR模块包括第一类寄存器和第二类寄存器，第一类寄存器的地址位数大于分隔阈值，第二类寄存器的地址位数小于或者等于分隔阈值，第二类寄存器包括自定义寄存器。DDR模块还可以包括其他寄存器。目标配置数据为DDR模块包括的任一寄存器对应的配置数据。
可选的，第一类寄存器包括PHY寄存器，第二类寄存器还包括控制寄存器。
本实施例中，MCU获取到的目标配置数据中包括DDR模块标识，MCU根据DDR模块标识，确定目标配置数据为DDR模块的配置数据。目标配置数据可能是需要存储至第一类寄存器或第二类寄存器中任一种寄存器中。
202、MCU将目标配置数据拆分为第一数据和第二数据。
其中，第一数据为从预设位开始连续预设长度的数据，第二数据为除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识。
通常情况下，DDR模块的配置数据的位数固定，但不同寄存器的配置数据的有效位数不同（即地址位数不同）。预设位为预先设置目标配置数据中默认位，预设长度为预先设置的固定长度。
可选地，预设位为目标配置数据中的第M位，预设长度为N与M的差值，M为DDR模块中包括的各种寄存器中次大的地址位数，且M为大于1的整数，N为DDR模块中包括的各种寄存器中最大的地址位数，且N大于M。
示例性地，DDR中包括PHY寄存器的地址位数为23，自定义寄存器的地址位数为4，控制寄存器的地址位数为16，PHY寄存器的地址位数最大，记为N，控制寄存器的地址位数次大记为M，则将目标配置数据中，从第M位开始（包括M位，目标配置数据的位数从0开始），连续的N-M位数据确定为第一数据，目标配置数据中除第一数据外的数据确定为第二数据。即N为23，M为16，N-M为7，将从第16位开始的7位数据作为第一数据，即目标配置数据中的第16位至22位数据为第一数据。
如此，PHY寄存器的地址位数分割为7位和16位，既不影响控制寄存器和自定义寄存器，又将最大地址位数减少，进而使得由地址位确定的配置空间减小。图3示出了目标配置数据、第一数据和第二数据。其中，无效位用0表示，第一数据的预设长度为7，从第16位开始，即C0至C6，第二数据为目标配置数据中除C0至C6外的数据。
如图3所示，PHY寄存器的地址位为23位，为了区分DDR模块中各个寄存器，需要再添加两位标识位，以及预留一位作为后续扩展，由此可以确定一个DDR模块需要的配置空间为226 bit，即64MB。本实施例中，将目标配置数据拆分为第一数据和第二数据，第一数据的地址位为7位，第二数据的地址位为16位，即DDR模块最长地址位为16，再添加两位标识位，以及预留两位作为后续扩展，则一个DDR模块需要的配置空间为220 bit，即1MB，相较于不拆分，拆分后DDR模块需要的配置空间大大缩小。
203、MCU向DDR模块发送第一目标数据。
其中，第一目标数据包括自定义寄存器标识。
204、MCU向DDR模块发送第二目标数据。
其中，第二目标数据包括第二数据。
由于MCU向DDR模块发送的数据的长度固定，因此，MCU在将目标配置数据拆分为第一数据和第二数据后，在向DDR模块发送第一数据和第二数据时，会同步重组第一数据和第二数据。由于第一数据需要发送至DDR模块中的自定义寄存器，因此，需要在第一数据中添加自定义寄存器标识后，再填充无效位补齐固定长度得到第一目标数据，第二目标数据为在第二数据的基础上填充无效位补齐固定长度即可。
示例性的，结合图3，图4所示出了第一目标数据和第二目标数据，其中，无效位用0表示，F0和F1为寄存器标识。
205、DDR模块接收MCU发送的配置数据。
其中，配置数据为第一目标数据或第二目标数据。
206、DDR模块在确定配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据。
本实施例中，不同寄存器的标识不同，但每种寄存器的地址位数预先确定，因此，根据寄存器标识指示的寄存器，即可确定寄存器的地址位数，从而确定寄存器为第一类寄存器或者第二类寄存器。第一目标数据中包括的寄存器标识指示的寄存器为自定义寄存器，但第二目标数据中包括的寄存器标识可能是DDR模块中包括的任一种寄存器。
本实施例中，自定义寄存器中的地址与数据的对应关系为预先设置的，第一目标数据的存储地址为预设地址，在预设地址下以更新的方式存储第一目标数据，即在DDR接收到第一目标数据的情况下，预设地址中已经存储有数据，则使用第一目标数据覆盖掉预设地址中的原数据。若DDR模块需要第一目标数据，则从自定义寄存器的预设地址下获取第一目标数据。
需要说明的是，MCU先发送的是第一目标数据，再发送第二目标数据，因此，DDR模块先接收到的也为第一目标数据，后接收到第二目标数据。
207、DDR模块拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据。
208、DDR模块将第一类配置数据存储至配置数据中包括的寄存器标识指示的寄存器中。
209、DDR模块在确定配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将配置数据中低预设位数的数据存储至配置数据中包括的寄存器标识指示的寄存器中。
示例性的，预设位数为16，结合图4，图5示出了存储至PHY寄存器中的数据以及存储至第一类寄存器（自定义寄存器或控制寄存器）中的数据。虚线之前（左箭头方向）的为第一数据，虚线之后（右箭头方向）的为低预设位数的数据。
本发明实施例中，在MCU侧添加软件处理逻辑，用于将获取到的DDR模块的目标配置数据拆分为第一数据和第二数据，如此，第一数据的地址位的长度和第二数据的有效位（即地址位）的长度相较于目标配置数据的有效位均减小，从而使得根据地址位的长度确定的DDR模块需要的配置空间的大小也大大缩小。如DDR模块包括的PHY寄存器的地址为23位，确定的DDR模块需要的配置空间为64MB，将地址位拆分为7位和16位后，确定的DDR模块需要的配置空间缩小为1MB。并且，在DDR模块侧，将拆分后的数据进行拼接后再存储至相应的寄存器，也即将拆分的数据再还原，因此，对于DDR模块中的各个寄存器，配置数据并未改变。综上，本发明的方案可以大大缩小DDR模块需要的配置空间，使得芯片系统能够灵活支配的配置空间增大，从而提升芯片整体的性能。
DDR模块的配置数据中，仅第一类寄存器对应的配置数据拆分后得到的第一数据有效，第二类寄存器对应的配置数据拆分后得到的第一数据无效，对于第二类寄存器，无需将第一数据发送至DDR模块。因此，本发明一些实施例中，结合图2，如图6所示，上述步骤203之前，该数据处理方法还包括下述步骤210，上述步骤203具体可以通过下述步骤203a实现。
210、MCU检测第一数据与预设区域中存储的数据是否相同。
其中，MCU的预设区域可以是寄存器，也可以是其他存储器。
203a、MCU在确定第一数据与预设区域中存储的数据不同的情况下，向DDR模块发送第一目标数据。
本实施例中，若DDR模块包括的PHY寄存器的地址位为23位，自定义寄存器的地址位为4位，控制寄存器的地址位为16位，则自定义寄存器或者控制寄存器对应的目标配置数据中，16位之后除寄存器标识位，其他位为无效位。
示例性的，如图7所示，无效位为0，图7示出了自定义寄存器和控制寄存器对应的配置数据。因此，若目标配置数据对应的寄存器为自定义寄存器或者控制寄存器，则第一数据为全0。此时，将预设区域中预先存储全0，则预设区域中存储的数据和第一数据相同，第一数据对应的目标数据无需发送至DDR模块；而对于PHY寄存对应的目标配置数据，第一数据为有效数据，不是全0，则第一数据与预设区域中存储的数据不同，此时，将第一数据对应的第一目标数据发送至DDR模块。
本发明实施例中，MCU的预设区域预先存储了无效数据，对于第二类寄存器（如自定义寄存器和控制寄存器），第一数据为无效数据，即第一数据中不包含有效的配置信息，因此，该种情况下，第一数据对于DDR模块无用，无需将第一数据发送至DDR模块；但对于第二类寄存器（如PHY寄存器），第一数据为有效数据，该种情况下，将第一数据对应的第一目标数据发送至DDR模块。即本实施例中，通过在预设区域中存储的数据判断第一数据是否需要发送至DDR模块，从而减少了MCU和DDR模块的交互次数，使得DDR模块存储各个目标配置数据的时长更短，效率更高。
本发明一些实施例中，结合图6，如图8所示，上述步骤203a之后，该数据处理方法还包括下述步骤211。
211、MCU将预设区域中存储的数据更新为第一数据。
本实施例中，在MCU未获取到任何DDR模块的配置数据之前，将预设区域中存储默认值（如全0），后续在确定第一数据与预设区域中存储的数据不同的情况下，将预设区域中的数据更新为第一数据。由于PHY寄存器（第一类寄存器）对应的配置数据中，高7位的变化频率远远低于低16位的变化频率，如此可以进一步减少MCU和DDR模块的交互次数。
具体地，以第一类寄存器包括PHY寄存器，第二类寄存器包括自定义寄存器和控制寄存器为例，存在以下几种情况：
第一数据为PHY寄存器对应的高7位配置数据，预设区域中存储的数据为上次PHY寄存器对应的高7位配置数据，第一数据与预设区域中存储的数据相同，则仅将第二目标数据（包括第二数据）发送至DDR模块。或者，第一数据与预设区域中存储的数据不同，则将第一目标数据（包括第一数据）以及第二目标数据发送至DDR模块。
第一数据为PHY寄存器对应的高7位配置数据，预设区域中存储的数据为上一次控制寄存器或者自定义寄存器对应的高7位配置数据，则第一数据与预设区域中存储的数据不同，则将第一目标数据以及第二目标数据发送至DDR模块。
第一数据为控制寄存器或者自定义寄存器对应的高7位配置数据，预设区域中存储的数据为上次PHY寄存器对应的高7位配置数据，则第一数据与预设区域中存储的数据不同，则将第一目标数据以及第二目标数据发送至DDR模块。
第一数据为控制寄存器或者自定义寄存器对应的高7位配置数据，预设区域中存储的数据为上一次控制寄存器或者自定义寄存器对应的高7位配置数据，则第一数据和预设区域存储的数据相同，仅将第二目标数据发送至DDR模块。
本发明实施例中，MCU的预设区域中初始设置默认值，后续在MCU确定第一数据与预设区域中存储的数据不同的情况下，将预设区域中的数据更新为第一数据。由于PHY寄存器对应的配置数据中，高7位的变化频率要远远低于低16位的变化频率，如此，可以进一步减少MCU和DDR模块的交互次数。
图9为本发明示出的一种数据处理装置的结构框图，如图9所示，包括：获取部分901，拆分部分902，发送部分903； 获取部分901，用于获取DDR模块的目标配置数据，DDR模块包括第一类寄存器和第二类寄存器，第二类寄存器包括自定义寄存器，第一类寄存器的地址位数大于分隔阈值，第二类寄存器的地址位数小于或者等于分隔阈值，目标配置数据为DDR模块包括的任一寄存器对应的配置数据；拆分部分902，用于将目标配置数据拆分为第一数据和第二数据，第一数据为从预设位开始连续预设长度的数据，第二数据为除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；发送部分903，用于向DDR模块发送第一目标数据，以使DDR模块根据第一目标数据中包括的自定义寄存器标识，确定将第一目标数据存储至自定义寄存器中；发送部分903，还用于向DDR模块发送第二目标数据，以使DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据，并将第一类配置数据存储至第二目标数据中包括的寄存器标识指示的寄存器中；或者，DDR模块在确定第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，将第二目标数据的低预设位数的数据存储至第二目标数据中包括的寄存器标识指示的寄存器中，第二目标数据还包括第二数据。
本发明实施例中，该装置还包括检测部分，该检测部分，用于在向DDR模块发送第一目标数据之前，检测第一数据与预设区域中存储的数据是否相同；该发送部分903，具体用于在第一数据与预设区域中存储的数据不同的情况下，向DDR模块发送第一目标数据。
本发明实施例中，该装置还包括更新部分，该更新部分，用于在第一数据与预设区域中存储的数据不同的情况下，向DDR模块发送第一目标数据之后，将预设区域中存储的数据更新为第一数据。
本发明实施例中，预设位为目标配置数据中的第M位，预设长度为N与M的差值，M为DDR模块中包括的各种寄存器中次大的地址位数，且M为大于1的整数，N为DDR模块中包括的各种寄存器中最大的地址位数，且N大于M。
本发明实施例中，第一类寄存器包括：物理PHY寄存器，第二类寄存器还包括控制寄存器。
图10为本发明示出的又一种数据处理装置的结构框图，该装置包括：接收部分1001，获取部分1002，拼接部分1003，存储部分1004；接收部分1001，用于接收MCU发送的配置数据，配置数据为第一目标数据或第二目标数据，第一目标数据包括：第一数据，自定义寄存器标识，第二目标数据包括：第二数据，第一数据为MCU获取到的目标配置数据中的从预设位开始连续预设长度的数据，第二数据为目标配置数据中除第一数据之外的数据，第二数据包括：用于标识目标配置数据对应的寄存器的寄存器标识；获取部分1002，用于在配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，第一类寄存器的地址位数大于分隔阈值；拼接部分1003，用于拼接第一目标数据中的第一数据和第二目标数据中的低预设位数的数据，得到第一类配置数据；存储部分1004，用于将第一类配置数据存储至配置数据包括的寄存器标识指示的寄存器中；存储部分1004，还用于在配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将配置数据中低预设位数的数据存储至配置数据包括的寄存器标识指示的寄存器中，第二类寄存器的地址位数小于或者等于分隔阈值，第二类寄存器包括自定义寄存器。
需要说明的是，上述数据处理装置可以为本发明上述方法实施例中的电子设备，也可以是该电子设备中能够实现该装置实施例功能的功能模块和/或功能实体，本发明实施例不作限定。
本发明实施例中，各模块可以实现上述方法实施例提供的数据处理方法，且能达到相同的技术效果，为避免重复，这里不再赘述。
请参考图11，其示出了本发明一个示例性实施例提供的电子设备的结构方框图。在一些示例中，电子设备可以为智能手机、智能手表、台式电脑、手提电脑、虚拟现实终端、增强现实终端、无线终端和膝上型便携计算机等设备中的至少一种。电子设备具有通信功能，可以接入有线网络或无线网络。电子设备可以泛指多个终端中的一个，本领域技术人员可以知晓，上述终端的数量可以更多或更少。可以理解地，电子设备承担本发明技术方案的计算及处理工作，本发明对此不作限定。
如图11所示，本发明中的电子设备可以包括一个或多个如下部件：处理器1110和存储器1120。
可选地，处理器1110利用各种接口和线路连接整个电子设备内的各个部分，通过运行或执行存储在存储器1120内的指令、程序、代码集或指令集，以及调用存储在存储器1120内的数据，执行电子设备的各种功能和处理数据。可选的，处理器1110可以采用数字信号处理（Digital Signal Processing，DSP）、现场可编程门阵列（Field－ProgrammableGateArray，FPGA）、可编程逻辑阵列（Programmable Logic Array，PLA）中的至少一种硬件形式来实现。处理器1110可集成中央处理器（Central Processing Unit，CPU）、图像处理器（Graphics Processing Unit，GPU）、神经网络处理器（Neural-network Processing Unit，NPU）和基带芯片等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责触摸显示屏所需要显示的内容的渲染和绘制；NPU用于实现人工智能（Artificial Intelligence，AI）功能；基带芯片用于处理无线通信。可以理解的是，上述基带芯片也可以不集成到处理器1110中，单独通过一块芯片进行实现。
存储器1120可以包括随机存储器（Random Access Memory，RAM），也可以包括只读存储器（Read-Only Memory，ROM）。可选的，该存储器1120包括非瞬时性计算机可读介质（non-transitory computer-readable storage medium）。存储器1120可用于存储指令、程序、代码、代码集或指令集。存储器1120可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令（比如触控功能、声音播放功能、图像播放功能等）、用于实现以上各个方法实施例的指令等；存储数据区可存储根据电子设备的使用所创建的数据等。
除此之外，本领域技术人员可以理解，上述附图所示出的电子设备的结构并不构成对电子设备的限定，电子设备可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。比如，电子设备中还包括显示屏、摄像组件、麦克风、扬声器、射频电路、输入单元、传感器（比如加速度传感器、角速度传感器、光线传感器等等）、音频电路、WiFi模块、电源、蓝牙模块等部件，在此不再赘述。
本发明还提供了一种计算机可读存储介质，该计算机可读存储介质存储有至少一条指令，所述至少一条指令用于被处理器执行以实现如上各个实施例所述的数据处理方法。
本发明还提供了一种计算机程序产品，该计算机程序产品包括计算机指令，该计算机指令存储在计算机可读存储介质中；电子设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该电子设备执行以实现上述各个实施例所述的数据处理方法。
本发明实施例另提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现上述数据处理方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
应理解，本发明实施例提到的芯片还可以称为系统级芯片、系统芯片、芯片系统或片上系统芯片等。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
需要说明的是：本发明所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种数据处理方法，其特征在于，应用于微控制单元MCU，所述方法包括：
获取双倍速率同步动态随机存储器DDR模块的目标配置数据，所述DDR模块包括第一类寄存器和第二类寄存器，所述第二类寄存器包括自定义寄存器，所述第一类寄存器的地址位数大于分隔阈值，所述第二类寄存器的地址位数小于或者等于分隔阈值，所述目标配置数据为所述DDR模块包括的任一寄存器对应的配置数据；
将所述目标配置数据拆分为第一数据和第二数据，所述第一数据为从预设位开始连续预设长度的数据，所述第二数据为除所述第一数据之外的数据，所述第二数据包括：用于标识所述目标配置数据对应的寄存器的寄存器标识；
向所述DDR模块发送第一目标数据，以使所述DDR模块根据所述第一目标数据中包括的自定义寄存器标识，确定将所述第一目标数据存储至所述自定义寄存器中；
向所述DDR模块发送第二目标数据，以使所述DDR模块在确定所述第二目标数据包括的寄存器标识指示的寄存器为所述第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，拼接所述第一目标数据中的第一数据和所述第二目标数据中的低预设位数的数据，得到第一类配置数据，并将第一类配置数据存储至所述第二目标数据中包括的寄存器标识指示的寄存器中；或者，所述DDR模块在确定所述第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，将所述第二目标数据的低预设位数的数据存储至所述第二目标数据中包括的寄存器标识指示的寄存器中，所述第二目标数据还包括第二数据。
2.根据权利要求1所述的方法，其特征在于，所述向所述DDR模块发送第一目标数据之前，所述方法还包括：
检测第一数据与预设区域中存储的数据是否相同；
所述向所述DDR模块发送第一目标数据，包括：
在所述第一数据与预设区域中存储的数据不同的情况下，向所述DDR模块发送第一目标数据。
3.根据权利要求2所述的方法，其特征在于，所述在所述第一数据与预设区域中存储的数据不同的情况下，向所述DDR模块发送第一目标数据之后，所述方法还包括：
将所述预设区域中存储的数据更新为所述第一数据。
4.根据权利要求1至3任一项所述的方法，其特征在于，所述预设位为所述目标配置数据中的第M位，所述预设长度为N与M的差值，M为所述DDR模块中包括的各种寄存器中次大的地址位数，且M为大于1的整数，N为所述DDR模块中包括的各种寄存器中最大的地址位数，且N大于M。
5.根据权利要求1至3任一项所述的方法，其特征在于，所述第一类寄存器包括：物理PHY寄存器，所述第二类寄存器还包括控制寄存器。
6.一种数据处理方法，其特征在于，应用于包括第一类寄存器和第二类寄存器的DDR模块，所述方法包括：
接收MCU发送的配置数据，所述配置数据为第一目标数据或第二目标数据，所述第一目标数据包括：第一数据，自定义寄存器标识，所述第二目标数据包括：第二数据，所述第一数据为所述MCU获取到的目标配置数据中的从预设位开始连续预设长度的数据，所述第二数据为所述目标配置数据中除所述第一数据之外的数据，所述第二数据包括：用于标识所述目标配置数据对应的寄存器的寄存器标识；
在所述配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，所述第一类寄存器的地址位数大于分隔阈值，所述第二类寄存器的地址位数小于分隔阈值，所述第二类寄存器包括自定义寄存器；
拼接所述第一目标数据中的第一数据和所述第二目标数据中的低预设位数的数据，得到第一类配置数据；
将所述第一类配置数据存储至所述配置数据包括的寄存器标识指示的寄存器中；
在所述配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将所述配置数据中低预设位数的数据存储至所述配置数据包括的寄存器标识指示的寄存器中。
7.根据权利要求6所述的方法，其特征在于，所述第一类寄存器包括：物理PHY寄存器，所述第二类寄存器还包括控制寄存器。
8.一种数据处理装置，其特征在于，所述装置包括：获取部分，拆分部分，发送部分；
所述获取部分，用于获取DDR模块的目标配置数据，所述DDR模块包括第一类寄存器和第二类寄存器，所述第二类寄存器包括自定义寄存器，所述第一类寄存器的地址位数大于分隔阈值，所述第二类寄存器的地址位数小于或者等于分隔阈值，所述目标配置数据为所述DDR模块包括的任一寄存器对应的配置数据；
所述拆分部分，用于将所述目标配置数据拆分为第一数据和第二数据，所述第一数据为从预设位开始连续预设长度的数据，所述第二数据为除所述第一数据之外的数据，所述第二数据包括：用于标识所述目标配置数据对应的寄存器的寄存器标识；
所述发送部分，用于向所述DDR模块发送第一目标数据，以使所述DDR模块根据所述第一目标数据中包括的自定义寄存器标识，确定将所述第一目标数据存储至所述自定义寄存器中；
所述发送部分，还用于向所述DDR模块发送第二目标数据，以使所述DDR模块在确定所述第二目标数据包括的寄存器标识指示的寄存器为所述第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，拼接所述第一目标数据中的第一数据和所述第二目标数据中的低预设位数的数据，得到第一类配置数据，并将第一类配置数据存储至所述第二目标数据中包括的寄存器标识指示的寄存器中；或者，所述DDR模块在确定所述第二目标数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，将所述第二目标数据的低预设位数的数据存储至所述第二目标数据中包括的寄存器标识指示的寄存器中，所述第二目标数据还包括第二数据。
9.一种数据处理装置，其特征在于，所述装置包括：接收部分，获取部分，拼接部分，存储部分；
所述接收部分，用于接收MCU发送的配置数据，所述配置数据为第一目标数据或第二目标数据，所述第一目标数据包括：第一数据，自定义寄存器标识，所述第二目标数据包括：第二数据，所述第一数据为所述MCU获取到的目标配置数据中的从预设位开始连续预设长度的数据，所述第二数据为所述目标配置数据中除所述第一数据之外的数据，所述第二数据包括：用于标识所述目标配置数据对应的寄存器的寄存器标识；
所述获取部分，用于在所述配置数据包括的寄存器标识指示的寄存器为第一类寄存器的情况下，从自定义寄存器中获取第一目标数据，所述第一类寄存器的地址位数大于分隔阈值；
所述拼接部分，用于拼接所述第一目标数据中的第一数据和所述第二目标数据中的低预设位数的数据，得到第一类配置数据；
所述存储部分，用于将所述第一类配置数据存储至所述配置数据包括的寄存器标识指示的寄存器中；
所述存储部分，还用于在所述配置数据包括的寄存器标识指示的寄存器为第二类寄存器的情况下，将所述配置数据中低预设位数的数据存储至所述配置数据包括的寄存器标识指示的寄存器中，所述第二类寄存器的地址位数小于或者等于所述分隔阈值，所述第二类寄存器包括自定义寄存器。
10.一种电子设备，其特征在于，包括处理器，存储器及存储在所述存储器上并可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行时实现如权利要求1至7中任一项所述的数据处理方法的步骤。
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