CN117423618A - 具有非本征基极区的半导体装置及其制造方法 - Google Patents

具有非本征基极区的半导体装置及其制造方法 Download PDF

Info

Publication number
CN117423618A
CN117423618A CN202310729772.8A CN202310729772A CN117423618A CN 117423618 A CN117423618 A CN 117423618A CN 202310729772 A CN202310729772 A CN 202310729772A CN 117423618 A CN117423618 A CN 117423618A
Authority
CN
China
Prior art keywords
region
layer
semiconductor material
emitter
base region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310729772.8A
Other languages
English (en)
Inventor
柳博·拉迪克
约翰内斯·J·T·M·唐克尔
贝恩哈德·格罗特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN117423618A publication Critical patent/CN117423618A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7375—Vertical transistors having an emitter comprising one or more non-monocrystalline elements of group IV, e.g. amorphous silicon, alloys comprising group IV elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种半导体装置，例如异质结双极晶体管(HBT)，可包括非本征基极区，所述非本征基极区通过形成于插入在所述非本征基极区与所述集电极区之间的一个或多个电介质层中的开口中的半导体材料连接到集电极区。所述非本征基极区可通过选择性外延生长由例如硅或硅锗之类的单晶半导体材料形成。本征基极区可邻近于所述非本征基极区形成，并且可直接插入在所述集电极区与本征发射极区之间。与一些常规HBT相比，具有这种布置的HBT可具有减小的基极‑集电极电容和减小的基极电阻。

Description

具有非本征基极区的半导体装置及其制造方法
技术领域
本文中所描述的主题的实施例大体上涉及晶体管装置，包括双极结晶体管(BJT)和异质结双极结晶体管(HBT)。
背景技术
半导体装置应用于各种电子组件和系统。此外，适用于射频(RF)、微波和毫米波应用的半导体装置可包括BJT、HBT和相关装置。具体地，HBT由于其快速传送时间、高截止频率、高增益和良好线性特性而适用于高频率应用。这些HBT充当有源增益元件并且在RF、微波和毫米波功率放大器、振荡器以及其它有用的电子组件中用作有源装置。
发明内容
下文呈现各种示例性实施例的简要概述。在以下概述中可能做出了一些简化和省略，旨在突出并介绍各种示例性实施例的一些方面，而非对范围进行限制。在稍后的章节中将给出足以允许本领域的普通技术人员获得并使用这些概念的示例性实施例的详细描述。
在示例实施例中，一种方法可包括以下步骤：在晶体管装置的包括隔离区和集电极区的衬底上方形成第一电介质层；在所述第一电介质层中形成开口以暴露所述集电极区的上表面的一部分；在所述第一电介质层上方并且在所述开口中形成单晶半导体层；在所述单晶半导体层上方形成第二电介质层和第三电介质层；去除所述单晶半导体层的第一部分和所述第一电介质层、所述第二电介质层和所述第三电介质层的部分；通过在所述集电极区上方形成第一半导体材料而形成所述晶体管装置的本征基极区；通过在所述本征基极区和所述非本征基极区的一部分上方形成第二半导体材料而形成所述晶体管装置的发射极区。在去除所述第一部分之前所述第一部分可与所述集电极区重叠，并且所述晶体管装置的非本征基极区可包括所述单晶半导体层的第二部分。
在一个或多个实施例中，形成所述单晶半导体层可以包括：在所述第一电介质层上方并且在所述开口中形成第三半导体材料；使所述第一半导体材料非晶化以形成非晶化半导体层；对所述非晶化半导体层执行外延再生长以产生所述单晶半导体层；以及通过外延生长增加所述单晶半导体层的厚度。
在一个或多个实施例中，形成所述本征基极区可以包括在邻近于所述第一电介质层的所述集电极区上方形成第四半导体材料的发射器层，以及在所述发射器层上形成所述第一半导体材料。
在一个或多个实施例中，所述发射器层上的所述第一半导体材料可以包括通过选择性外延生长在所述发射器层上形成所述第一半导体材料。
在一个或多个实施例中，在所述发射器层上形成所述第一半导体材料可以包括通过非选择性外延生长在所述发射器层上形成所述第一半导体材料。
在一个或多个实施例中，形成所述发射极区可以包括通过外延生长在所述第一半导体材料上形成覆盖层，以及在所述覆盖层和所述第三电介质层上形成所述第二半导体材料。所述第二半导体材料可以包括形成在所述覆盖层上的单晶部分和形成在所述第三电介质层上的多晶部分。
在一个或多个实施例中，所述方法可以另外包括在所述覆盖层的一部分上方并且邻近于所述第二电介质层和所述第三电介质层形成内部间隔件的步骤，其中所述内部间隔件包括使所述覆盖层和所述第二电介质层与所述发射极区的所述第二半导体材料的所述多晶部分分离的一个或多个电介质材料层。
在一个或多个实施例中，所述非本征基极区可以通过所述第一电介质层中的所述开口耦合到所述集电极区。
在一个或多个实施例中，所述衬底另外包括将所述集电极区分离为第一部分和第二部分的额外隔离区。所述集电极区的所述第一部分可耦合到所述非本征基极区，并且所述集电极区的所述第二部分耦合到所述本征基极区。
在一个或多个实施例中，所述开口可由所述第一电介质层的大体上竖直的侧壁限定。
在一个或多个实施例中，所述非本征基极区可包括硅锗超晶格。
在示例实施例中，一种晶体管装置可包括：衬底，其包括集电极区和隔离区；第一电介质层，其安置在所述衬底上方；安置在所述第一电介质层上方的非本征基极区，所述非本征基极区包括单晶半导体材料，所述非本征基极区通过所述第一电介质层中的开口耦合到所述集电极区；本征基极区，其安置成邻近于所述非本征基极区并且在所述集电极区上方；以及发射极区，其安置在所述本征基极区上方。
在一个或多个实施例中，所述晶体管装置可以另外包括：第二电介质层，其安置在所述非本征基极区上方；以及第三电介质层，其安置在所述第二电介质层上方。
在一个或多个实施例中，所述发射极区发射极区可以包括：本征发射极区，其安置在所述本征基极区上并且由单晶半导体材料形成；以及非本征发射极区，其安置在所述第三电介质层上并且邻近于所述本征发射极区，并且由多晶半导体材料形成。
在一个或多个实施例中，所述非本征基极区可由单晶硅形成，所述本征基极区可由单晶硅锗形成，所述本征发射极区可由单晶硅形成，并且所述非本征发射极区可由多晶硅形成。
在一个或多个实施例中，所述晶体管装置可另外包括内部间隔件，所述内部间隔件包括使所述非本征发射极区与所述第二电介质层分离的一个或多个电介质层。
在一个或多个实施例中，所述晶体管装置可另外包括覆盖层，所述覆盖层安置在所述本征基极区与所述发射极区之间。
在一个或多个实施例中，所述晶体管装置可另外包括发射器层，所述发射器层由单晶半导体材料形成并且安置在所述集电极区与所述本征基极区之间。
在一个或多个实施例中，所述开口可由所述第一电介质层的大体上竖直的侧壁限定。
在一个或多个实施例中，所述衬底可另外包括将所述集电极区划分为第一部分和第二部分的额外隔离结构。所述集电极区的所述第一部分可通过所述第一电介质层中的所述开口耦合到所述非本征基极区，并且所述集电极区的所述第二部分耦合到所述本征基极区。
附图说明
当结合以下图式考虑时，可以通过参考具体实施方式和权利要求来获得对主题的更完整的理解，其中类似附图标记在各图中指代相似元件。
图1是根据各种实施例的晶体管装置的横截面侧视图。
图2是根据各种实施例的描述用于制造图1的晶体管装置的方法的过程流程图。
图3-图21是描绘根据各种实施例的在与例如图2的方法相对应的制造的各个阶段的图1的晶体管装置的横截面视图。
图22是描述根据各种实施例的用于制造晶体管装置的方法的工艺流程图，所述方法包括结合本征基极层的形成使用晶种层。
图22-图28是描绘根据各种实施例的在与例如图22的方法相对应的制造的各个阶段的晶体管装置的横截面视图。
图29是根据各种实施例的使用图22的方法和图23-图28的制造阶段制造的晶体管装置的横截面侧视图。
图30是描述根据各种实施例的使用非选择性外延生长以形成本征基极层来制造晶体管装置的非本征基极层的方法的工艺流程图。
图31-图37是描绘根据各种实施例的在与例如图30的方法相对应的制造的各个阶段的晶体管装置的横截面视图。
图38是根据各种实施例的使用图30的方法和图31-图37的制造阶段制造的晶体管装置的横截面侧视图。
具体实施方式
本文所描述的各种实施例通过提供晶体管(例如异质结双极晶体管(HBT))和相关联的制造方法来解决以上挑战，在所述制造方法中，晶体管的非本征基极区由单晶硅形成。常规HBT结构通常包括多晶硅(polycrystalline silicon)(有时被称作多晶硅(polysilicon))非本征基极区。然而，多晶硅具有比单晶硅高的电阻率，使得使用多晶硅基极区在HBT的基极电极与HBT的本征基极区之间产生较高的电阻(在本文中有时被称作“基极电阻”或标示为“Rb”)。为了减小此电阻，此类常规HBT有时包括重掺杂的多晶硅基极区。然而，多晶硅中的高掺杂剂扩散率可使得掺杂剂到达HBT的单晶区，这可能会不合需要地增加基极-集电极结电容(有时在本文中标示为“Cbc”)。本文中所描述的一个或多个实施例涉及一种具有单晶非本征基极区的HBT晶体管，其电阻与其它类似的多晶非本征基极区的电阻相比较小(归因于较高的载流子迁移率)，从而有利地使得HBT的Rb较低。
在一个或多个实施例中，单晶非本征基极区可通过一个或多个电介质层(例如，包括一个或多个氧化物层、氮化物层或可适用电介质材料的其它层)与HBT的集电极区至少部分地分离。这可以减少非本征基极区与集电极区之间的电容耦合。在一个或多个实施例中，这些电介质层可以引起本征基极区和本征集电极区之间的电容耦合，所述电容耦合是HBT的Cbc的主要组成部分。例如，在这样的实施例中，当对HBT的集电极区进行掺杂时，可以使用较高的掺杂浓度。增加集电极区的掺杂浓度可以降低集电极电阻并增加fT/fMax，其中fT是单位增益频率(即，晶体管的增益为1时的频率)，并且fMax是晶体管的最高振荡频率。如果除了增加集电极区的掺杂浓度之外还增加了HBT的发射器层(例如，安置在集电极区与本征基极区之间的单晶半导体材料层)的厚度，可以实现相同或更高的集电极-基极击穿电压(BVcbo)，同时保持相对较低的集电极电阻。
图1是根据实施例的晶体管装置101的横截面侧视图100。晶体管装置101可以包括基底衬底102，所述基底衬底102至少包括集电极区104和隔离区106。基底衬底102可以包括一个或多个半导体材料区(例如，集电极区104)，其中这样的半导体材料区可以包括以下项中的一个或多个：硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟镓(InGaP)、磷化铟(InP)、氮化镓(GaN)、氮化铝(A1N)、氮化铟(InN)、碳化硅(SiC)、蓝宝石或其它合适的材料。在一些实施例中，基底衬底102的一个或多个半导体材料区(例如，集电极区104)可以包括通过离子注入而形成的半导体区或通过外延生长而生长的半导体区。在一个或多个实施例中，基底衬底102可以是绝缘体上硅(SO1)衬底，其包括安置在基底硅衬底与顶部硅层之间的内埋氧化物层。
应理解，在本例子中仅示出了基底衬底102的一部分。例如，可以包括在基底衬底102中并且此处未示出的元件可以包括额外的半导体区(如上所述)、背侧金属化物(例如，参考平面)和/或一个或多个金属化的衬底穿孔。
在一个或多个实施例中，晶体管装置101可以是异质结双极晶体管(HBT)，其包括集电极区104、形成在集电极区104上方的本征基极区122、形成为部分地与集电极区104重叠并且部分地与隔离区106重叠的非本征基极区114、形成在本征基极区122上方的本征发射极区128，以及部分地形成在本征基极区122上方并且部分地形成在非本征基极区114上方的非本征发射极区130。在一个或多个实施例中，集电极区104、本征基极区122、非本征基极区114以及本征和非本征发射极区128、130可以包括以下项中的一个或多个：Si、Ge、SiGe或硅锗碳(SiGeC)。在一个或多个实施例中，集电极区104、本征基极区122、非本征基极区114以及本征和非本征发射极区128、130可以包括以下项中的一个或多个：GaAs、GaN、AlN、InN、InGaP和/或其它合适的半导体材料。
在一个或多个实施例中，晶体管装置101可以被配置为npn晶体管，使得集电极区104和本征和非本征发射极区域128、130包括n型半导体材料，并且本征基极区122和非本征基极区114可以各自包括p型半导体材料。在其它实施例中，晶体管装置101可以被配置为pnp晶体管，使得集电极区104以及本征和非本征发射极区128、130可以包括p型半导体，并且本征基极区122和非本征基极区114可以各自包括n型半导体材料。如本文中所使用，术语“n型半导体材料”是指净电子浓度在大约1e15cm-3至大约1e21cm-3范围内的半导体材料，但可使用其它更高或更低的电子浓度。如本文中所使用，术语“p型半导体材料”是指净空穴浓度在大约1e15cm-3至大约1e21cm-3范围内的半导体材料，但可包括其它更高或更低的空穴浓度。
在一个或多个实施例中，集电极区104可以具有在约1,000埃与约3,000埃之间的总厚度。在一个或多个实施例中，集电极区104可以具有在约100埃与约10,000埃之间的总厚度，但也可以使用其它厚度。对于集电极区104包括n型半导体材料的实施例(例如，晶体管装置101是npn晶体管的实施例)，集电极区104可以掺杂有以下项中的一种或多种：磷(P)、砷(As)、锑(Sb)、锂(Li)或其它合适的掺杂剂。对于集电极区104包括p型半导体材料的实施例(例如，晶体管装置101是pnp晶体管的实施例)，集电极区104可以掺杂有以下项中的一种或多种：碳(C)、硼(B)、氧(O)或铟(In)或其它合适的掺杂剂。
在一个或多个实施例中，无论集电极区104的掺杂剂类型(n型或p型)如何，集电极区104的至少一部分可以被掺杂以具有在大约5e18cm-3与大约5e20cm-3之间的掺杂剂浓度，但可以使用其它更高或更低的掺杂剂浓度。在一个或多个实施例中，集电极区104可以包括多个掺杂区，每个掺杂区分别具有不同的掺杂浓度(例如，在先前描述的掺杂剂浓度范围内或另一合适的掺杂剂浓度范围内)。集电极区104可以耦合到集电极(未示出)。
隔离区106可以横向邻近于集电极区104安置，使得隔离区106的侧壁(即，侧表面)与集电极区104a的侧壁直接接触。在一个或多个实施例中，隔离区106可以包括以下项中的一个或多个：二氧化硅、正硅酸乙酯(TEOS)、氮化硅(SiN)、氧氮化硅(SiON)、氧化铝(Al2O3)、氮化铝(A1N)、旋涂式玻璃或其它合适的电介质材料。
在一个或多个实施例中，可以在集电极区104中安置额外隔离区105。额外隔离区105可以包括以下项中的一个或多个：SiO2、TEOS、SiN、SiON、Al2O3、A1N、旋涂玻璃或其它合适的电介质材料。例如，额外隔离区105可以将集电极区104划分为两个单独的部分，其中集电极区的第一部分104通过区112耦合到非本征基极区114，并且集电极区的第二部分104通过发射器层120耦合到本征基极区122。额外隔离区105可以在集电极区104的第二部分(即，有时称为“本征”集电极区)与集电极区的第一部分104和非本征基极区114中的每一个之间提供物理分离，这可以减轻对集电极区104的第二部分的损坏，所述损坏原本可能由于例如非晶化注入(例如，图2的方法200的步骤210)而发生。通过以这种方式使用额外隔离区105隔离集电极区104的第二部分，可以有利地减少扩散和泄漏电流对晶体管装置101的性能的相应影响。
发射器层120(有时称为“半导体发射器层120”)可以形成在集电极区104上方。在一个或多个实施例中，发射器层120可以包括低掺杂(例如，在约1e16cm-3与约5e19cm-3之间，但可以使用其它更高或更低的掺杂剂浓度)或未掺杂的半导体材料(例如，硅)。对于发射器层120被掺杂的实施例，发射器层120可以具有与集电极区104相同的掺杂类型(例如，n型或p型)。在一些实施例中，发射器层120可以被配置成增加注入到集电极区104中的电子的速度。在实施例中，发射器层可以是在集电极区104上外延生长的未掺杂单晶硅层。
本征基极区122可形成在集电极区104上方(例如，在发射器层120正上方外延生长)。在一个或多个实施例中，使用Si1-XGe形成本征基极区，其中X是Ge摩尔分数。在实施例中，本征基极区122的一个或多个部分可以具有比本征发射极区128和集电极区104更窄的带隙。在实施例中，可以通过改变Ge摩尔分数来调整本征基极区122的一个或多个部分的带隙。在实施例中，Ge摩尔分数X可以在约0.05与约0.3之间变化，但可以使用其它更大或更小的X值。在实施例中，Ge摩尔分数的值在整个本征基极区122中可以是恒定的。在另外其它实施例中，本征基极区122的带隙可连续分级。在这些实施例中，本征基极区122的材料(例如，Si1-XGeX)可以通过形成具有较宽带隙的本征基极区122的上部部分并且在本征基极区122下部部分中连续减小到较窄带隙来分级。
在一个或多个实施例中，SiGe：C集电极-基极间隔件(未示出)可以形成在本征基极区122与发射器层120之间。SiGe：C集电极-基极间隔件可以是未掺杂的。在一个或多个实施例中，可以在本征基极区122上形成SiGe：C基极-发射极间隔件(未示出)。根据各种实施例，SiGe：C基极-发射极间隔件可以是掺杂的或可以是未掺杂的。在一个或多个实施例中，本征基极区122可以包括硼掺杂的SiGe：C。在一个或多个这样的实施例中，SiGe：C集电极-基极间隔件、SiGe：C基极-发射极间隔件和SiGe：CC本征基极区122中的任一个可以分别具有约0.1％的碳含量和约30％的锗含量。在这样的实施例中，SiGe：C集电极-基极间隔件、SiGe：C基极-发射极间隔件和/或SiGe：C本征基极区122的碳含量可以防止或减少掺杂剂杂质不合期望地扩散出基极区122。
在晶体管装置101是pnp晶体管的一个或多个实施例中，本征基极区122可以包括n型半导体材料，例如掺杂有P、As、Sb、Li或另一合适的n型掺杂剂的半导体材料。在晶体管装置101是npn晶体管的一个或多个实施例中，本征基极区122可以包括p型半导体材料，例如掺杂有C、B、O、In或另一合适的p型掺杂剂的半导体材料。本征基极区122的掺杂剂浓度可以在约5e17cm-3至1e21cm-3的范围内，但可以使用更高或更低的掺杂剂浓度。
非本征基极区114可以形成在基底衬底102上方。如本例子所示，非本征基极区114的第一部分可以形成在隔离区106正上方，并且非本征基极区114的第二部分可以形成在集电极区114正上方。非本征基极区114可以由例如单晶硅之类的单晶半导体材料形成。在晶体管装置101是pnp晶体管的一个或多个实施例中，非本征基极区114可以包括n型半导体材料，例如掺杂有P、As、Sb、Li或另一合适的n型掺杂剂的半导体材料。在晶体管装置101是npn晶体管的一个或多个实施例中，非本征基极区114可以包括p型半导体材料，例如掺杂有C、B、O、In或另一合适的p型掺杂剂的半导体材料。非本征基极区114的掺杂剂浓度可以在约1e20cm-3至1e21cm-3的范围内，但可以使用更高或更低的掺杂剂浓度。
一个或多个电介质层110可以插入在非本征基极区114与基底衬底102之间。电介质层110可以至少部分地使非本征基极区114与集电极区104分离并电绝缘。非本征基极区114可以通过区112耦合到集电极区104，所述区112包括形成在电介质层110中的开口111中的半导体材料。区112可以由单晶半导体材料(例如，与集电极区104和非本征基极区114的半导体材料相同的半导体材料)形成。非本征基极区114可以被安置成邻近于本征基极区122。例如，非本征基极区114的侧壁(即，侧表面)可以直接接触本征基极区122的侧壁。非本征基极区114可通过接触层132耦合到基极电极134，所述接触层132可使用以下项中的一种或多种形成：钛钨(TiW)、氮化钛钨(TiWN)、硅化钨(WSi)、硅化钴(CoSi)、硅化铂(PtSi)、镍铂硅化物(NiPtSi)或一种或多种其它合适的材料。例如，基极电极134可以由铜、铝、钨或其它合适的导电材料形成。
本征发射极区128可以形成在本征基极区122上方。非本征发射极区130可以部分地形成在本征基极区122的一部分上方并且部分地形成在非本征基极区114的一部分上方。非本征发射极区130可以邻近于并直接接触本征发射极区128。在晶体管装置101是npn晶体管的一个或多个实施例中，本征发射极区128和非本征发射极区130可以使用n型半导体材料形成，例如掺杂有以下项中的一种或多种的半导体材料：P、As、Sb、Li或另一合适的n型掺杂剂。在晶体管装置101是pnp晶体管的一个或多个实施例中，本征发射极区128和非本征发射极区130可以使用p型半导体材料形成，例如掺杂有以下项中的一种或多种的半导体材料：C、B、O、In或另一合适的p型掺杂剂。本征发射极区128和非本征发射极区130的相应掺杂剂浓度可以在约1e19cm-3至1e21cm-3的范围内，但可以使用更高或更低的掺杂剂浓度。
在一个或多个实施例中，本征发射极区128包括单晶半导体材料(例如，单晶硅)。在一个或多个实施例中，非本征发射极区130包括多晶半导体材料(例如，多晶硅)。在一个或多个实施例中，本征发射极区128可以具有在约100埃至约1000埃之间的厚度。在一个或多个其它实施例中，本征发射极区128可以具有在约50埃至约5000埃之间的厚度，但可以使用其它厚度。
本征和非本征发射极区128、130可以通过接触层133耦合到发射极电极136，所述接触层133可以使用TiW、TiWN、WSi、CoSi、PtSi、NiPtSi或其它合适的材料中的一种或多种形成。例如，发射极电极136可以由铜、铝、钨或其它合适的导电材料形成。
氧化物层116可形成在非本征基极区114的顶部表面的一部分上。氮化物层118可以形成在氧化物层116的顶部表面正上方。非本征发射极区130的一部分可以形成在氮化物层118正上方，使得氧化物层116和氮化物层118可以直接安置在非本征发射极区130与非本征基极区114之间。氧化物层116和氮化物层118一起可以充当“发射极间隔件”，其在非本征发射极区130与非本征基极区114之间提供分离和电隔离作用。在一个或多个其它实施例中，发射极间隔件由一个或多个层形成，所述一个或多个层包括以下项中的一种或多种：SiO2、TEOS、SiN、SiON、Al2O3、A1N、旋涂玻璃或其它合适的电介质材料(例如，代替氧化物层116和/或氮化物层118或与所述氧化物层116和/或氮化物层118组合)。
发射极覆盖层124可以形成在本征基极区122上方(例如，正上方)，并且可以安置在本征发射极区128和非本征发射极区130的一部分下方。发射极覆盖层124可以形成发射极-基极结的一部分。
内部间隔件126可以安置在非本征发射极区130与以下项中的每一个之间：氮化物层118、氧化物层116和发射极覆盖层124。内部间隔件126可以包括一个或多个电介质层，并且可以在发射极覆盖层124与非本征发射极区130之间提供电绝缘。在一个或多个实施例中，内部间隔件126包括多个电介质层，例如氧化物-氮化物-氧化物(ONO)堆叠。在一个或多个其它实施例中，内部间隔件126可以由一个或多个层形成，所述一个或多个层包括以下项中的一种或多种：SiO2、TEOS、SiN、SiON、Al2O3、AlN、旋涂玻璃或其它合适的电介质材料。
在非本征基极区114由单晶半导体材料而非多晶半导体材料形成的实施例中，非本征基极区114的电阻减小，从而使得基极导体134与本征基极区122之间的基极电阻Rb有利地减小。由于单晶非本征基极区114具有提供不需要高度掺杂的缓冲区的单晶区112，因此可发生较少的掺杂剂扩散，从而减少扩散对基极-集电极结电容Cbc的影响。由于通过单晶区112与单晶非本征基极区114相关联的掺杂剂扩散减少，因此有利地减少了晶体管装置101的Cbc的非本征分量(例如，与具有与本征集电极区重叠的宽的、掺杂程度高的多晶非本征基极区的常规晶体管装置相比，这是实现足够低的基极电阻Rb所常规要求的)。在一个或多个实施例中，可以通过在非本征基极区114中包括一个或多个SiGe层和/或通过在非本征基极区114中包括SiGe超晶格来进一步降低非本征基极区114的电阻率和晶体管装置101的Cbc。
在实施例中，非本征基极区114包括单晶硅，集电极区包括单晶硅，本征基极区122包括单晶硅SiGe，发射极覆盖层124包括单晶硅，本征发射极区128包括单晶硅，并且非本征发射极区130包括多晶硅。
在通过一个或多个电介质层110将非本征基极区114与集电极区部分分离的实施例中，与在非本征基极与集电极区之间安置的电介质材料相对较少或没有电介质材料的常规晶体管装置相比，可以减少非本征基极区114与集电极区104(并且因此，与晶体管装置101的Cbc)之间的电容耦合。以此方式减少非本征基极区114与集电极区104之间的耦合可以允许集电极区104中更高的掺杂浓度，这可以有利地降低集电极电阻并增加晶体管装置101的fMax。
例如，晶体管装置101的一个或多个实施例可以具有约18％的基极电阻的减小、约70％的非本征基极电阻减小、约35％的基极-集电极电容的减小，并且与具有直接接触集电极区而没有任何电介质层插入其间的非本征基极区和/或具有多晶基极区的常规晶体管装置相比，fMax增加了约33％。在一些常规晶体管装置中，本征基极区必须至少部分地插入在非本征基极区与集电极区之间(例如，使得非本征基极区至少部分地与本征基极区重叠)，其中本征基极区与非本征基极区之间的较大重叠量对应于较低的基极电阻和较高的Cbc，从而产生基极电阻与Cbc之间的折衷。相比之下，晶体管装置101的本征基极区122并不插入在非本征基极区114与集电极区114之间，从而有利地避免了基极电阻与Cbc之间的折衷。
图2是描绘根据各种实施例的用于制造晶体管装置(例如图1的晶体管装置101)的至少一部分的方法200的工艺流程图。为了增强理解，图2可以与图3-图21同时观看，图3-图21是描绘根据各种实施例的图1的晶体管装置101处于制造的各个阶段的横截面视图。
首先参考图2的步骤202和图3，在制造阶段300，提供包括集电极区104和隔离区106的基底衬底102。如先前所提到，本例子仅示出了基底衬底102的一部分，并且应当理解，基底衬底102可以包括此处未示出的额外部分(例如，集电极区104和隔离区106的额外部分、绝缘体上硅(SOI)、背面金属化、穿硅通孔等)。在制造阶段300，如上所述，集电极区104的半导体材料可能已经掺杂有n型掺杂剂材料或p型掺杂剂材料。
在一个或多个实施例中，集电极区104可在由本征基极区122和非本征基极区114重叠的区域中大体上连续。在一个或多个其它实施例中，集电极区104可以通过额外隔离结构105至少部分地划分为第一部分和第二部分，其中第一部分通过区112耦合到非本征基极区114，而第二部分通过发射器层120耦合到本征基极区122。额外隔离区105可以在集电极区104的第一部分与第二部分之间提供电绝缘。
接下来参考图2的步骤204和图4，在制造阶段400期间，可以在基底衬底102的上表面108上形成一个或多个电介质层110(即，“第一电介质层”)，从而覆盖集电极区104和隔离区106。在实施例中，电介质层110可以通过在上表面108上沉积单个TEOS层来形成。在另一实施例中，电介质层110可以通过在上表面108上沉积TEOS层，然后在TEOS层上方沉积氮化物层来形成。在一个或多个其它实施例中，电介质层110可以通过在上表面108上或上方沉积SiO2、TEOS、SiN、SiON、Al2O3、AlN、旋涂玻璃或其它合适的电介质材料的一个或多个层来形成。
接下来参考图2的步骤206和图5，在制造阶段500期间，可以在一个或多个电介质层110中形成开口111，使得暴露出基底衬底102的上表面108的一部分(对应于集电极区104的上表面)。在一些实施例中，开口111可以使用一个或多个蚀刻工艺形成，所述蚀刻工艺可以包括一个或多个湿式化学蚀刻、反应离子蚀刻或其它合适的蚀刻工艺。对于一个或多个电介质层110包括由具有分别不同的蚀刻速率的不同的相应电介质材料形成的多个电介质层的实施例，可以使用多个蚀刻工艺来形成开口111。对于一个或多个电介质层110包括单个电介质层(例如，氧化物层)的实施例，可以使用单个蚀刻工艺(例如，各向异性或各向同性反应离子蚀刻工艺)。在一个或多个实施例中，可以使用图案化的光致抗蚀剂材料来保护在制造阶段500未被蚀刻的一个或多个电介质层110的表面，所述图案化的光致抗蚀剂材料可以在蚀刻工艺完成时被去除。
开口111可以形成在集电极区104上方，使得表面108的暴露部分对应于集电极区104的表面。在一个或多个实施例中，开口111具有基本上倾斜的侧壁(例如，垂直于上表面108对准的角度为约5至30度)。在一个或多个其它实施例中，开口111具有基本上竖直的侧壁(例如，垂直于上表面108对准/排列的角度小于5度)。
接下来参考图2的步骤208和图6，在制造阶段600期间，执行非选择性外延以在一个或多个电介质层110上方和开口111中生长半导体材料(例如，作为非限制性示例的硅)。在此，半导体材料的非选择性外延是指半导体材料在任何暴露的非结晶(例如，非晶)表面和任何暴露的结晶表面(例如，在电介质材料和半导体材料上)上外延生长的工艺。相比之下，半导体材料的选择性外延是指一种工艺，在所述工艺中，选择性化学的使用增加了半导体材料在非结晶(例如，非晶)表面上的晶种时间，以在一定程度上使得半导体材料有效地仅生长在暴露的结晶表面上，而不生长在非结晶表面上。对于非选择性外延，生长在单晶表面上的半导体材料具有单晶结构，并且生长在非结晶表面或多晶表面上的半导体材料具有多晶结构。
在一个或多个实施例中，在制造阶段600通过非选择性外延生长生长的半导体材料包括形成在一个或多个电介质层110的表面(其为非结晶)上的多晶半导体层602和形成在集电极区104的暴露表面(在本例子中为单晶)上的单晶半导体层604。在开口111中形成单晶半导体材料604。多晶半导体层602的部分可以延伸到至少部分地限定开口111的侧壁上。
接下来参考图2的步骤210和图7，在制造阶段700期间，在步骤208和制造阶段600沉积的半导体材料(例如，多晶半导体层602和单晶半导体材料604)可以被非晶化以形成非晶化半导体层702。在一个或多个实施例中，非晶化半导体层702可以通过在多晶半导体层602和单晶半导体材料604中离子注入锗(或者，在一个或多个其它实施例中离子注入氩(Ar)、氙(Xe)或锡(Sn))来形成，这可以将多晶半导体层602和单晶半导体材料604从具有相应的多晶结构和单晶结构改变为具有非晶结构。例如，可以在多晶半导体材料602和单晶半导体层604中注入1e15cm-2剂量的锗，以形成非晶化半导体层702。
当通过离子注入形成非晶化半导体层702时，一些离子可以穿过非晶化半导体层702到达非晶化半导体层702下方的一个或多个层，这可能在集电极区104中引起离子注入损伤。然而，在本例子中，一个或多个电介质层110可以有利地减轻对集电极区104的被一个或多个电介质层110重叠而不在发射极区128下方的部分的这种离子注入损伤。
接下来参考图2的步骤212和图8，在制造阶段800期间，执行非晶化半导体层702的外延再生长以形成单晶半导体层802(例如，在制造的稍后阶段，对应于非本征基极区114)。单晶半导体层802可以用作促进单晶半导体材料的后续外延生长的晶种层。例如，可以执行固相外延再生长(SPER)工艺以使非晶化半导体层702具有单晶结构，从而形成单晶半导体层802。在一个或多个实施例中，SPER工艺包括在约700℃下加热包括非晶化半导体层702的晶片约一分钟(例如，给定约0.5微米的非晶化半导体层702的厚度)。在一个或多个其它实施例中，SPER工艺包括在约600℃下加热晶片约15分钟(例如，给定约0.5微米的非晶化半导体层702的厚度)。
在一个或多个其它实施例中，可以在步骤212使用激光退火工艺代替SPER工艺。在激光退火工艺中，可以使用一个或多个激光器在短时间内加热表面附近的非晶化半导体层702的薄层，熔化非晶化半导体层702，并使得对可能在上面形成晶体管装置101的晶片上的其它装置的破坏最小。当非晶化半导体层702冷却时，它会经历快速再结晶，从而形成单晶半导体层802。
接下来参考图2的步骤214和图9，在制造阶段900期间，可以在单晶半导体层802上方生长额外的半导体材料902(有效地生长单晶半导体层802)。例如，非选择性外延可用于在单晶半导体层802上生长作为单晶半导体材料的额外半导体材料902。在一个或多个实施例中，额外半导体材料902包括硅。在一个或多个其它实施例中，额外半导体材料902包括SiGe。在一个或多个实施例中，额外半导体材料902原位掺杂有p型材料，例如C、B、O、In或另一合适的p型掺杂剂。在一个或多个其它实施例中，额外半导体材料902包括SiGe超晶格。在生长额外半导体材料902之后，单晶半导体层802可以基本上或完全填充开口111。
接下来参考图2的步骤216和图10，在制造阶段1000期间，可以在单晶半导体层802上方形成额外的电介质层(即，“第二电介质层”)。例如，氧化物层116可以沉积在单晶半导体层802上，并且氮化物层118可以沉积在氧化物层118上。在一个或多个其它实施例中，可以在单晶半导体层802上或上方形成一个或多个其它电介质层，例如SiO2、TEOS、SiN、SiON、Al2O3、A1N、旋涂玻璃或其它合适的电介质材料的一个或多个层，而不是氧化物层116和氮化物层118或除氧化物层116或氮化物层118之外。区112包括安置于开口111中的单晶半导体层802的一部分。
接下来参考图2的步骤218和图11，在制造阶段1100期间，氮化物层118、氧化物层116、单晶半导体层802和电介质层110的部分可以通过至少一种选择性蚀刻工艺去除，例如反应离子蚀刻(RIE)工艺、湿蚀刻工艺或这些工艺的组合。在一个或多个实施例中，可以在氮化物层118上方施加光致抗蚀剂层(未示出)，并将所述光致抗蚀剂层进行图案化以暴露待去除的材料区，然后可以执行一个或多个蚀刻工艺以去除氮化物层118、氧化物层116、单晶半导体层802和电介质层110的部分，然后可以去除光致抗蚀剂的图案化层(例如使用溶剂或其它合适的光致抗蚀剂剥离化学物质或工艺)。
在一个或多个实施例中，电介质材料1102的相对薄的层(电介质层110的一部分)可以在一个或多个蚀刻工艺之后保留在覆盖集电极104的上表面的蚀刻区中。此电介质材料薄层1102可以在光致抗蚀剂剥离或例如氮化物/氧化物/多晶硅/结晶硅RIE期间保护集电极104的表面。
在一个或多个蚀刻工艺之后保留的单晶半导体材料802的部分可以对应于非本征基极区114。非本征基极区114通过安置在区112中(即，在开口111中)的半导体材料耦合到集电极区104。
接下来参考图2的步骤220和图12，在制造阶段1200期间，可以形成覆盖电介质层110、非本征基极区114、氧化物层116和氮化物层118的侧壁(即，侧表面)的电介质间隔件1202，并且可以去除电介质材料层1102以暴露集电极区104的表面。例如，电介质材料层1102可以通过选择性蚀刻工艺(例如，RIE或湿法蚀刻工艺)去除，然后可以(例如，通过各向同性沉积工艺)沉积电介质材料以形成电介质间隔件1202。在一个或多个实施例中，电介质间隔件1202可以由氧化物材料形成，例如SiO2、Al2O3或其它合适的氧化物材料。在一个或多个其它实施例中，电介质间隔件1202由另一电介质材料形成，例如SiN、SiON或A1N。电介质间隔件1202可以在随后的外延生长工艺期间保护电介质层110、非本征基极区114、氧化物层116和氮化物层118的侧壁(例如，防止半导体材料的生长发生在这些层的侧壁上)。
接下来参考图2的步骤222和图13，在制造阶段1300期间，在基底衬底102的上表面108上(例如，在集电极层104的上表面上)形成发射器层120。发射器层120可以通过半导体材料的选择性外延生长来形成。在一个或多个实施例中，发射器层120可以由硅或另一合适的半导体材料形成。发射器层120可以由例如与集电极区104的半导体材料相同的半导体材料形成。
接下来参考图2的步骤224和图14，在制造阶段1400期间，在发射器层上形成半导体材料1402，以开始形成本征基极区122。半导体材料1402可以通过发射器层120上的半导体材料的选择性外延生长来形成。在实施例中，半导体材料1402可以是硅锗。在一个或多个其它实施例中，半导体材料1402可以是Si、Ge、SiGeC、GaAs、GaN、AlN、InN、InGaP或另一合适的半导体材料。半导体材料1402例如可以是单晶半导体材料。
接下来参考图2的步骤226和图15，在制造阶段1500期间，可以去除电介质间隔件1202。在一个或多个实施例中，电介质间隔件1202通过各向同性蚀刻工艺(例如，用于电介质间隔件1202包括氧化物的实施例的各向同性氧化物蚀刻工艺)去除。作为非限制性例子，各向同性蚀刻工艺可以是湿式蚀刻工艺。
接下来参考图2的步骤228和图16，在制造阶段1600期间，在去除电介质间隔件1202之后，可以执行半导体材料1402的进一步外延生长以形成本征基极区122。在一个或多个实施例中，可以在制造阶段1600期间执行选择性外延生长工艺，使得在先前形成的半导体材料1402上和非本征基极区114的侧壁1602(有时称为“侧表面1602”)上生长额外的半导体材料(例如，SiGe或另一合适的半导体材料)。这种额外的半导体材料例如可以是单晶半导体材料。
接下来参考图2的步骤230和图17，在制造阶段1700期间，可以在本征基极区122上形成发射极覆盖层124。在一个或多个实施例中，发射极覆盖层124可以通过半导体材料的选择性外延生长来形成。在一个或多个实施例中，发射极覆盖层124可以由硅锗形成。在一个或多个其它实施例中，发射极覆盖层124可以由Si、Ge、SiGeC、GaAs、GaN、AlN、InN、InGaP或另一合适的半导体材料形成。
接下来参考图2的步骤232，可以对上面正在形成晶体管装置101的晶片进行退火。例如，在初次退火工艺中，晶片可能被加热到900～1100℃。
接下来参考图2的步骤234和图18，在制造阶段1800期间，内部间隔件126可以形成在发射极覆盖层124的一部分上方。在一个或多个实施例中，内部间隔件126可以形成在发射极覆盖层124的第一部分的一个或多个表面上，而不是形成在发射极覆盖层124第二部分的表面上。内部间隔件126可以至少部分地形成在氧化物层116和氮化物层118的相应侧壁(即，侧表面)上。
在一个或多个实施例中，内部间隔件126是通过一种或多种电介质材料(例如SiO2、TEOS、SiN、SiON、Al2O3、AlN或其它合适的电介质材料)的各向同性沉积和对一种或多种电介质材料的后续选择性各向同性蚀刻形成的。在实施例中，内部间隔件126通过依次选择性各向同性沉积第一氧化物层、氮化物层和第二氧化物层而形成，使得氮化物层安置在内部间隔件126的第一氧化物层和第二氧化物层之间。
接下来参考图2的步骤236和图19，在制造阶段1900期间，执行非选择性外延生长工艺以在发射极覆盖层124、内部间隔件126和氮化物层118上方沉积半导体材料。外延生长工艺是非选择性的，这使得单晶半导体材料生长在发射极覆盖层124上以形成本征发射极区128，并使得多晶半导体材料生长于氮化物层118和内部间隔件126上以形成非本征发射极区130。在实施例中，本征发射极区128和非本征发射极区130可以各自由硅形成。在一个或多个其它实施例中，本征发射极区128和非本征发射极区130可以由一种或多种其它合适的半导体材料形成，例如Si、Ge、SiGeC、GaAs、GaN、AlN、InN或InGaP作为非限制性例子。
接下来参考图2的步骤238和图20，在制造阶段2000期间，通过一个或多个蚀刻工艺(例如，相应的各向异性蚀刻工艺，例如各向异性RIE工艺)去除非本征发射极区130、氧化物层116和氮化物层118的多晶材料的部分。在制造阶段2000被去除的这些层的部分可以(在去除之前)安置在非本征基极区114上方。
接下来参考图2的步骤240(ANNEAL)，可以对上面正在形成晶体管装置101的晶片再次进行退火。例如，在第二次退火工艺中，晶片可能被加热到900～1100℃。
接下来参考图2的步骤242和图21，在制造阶段2100期间，形成接触层132和133、基极电极134和发射极电极136。接触层132可以形成在非本征基极区114上。接触层133可以形成在非本征发射极区130和本征发射极区128上方。基极电极134可以形成在非本征基极区114上方，并且可以形成在接触层132正上方。发射极电极136可以形成在本征发射极区128上方，并且可以形成在接触层133正上方。在实施例中，接触层132和133是通过硅化工艺形成的。在一个或多个实施例中，接触层132和133包括TiW、TiWN、WSi、CoSi、PtSi、NiPtSi中的一种或多种，或者一种或多种其它合适的材料。在一个或多个实施例中，基极电极134和发射极电极136可以包括铜、铝、钨或另一种合适的导电材料中的一种或多种。
图22是描绘根据各种实施例的用于制造晶体管装置(例如，图29的晶体管装置2900)的至少一部分的方法2200的工艺流程图。例如，当制造这样的晶体管装置时，可以执行方法2200的步骤2202-2212来代替图2的方法200的步骤206至214。为了增强理解，图22可以与图23-图28同时观看，图23-图28是描绘根据各种实施例的处于制造的各个阶段的晶体管装置(例如，图29的晶体管装置2900)的横截面视图。结合图22-图29描述的各种元件可以类似于图1的晶体管101的对应元件，并且类似的附图标记可以用来指代类似的元件。
首先参考步骤2202和图23，在制造阶段2300，可以在一个或多个电介质层110中形成开口2302，使得暴露出基底衬底102的上表面108(对应于集电极区104的上表面)的一部分。开口2302可以使用一个或多个蚀刻工艺形成，所述蚀刻工艺可以包括一个或多个湿式化学蚀刻、反应离子蚀刻或其它合适的蚀刻工艺。在实施例中，使用各向异性蚀刻工艺形成开口2302。在一个或多个实施例中，限定开口2302的一个或多个电介质层110的侧壁可以是基本上竖直的(即，在从基底衬底102的上表面108的法线的5％至10％内延伸)。对于一个或多个电介质层110包括由具有分别不同的蚀刻速率的不同的相应电介质材料形成的多个电介质层的实施例，可以使用多个蚀刻工艺来形成开口2302。对于一个或多个电介质层110包括单个电介质层(例如，氧化物层)的实施例，可以使用单个蚀刻工艺(例如，各向异性或各向同性反应离子蚀刻工艺)。在一个或多个实施例中，可以使用图案化的光致抗蚀剂材料来保护在制造阶段500未被蚀刻的一个或多个电介质层110的表面，所述图案化的光致抗蚀剂材料可以在蚀刻工艺完成时被去除。
参考步骤2204和图24，在制造阶段2400期间，执行选择性外延以在开口2302中生长半导体材料(例如，作为非限制性例子的硅)，以形成晶种区2402。晶种区2402可以包括单晶半导体材料。在一个或多个实施例中，晶种区2402的单晶半导体材料可以与集电极区104的单晶半导体材料相同。
参考步骤2206和图25，在制造阶段2500期间，执行非选择性外延以在晶种区2402和一个或多个电介质层110上方生长半导体材料(例如，作为非限制性例子的硅)。非选择性外延工艺可以延伸晶种区2402的单晶半导体材料，同时在一个或多个电介质层110上方形成多晶半导体层2502。
参考步骤2208和图26，在制造阶段2600期间，多晶半导体层2502和晶种区2402中的半导体材料的一部分可以被非晶化以产生非晶半导体层2602。在一个或多个实施例中，非晶化半导体层2602可以通过在多晶半导体层2502和晶种区2402中的半导体材料的一部分中离子注入锗(或者，在一个或多个其它实施例中注入Xe、Ar或Sn)来形成，这可以改变多晶半导体层2502和晶种区2402中的半导体材料的(单晶)部分以具有相应非晶结构。
参考步骤2210和图27，在制造阶段2700期间，执行非晶化半导体层2602的外延再生长以形成单晶半导体层2702(例如，在制造的稍后阶段，对应于非本征基极区114)。单晶半导体层2702可以用作促进单晶半导体材料的后续外延生长的晶种层。例如，可以执行固相外延再生长(SPER)工艺以使非晶化半导体层2602具有单晶结构，从而形成单晶半导体层2702。在一个或多个实施例中，SPER工艺包括在约700℃下加热包括非晶化半导体层2602的晶片约一分钟(例如，从而产生与晶种区相距约0.5微米的单晶半导体层2702)。在一个或多个其它实施例中，SPER工艺包括在约600℃下加热晶片约15分钟(例如，从而产生与晶种区相距约0.5微米的单晶半导体层2702)。
参考步骤2212和图28，在制造阶段2800期间，可以在单晶半导体层2702上方生长额外半导体材料2802(通过添加额外半导体材料2802有效地增加单晶半导体层2702的厚度)。例如，非选择性外延可用于在单晶半导体层2702上生长作为单晶半导体材料的额外半导体材料2802。在一个或多个实施例中，额外半导体材料2802包括硅。在一个或多个其它实施例中，额外半导体材料2802包括SiGe。在一个或多个实施例中，额外半导体材料2802原位掺杂有p型材料，例如C、B、O、In或另一合适的p型掺杂剂。在一个或多个其它实施例中，额外半导体材料2802包括SiGe超晶格。
图29示出了根据实施例的晶体管装置2900的横截面侧视图。在一些实施例中，晶体管装置2900可以至少部分地使用图22的方法2200和/或图23-图28的制造步骤2300、2400、2500、2600、2700、2800来制造。如图所示，连接集电极区104和非本征基极区114的晶种区2402可以包括形成在开口2302中的半导体材料(例如，单晶半导体材料)，所述半导体材料可以具有基本上竖直的侧壁(例如，在基底衬底102的上表面108的法线的约5％至10％范围内延伸的侧壁)。晶体管装置2900的一个或多个其它方面或元件可以类似于图1的晶体管装置101的那些方面或元件，并且为了简洁起见，这里不重复对它们的描述。
图30是描绘根据各种实施例的用于制造晶体管装置(例如，图38的晶体管装置3800)的至少一部分的方法3000的工艺流程图。例如，当制造这样的晶体管装置时，可以执行方法3000的步骤3002-3014来代替图2的方法200的步骤228和230。为了增强理解，图30可以与图31-图37同时观看，图31-图37是描绘根据各种实施例的处于制造的各个阶段的晶体管装置(例如，图30的晶体管装置3800)的横截面视图。结合图31-图38描述的各种元件可以类似于图1的晶体管101的对应元件，并且类似的附图标记可以用来指代类似的元件。
首先参考步骤3002和图30，在制造阶段3100，在去除电介质间隔件1202之后(例如，在与图2的步骤226相关联的图15的制造阶段1500)，可以执行非选择性外延生长工艺以形成本征基极区122。例如，非选择性外延生长工艺可以基本上同时进一步生长单晶半导体材料1402，在非本征基极区114的侧壁3104(有时称为“侧表面3104”)上生长单晶半导体材料，并且在氮化物层118的上表面以及氮化物层118和氧化物层116的侧壁上生长第一多晶半导体层3102。在一些实施例中，非选择性外延生长工艺可以包括SiGe或另一合适的半导体材料的外延生长。在一些实施例中，通过制造阶段3100的非选择性外延生长工艺生长的半导体材料是与半导体材料1402相同类型的半导体材料(但不一定是结晶结构)，例如(但不限于)Si、Ge、SiGe、SiGeC、GaAs、GaN、AlN、InN、InGaP或另一合适的半导体材料。
参考步骤3004和图32，在制造阶段3200，可以执行非选择性外延生长工艺，以在本征基极区122上形成发射极覆盖层124(例如，单晶半导体材料层)，并且在第一多晶半导体材料3102上形成第二多晶半导体层3202。在一个或多个实施例中，发射极覆盖层124和第二多晶半导体层3202可以由硅锗形成。在一个或多个其它实施例中，发射极覆盖层124和第二多晶半导体层3202可以由Si、Ge、SiGeC、GaAs、GaN、AlN、InN、InGaP或另一合适的半导体材料形成。
参考步骤3006和图33，在制造阶段3300，牺牲材料3302可以沉积在发射极覆盖层124和第二多晶半导体层3202上方。在一个或多个实施例中，牺牲材料3302可以是电介质材料，例如SiO2、TEOS、SiN、SiON、Al2O3、A1N或其它合适的电介质材料。在一个或多个其它实施例中，牺牲材料3302可以是光致抗蚀剂材料，例如基于环氧树脂的聚合物光致抗蚀剂材料、基于非化学计量的硫醇烯(OSTE)聚合物的光致抗蚀剂材料、基于三氧化硅烷(HSQ)的光致抗蚀剂材料、基于重氮基萘醌(DNQ)-酚醛清漆的光致抗蚀剂材料或另一合适类型的光致抗蚀剂材料。
参考步骤3008和图34，在制造阶段3400，去除牺牲材料3302的一部分。在牺牲材料3302包括电介质材料的一个或多个实施例中，可以通过例如湿式蚀刻工艺之类的蚀刻工艺去除牺牲材料3302的部分。在实施例中，牺牲材料3302可以包括氧化物材料，并且缓冲氧化物蚀刻(BOE)工艺(例如，使用氢氟酸(HF)作为蚀刻剂)或RIE工艺可以去除牺牲材料3302的部分。在牺牲材料3302包括光致抗蚀剂材料的一个或多个其它实施例中，可以通过光刻工艺(例如，将光致抗蚀剂材料选择性暴露于紫外光且随后使用例如光致抗蚀剂剥离剂之类的碱性介质或溶剂去除牺牲材料3302的部分)或RIE工艺去除牺牲材料3302的部分。在去除牺牲材料3302的部分之后，暴露出第二多晶半导体层3202的上表面，并且牺牲材料3302的剩余部分覆盖发射极覆盖层124。
参考步骤3010和图35，在制造阶段3500，第一多晶半导体层3102和第二多晶半导体层3202的部分(例如，包括在制造阶段3400和步骤3008通过去除牺牲材料3302的部分而暴露的那些部分)可以通过蚀刻工艺去除。例如，用于去除第一多晶半导体层3102和第二多晶半导体层3202的部分的蚀刻工艺可以包括化学湿式蚀刻工艺、RIE工艺或另一合适的蚀刻工艺。如图所示，第一多晶半导体层3102和第二多晶半导体层3202的一些部分没有被蚀刻工艺去除，并且可以保留在本征基极区122和发射极覆盖层124上方，使得在蚀刻工艺期间保护本征基极区122和发射极覆盖层124。这可以防止或减轻在制造阶段3500和步骤3010去除第一多晶半导体层3102和第二多晶半导体层3202的部分时可能另外会不合期望地去除本征基极区122和发射极覆盖层124的部分的不合期望的上方蚀刻。
参考步骤3012和图36，在制造阶段3600，在第一多晶半导体层3102和第二多晶半导体层3202的剩余部分上方以及牺牲材料3302与氧化物层116之间形成氮化物材料3602。例如，氮化物材料3602可以覆盖氧化物层116的侧壁。以这种方式，氮化物材料3602可以在随后去除牺牲材料3302期间(例如，在步骤3014和/或图7的制造阶段3700)至少保护氧化物层116的侧壁。例如，在牺牲材料3302包括氧化物材料的一个或多个实施例中，用于去除牺牲材料3302的剩余部分的化学物质(例如，HF或另一合适的氧化物蚀刻剂)可能会在不是为了通过氮化物材料3602和氮化物层118保护氧化物层116的情况下，不合期望地去除(蚀刻)氧化物层116的部分。
应注意，在本例子中使用氮化物材料3602来保护氧化物层116是为了说明而非限制。在一个或多个其它实施例中，除了氮化物之外的材料(例如，氟化铝(AlF3)，相对于用于去除牺牲材料3302的蚀刻工艺具有比氧化物层116慢的蚀刻速率的光致抗蚀剂或替代有机材料或另一合适电介质材料)可以替代氮化物材料3602而形成为覆盖氧化物层116的侧壁，以在随后去除牺牲材料3302期间保护氧化物层116。
在牺牲材料3302包括光致抗蚀剂材料的一个或多个实施例中，可以省略步骤3012和制造阶段3600，因为当随后使用溶剂、碱性介质、灰化/等离子体剥离或其它合适的光致抗蚀剂剥离剂化学物质去除牺牲材料3302时，可能不需要保护剩余部分，因为这样的材料通常不会去除或损坏例如氧化物层116或124的顶表面的氧化物材料。因此，在这样的实施例中，氮化物材料3602不形成在第一多晶半导体层3102和第二多晶半导体层3202的剩余部分上方并且邻近于氧化物层116。
参考步骤3014和图37，在制造阶段3700，去除牺牲材料3302的剩余部分。在牺牲材料3302包括氧化物材料的一个或多个实施例中，可以使用例如BOE工艺之类的化学湿式蚀刻工艺来去除牺牲材料3302。在牺牲材料3302包括光致抗蚀剂材料的一个或多个实施例中，可以使用溶剂、碱性介质或其它光致抗蚀剂剥离剂来去除牺牲材料3302。
图38示出了根据实施例的晶体管装置3800的横截面侧视图。在一些实施例中，晶体管装置3800可以至少部分地使用图30的方法3000和/或图31-图37的制造步骤3100、3200、3300、3400、3500、3600和/或3700来制造。如图所示，第一多晶半导体层3102和第二多晶半导体层3202的剩余部分可以安置在本征基极区122和发射极覆盖层124上方以及内部间隔件126与氧化物层116之间。氮化物材料3602可以安置在第一多晶半导体层3102和第二多晶半导体层3202的剩余部分上方以及内部间隔件126与氧化物层116之间。如先前所指示，对于牺牲材料3302包括光致抗蚀剂材料的一个或多个实施例，可以省略氮化物材料3602。晶体管装置3800的一个或多个其它方面或元件可以类似于图1的晶体管装置101的那些方面或元件，并且为了简洁起见，这里不重复对它们的描述。
应理解，除了本文所描述的那些处理步骤之外，还可以执行其它处理步骤来完成图1、图29、图38的晶体管装置101、2900、3800中的任何一个，包括但不限于对额外电介质层和/或金属层的沉积和图案化。
如本文所使用，词语“示例性”和“例子”意味着“充当例子、个例或说明”。本文中描述为示例性的任何实施方案不一定解释为比其它实施方案优选或有利。此外，不希望受到前述技术领域、背景技术或具体实施方式中呈现的任何所表达或暗示的理论的束缚。
另外，本文包含的各图中所示的连接线意图表示各种元件之间的示例性功能关系和/或物理耦合。应注意，在主题的实施例中可以存在许多替换性或额外的功能关系或物理连接。此外，本文还可以仅出于参考的目的使用某些术语，并且因此这些术语并不旨在具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。
前文描述是指元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件通信)，并且不必以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件直接或间接接合到另一个元件(或直接或间接以电学或其它方式与另一个元件连通)，而不一定以机械方式接合。因此，虽然图中示出的示意图描绘元件的一个示例性布置，但是所描绘主题的实施例中可以存在另外的介入元件、装置、特征或组件。
尽管先前详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不意图以任何方式限制所要求主题的范围、适用性或配置。实际上，前述具体实施方式将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便指南。应理解，可以在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。

Claims (10)

1.一种方法，其特征在于，包括：
在晶体管装置的包括隔离区和集电极区的衬底上方形成第一电介质层；
在所述第一电介质层中形成开口以暴露所述集电极区的上表面的一部分；
在所述第一电介质层上方并且在所述开口中形成单晶半导体层；
在所述单晶半导体层上方形成第二电介质层和第三电介质层；
去除所述单晶半导体层的第一部分和所述第一电介质层、所述第二电介质层和所述第三电介质层的部分，其中在去除所述第一部分之前所述第一部分与所述集电极区重叠，其中所述晶体管装置的非本征基极区包括所述单晶半导体层的第二部分；
通过在所述集电极区上方形成第一半导体材料而形成所述晶体管装置的本征基极区；以及
通过在所述本征基极区和所述非本征基极区的一部分上方形成第二半导体材料而形成所述晶体管装置的发射极区。
2.根据权利要求1所述的方法，其特征在于，形成所述单晶半导体层包括：
在所述第一电介质层上方并且在所述开口中形成第三半导体材料；
使所述第一半导体材料非晶化以形成非晶化半导体层；
对所述非晶化半导体层执行外延再生长以产生所述单晶半导体层；以及
通过外延生长增加所述单晶半导体层的厚度。
3.根据权利要求2所述的方法，其特征在于，形成所述本征基极区包括：
在邻近于所述第一电介质层的所述集电极区上方形成第四半导体材料的发射器层；以及
在所述发射器层上形成所述第一半导体材料。
4.根据权利要求3所述的方法，其特征在于，在所述发射器层上形成所述第一半导体材料包括：
通过选择性外延生长在所述发射器层上形成所述第一半导体材料。
5.根据权利要求3所述的方法，其特征在于，在所述发射器层上形成所述第一半导体材料包括：
通过非选择性外延生长在所述发射器层上形成所述第一半导体材料。
6.根据权利要求3所述的方法，其特征在于，形成所述发射极区包括：
通过外延生长在所述第一半导体材料上形成覆盖层；以及
在所述覆盖层和所述第三电介质层上形成所述第二半导体材料，其中所述第二半导体材料包括形成在所述覆盖层上的单晶部分和形成在所述第三电介质层上的多晶部分。
7.根据权利要求6所述的方法，其特征在于，另外包括：
在所述覆盖层的一部分上方并且邻近于所述第二电介质层和所述第三电介质层形成内部间隔件，其中所述内部间隔件包括使所述覆盖层和所述第二电介质层与所述发射极区的所述第二半导体材料的所述多晶部分分离的一个或多个电介质材料层。
8.根据权利要求1所述的方法，其特征在于，所述非本征基极区通过所述第一电介质层中的所述开口耦合到所述集电极区。
9.根据权利要求1所述的方法，其特征在于，所述衬底另外包括将所述集电极区分离为第一部分和第二部分的额外隔离区，其中所述集电极区的所述第一部分耦合到所述非本征基极区，并且所述集电极区的所述第二部分耦合到所述本征基极区。
10.一种晶体管装置，其特征在于，包括：
衬底，其包括集电极区和隔离区；
第一电介质层，其安置在所述衬底上方；
安置在所述第一电介质层上方的非本征基极区，所述非本征基极区包括单晶半导体材料，其中所述非本征基极区通过所述第一电介质层中的开口耦合到所述集电极区；
本征基极区，其安置成邻近于所述非本征基极区并且在所述集电极区上方；以及
发射极区，其安置在所述本征基极区上方。
CN202310729772.8A 2022-07-19 2023-06-19 具有非本征基极区的半导体装置及其制造方法 Pending CN117423618A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/813,504 US20240030308A1 (en) 2022-07-19 2022-07-19 Semiconductor device with extrinsic base region and method of fabrication therefor
US17/813,504 2022-07-19

Publications (1)

Publication Number Publication Date
CN117423618A true CN117423618A (zh) 2024-01-19

Family

ID=87158213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310729772.8A Pending CN117423618A (zh) 2022-07-19 2023-06-19 具有非本征基极区的半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20240030308A1 (zh)
EP (1) EP4310914A1 (zh)
CN (1) CN117423618A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134454A (en) * 1990-09-26 1992-07-28 Purdue Research Foundation Self-aligned integrated circuit bipolar transistor having monocrystalline contacts
US8786051B2 (en) * 2012-02-21 2014-07-22 International Business Machines Corporation Transistor having a monocrystalline center section and a polycrystalline outer section, and narrow in-substrate collector region for reduced base-collector junction capacitance
US8810005B1 (en) * 2013-03-01 2014-08-19 International Business Machines Corporation Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region
US9111986B2 (en) * 2014-01-09 2015-08-18 International Business Machines Corporation Self-aligned emitter-base-collector bipolar junction transistors with a single crystal raised extrinsic base
US10211090B2 (en) * 2016-10-12 2019-02-19 Globalfoundries Inc. Transistor with an airgap for reduced base-emitter capacitance and method of forming the transistor

Also Published As

Publication number Publication date
EP4310914A1 (en) 2024-01-24
US20240030308A1 (en) 2024-01-25

Similar Documents

Publication Publication Date Title
EP1132954B1 (en) Process for forming a silicon-germanium base of a heterojunction bipolar transistor
US9324846B1 (en) Field plate in heterojunction bipolar transistor with improved break-down voltage
CN100411190C (zh) BiCMOS结构和在BiCMOS工艺中形成基极的方法
US7388237B2 (en) Local collector implant structure for heterojunction bipolar transistors
US9368608B1 (en) Heterojunction bipolar transistor with improved performance and breakdown voltage
WO2007147691A1 (en) Bipolar transistor with dual shallow trench isolation and low base resistance
US10134880B2 (en) Self-aligned bipolar junction transistors with a base grown in a dielectric cavity
US7521327B2 (en) High fT and fmax bipolar transistor and method of making same
US20030107051A1 (en) Super self -aligned heterojunction biplar transistor and its manufacturing method
WO2003088362A1 (fr) Dispositif semi-conducteur et procede de fabrication correspondant
EP4310914A1 (en) Semiconductor device with monocrystalline extrinsic base region and method of fabrication therefor
US11901414B2 (en) Semiconductor device with a defect layer and method of fabrication therefor
EP3843159A1 (en) Semiconductor device with a base link region and method therefor
US11855173B2 (en) Transistor with monocrystalline base structures
US11855197B2 (en) Vertical bipolar transistors
US11916135B2 (en) Bipolar transistor
EP1418615A1 (en) Fabrication of self-aligned bipolar transistor
JP2006049345A (ja) バイポーラトランジスタおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication