CN117370267A - 片上系统、片上系统的电压控制方法及终端 - Google Patents

片上系统、片上系统的电压控制方法及终端 Download PDF

Info

Publication number
CN117370267A
CN117370267A CN202210769914.9A CN202210769914A CN117370267A CN 117370267 A CN117370267 A CN 117370267A CN 202210769914 A CN202210769914 A CN 202210769914A CN 117370267 A CN117370267 A CN 117370267A
Authority
CN
China
Prior art keywords
memory
voltage
physical layer
chip
related device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210769914.9A
Other languages
English (en)
Inventor
刘卓睿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zeku Technology Shanghai Corp Ltd
Original Assignee
Zeku Technology Shanghai Corp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zeku Technology Shanghai Corp Ltd filed Critical Zeku Technology Shanghai Corp Ltd
Priority to CN202210769914.9A priority Critical patent/CN117370267A/zh
Priority to PCT/CN2023/074517 priority patent/WO2024001192A1/zh
Publication of CN117370267A publication Critical patent/CN117370267A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Sources (AREA)

Abstract

本申请实施例公开了一种片上系统、片上系统的电压控制方法及终端，属于存储技术领域。所述片上系统包括：主设备和多个存储相关器件；所述主设备是具有数据处理能力的器件；所述主设备和所述多个存储相关器件中的至少一个相连；所述多个存储相关器件包括：运行在至少两个电压域的至少两组存储相关器件；其中，所述至少两个电压域是相互独立的电压域，所述至少两个电压域和所述至少两组存储相关器件一一对应。通过将片上系统划分为至少两个独立的电压域，每个独立的电压域可以单独实现工作电压而互不影响，实现了对片上系统更细粒度、更灵活的电压控制，支持独立地控制电压域内的器件处于低功耗电压状态，有效降低了片上系统的功耗。

Description

片上系统、片上系统的电压控制方法及终端
技术领域
本申请实施例涉及存储技术领域，特别涉及一种片上系统、片上系统的电压控制方法及终端。
背景技术
在诸如手机、平板电脑之类的移动终端中设置有片上系统。该片上系统集成有中央处理器(Central Processing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)、存储器、电源管理芯片等各种电气元件。
在片上系统工作时，由电源管理芯片为片上系统的其它电气元件提供供电。但随着技术发展，片上系统集成的电气元件越来越多，单位时间内的功耗越来越大，导致移动终端的续航能力无法满足设计需求。
发明内容
本申请实施例提供了一种片上系统、片上系统的电压控制方法及终端。所述技术方案如下：
根据本申请的一个方面，提供了一种片上系统，所述片上系统包括：主设备和多个存储相关器件；
所述主设备是具有数据处理能力的器件；所述主设备和所述多个存储相关器件中的至少一个相连；
所述多个存储相关器件包括：运行在至少两个电压域的至少两组存储相关器件；
其中，所述至少两个电压域是相互独立的电压域，所述至少两个电压域和所述至少两组存储相关器件一一对应。
根据本申请的一个方面，提供了一种片上系统的电压控制方法，所述方法应用于如上所述的片上系统中，所述方法包括：
所述主设备控制运行在目标电压域的存储相关器件处于低功耗电压，所述目标电压域是所述至少两个电压域中的至少一个电压域；
其中，所述低功耗电压是小于正常工作电压的工作电压。
根据本申请的一个方面，提供了一种终端，所述终端上设置有存储器和如上所述的片上系统。该存储器可以是双倍数据速率DDR存储器。
本申请实施例提供的技术方案至少包括如下有益效果：
通过将片上系统划分为至少两个独立的电压域，每个电压域的工作电压可以单独控制，而不受相邻电压域的影响，实现了对不同的存储相关器件进行更细粒度、更灵活的电压控制，支持控制片上系统上的一部分存储相关器件处于低功耗电压状态，在满足不同工作状态下电压需求的前提下有效降低了片上系统的功耗。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中内存读取架构的架构示意图；
图2是本申请一个示例性实施例示出的片上系统的结构示意图；
图3是本申请一个示例性实施例示出的片上系统的电压域示意图；
图4是本申请一个示例性实施例示出的物理层接口的结构示意图；
图5是本申请一个示例性实施例示出的片上系统的电压域示意图；
图6是本申请一个示例性实施例示出的片上系统的结构示意图；
图7是本申请一个示例性实施例示出的片上系统的结构示意图；
图8是本申请一个示例性实施例示出的片上系统的结构示意图；
图9是本申请一个示例性实施例示出的片上系统的结构示意图；
图10是本申请一个示例性实施例示出的片上系统的结构示意图；
图11是本申请一个示例性实施例示出的片上系统的结构示意图；
图12是本申请一个示例性实施例示出的片上系统的电压控制方法的流程图；
图13是本申请一个示例性实施例示出的片上系统的电压控制方法的示意图；
图14是本申请一个示例性实施例示出的终端的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
相关技术中的片上系统(System on Chip，SoC)，如图1所示，终端中设置有N个主设备(Master)101至10N，主设备包括但不限于中央处理器(Central Processing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)、神经网络处理器(Neural-networkProcessing Unit，NPU)、数字信号处理器(Digital Signal Processor，DSP)等处理器，以及图像传感器(Image Sensor)、图像信号处理单元(Image Signal Processing Unit，ISP)、视频处理单元(Video Processing Unit，VPU)等非处理器。上述主设备在运行过程中均具有内存数据读和/或写的需求。
图1中各个主设备101至10N与主总线11建立有4条总线链路，以通过总线链路向主总线11发送数据读写指令。主总线11与存储控制装置的从总线12之间也建立有4条链路，而从总线12则与4个控制器13之间建立有4条内存通道。进行数据读写时，从总线12将数据读写指令发送某一内存通道对应的控制器13，由控制器13通过物理层接口14实现对存储器15的数据读写。相关技术中，主设备与主总线11、从总线12、控制器13和物理层接口14均处于同一电压域，在上述部分中的任一部分需要处于高电压状态时，其它部分也需要处于高电压状态下，导致该片上系统的功耗较大，影响终端的续航能力。
其中，从总线12、控制器13和物理层接口14可认为是存储相关器件。该存储相关器件是用于提供主设备和存储器之间的数据通路的器件。
基于上述问题，本申请实施例对片上系统进行改进，使得片上系统上的主设备或不同的存储相关器件运行在独立的电压域中，满足工作需求的前提下有效降低片上系统的功耗。下面通过示意性的实施例对片上系统的结构以及工作原理进行说明。
本申请中的片上系统可以运用于移动终端，如智能手机、智能手表、电子书阅读器、平板电脑、膝上便携计算机、台式计算机、电视机、游戏机、增强现实(AugmentedReality，AR)终端、虚拟现实(Virtual Reality，VR)终端和混合现实(Mixed Reality，MR)终端、可穿戴式设备、车载设备、电子标签等。
图2示出了本申请一个示例性实施例提供的片上系统200的结构示意图。本实施例中的片上系统200包括：主设备201、主总线(Primary Bus)203、从总线(Secondary Bus)205、存储控制器207以及物理层(Physical Layer，PHY)接口209。其中，主总线203、从总线205、存储控制器207和物理层接口209均为存储相关器件。
主设备201是具有数据处理能力的器件，即具有数据访问需求的设备，该设备可以包括处理器或者非处理器。其中，处理器可以包括CPU、GPU、NPU、DSP等等，而非处理器可以包括图像传感器、ISP、VPU等等。主设备201可以是有数据读和写的需求的主设备，如处理器，也可能只有读或者写的需求，如图像传感器。主设备201是否同时具有读和写的需求不构成对本申请的限定。本申请实施例中以处理器包括CPU、GPU和NPU，非处理器包括图像传感器与VPU为例进行示意性说明，但并不对此构成限定。
其中，处理器利用各种接口和线路连接整个终端设备内的各个部分，通过运行或执行存储在存储器内的指令、程序、代码集或指令集，以及调用存储在存储器内的数据，执行终端设备的各种功能和处理数据。
在一些实施例中，处理器可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable Logic Array，PLA)中的至少一种硬件形式来实现。
处理器可集成CPU、GPU、NPU和基带芯片等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；NPU用于实现AI功能；基带芯片用于处理无线通信。
主设备201和多个存储相关器件中的至少一个相连。示例性地，主设备201通过主总线203与其它存储相关器件相连。
在一些实施例中，主设备201与主总线203之间通过m条链路相连，主总线203则通过对不同主设备对应的链路进行交织，从而与从总线205建立m条链路，m为不小于1的整数。本申请实施例以m为4为例进行说明。
在一些实施例中，主设备201与主总线203之间的链路，以及主总线201与从总线203之间的链路采用相同的总线协议。比如，该链路均采用先进可扩展接口(AdvancedeXtensible Interface，AXI)总线协议。本申请实施例并不对链路所采用的具体总线协议进行限定。
在一些实施例中，主总线203实现成为系统缓存(System Cache，SC)总线，或者，主总线实现成为SC总线和SC片(或称条带，Slice)。可选地，SC片数量为m。主总线203具有数据缓存能力。
从总线205与存储控制器207相连。存储控制器207包括k个控制器(对应k条内存通道)，k为正整数。示例性地，从总线205与存储控制器207之间的链路采用AXI协议。本申请实施例并不对链路所采用的具体总线协议进行限定。
在一些实施例中，从总线实现成为双倍数据速率(Double Data Rate，DDR)总线。示例性地，从总线205包括DDR总线2051、DDR总线2052、DDR总线2053和DDR总线2054。
在一些实施例中，从总线205与存储控制器207之间建立有k条内存通道。其中，内存通道的数量与主总线203或从总线205中的分路结构相关，k可以为m的整数倍或者非整数倍，本实施例对此不作限定。示例性地，主总线与从总线之间建立有4条链路，经过从总线分路后，从总线与8个控制器相连，建立8条内存通道。示例性地，存储控制器(DDRcontroller，DMC)包括DMC 2071、DMC 2072、DMC 2073、DMC 2074、DMC 2075、DMC 2076、DMC2077和DMC 2078。
存储控制器207与物理层接口209之间建立有k条内存通道，存储控制器207通过物理层接口209实现对存储器的数据读写。示例性地，物理层接口209包括DDR PHY 2091、DDRPHY 2092、DDR PHY 2093、DDR PHY 2094、DDR PHY 2095、DDR PHY 2096、DDR PHY 2097和DDR PHY 2098。
在一些实施例中，物理层接口209中包括N组物理层接口，N为不小于1的正整数。比如，将8个物理层接口209划分为两组，每4个物理层接口209为一组；或者，将8个物理层接口209划分为两组，2个物理层接口209为一组，6个物理层接口209为另一组；或者，将8个物理层接口209划分为两组，1个物理层接口209为一组，7个物理层接口209为另一组。
本申请实施例中，主设备和多个存储相关器件可以运行在相同或不同的电压域中，多个存储相关器件包括运行在至少两个电压域的至少两组存储相关器件。其中，该至少两个电压域是相互独立的电压域，该至少两个电压域和至少两组存储相关器件一一对应。不同的电压域之间互不影响。
在一些实施例中，针对存储相关器件对应的至少两个电压域，主设备运行在该至少两个电压域中的一个电压域中；或者，主设备运行在与该至少两个电压域独立的另一电压域中，比如，顶层(TOP)电压域。
本申请实施例中，至少两组存储相关器件中的每组存储相关器件包括：主总线203、从总线205、存储控制器207、物理层接口209中的至少一种器件。
本申请实施例中，多个存储相关器件的至少两个电压域分布情况至少可以分为以下四类：
类型一：分为两个电压域；
类型二：分为三个电压域；
类型三：分为四个电压域；
类型四：分为3+N个电压域。
接下来介绍四种类型下多个存储相关器件的电压域分布情况：
类型一：分为两个电压域
该类型中，至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，和，运行在第二电压域的第二存储相关器件。
在一些实施例中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205、存储控制器207和物理层接口209。
在一些实施例中，第一存储相关器件包括主总线203和从总线205，第二存储相关器件包括存储控制器207和物理层接口209。
在一些实施例中，第一存储相关器件包括主总线203，从总线205和存储控制器207，第二存储相关器件包括物理层接口209。
在一些实施例中，物理层接口209包括N组物理层接口，该N组物理层接口中的每组物理层接口分别运行在第一电压域和第二电压域中；或者，该N组物理层接口中的每组物理层接口均运行在第二电压域中。
类型二：分为三个电压域
该类型中，至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，运行在第二电压域的第二存储相关器件，和，运行在第三电压域的第三存储相关器件。
在一些实施例中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205和存储控制器207，第三存储相关器件包括物理层接口209。
在一些实施例中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205，第三存储相关器件包括存储控制器207和物理层接口209。
在一些实施例中，第一存储相关器件包括主总线203和从总线205，第二存储相关器件包括存储控制器207，第三存储相关器件包括物理层接口209。
在一些实施例中，物理层接口209包括N组物理层接口，该N组物理层接口中的每组物理层接口分别运行在第一电压域、第二电压域和第三电压域中的至少两个电压域中；或者，该N组物理层接口中的每组物理层接口均运行在第三电压域中。
类型三：分为四个电压域
如图3所示，至少两组存储相关器件包括：运行在第一电压域(SC电压域)的第一存储相关器件，运行在第二电压域(属于DMC电压域)的第二存储相关器件，运行在第三电压域(属于DMC电压域)的第三存储相关器件，和，运行在第四电压域(PHYD电压域)的第四存储相关器件。
其中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205，第三存储相关器件包括存储控制器207，第四存储相关器件包括物理层接口209。
在一些实施例中，物理层接口209包括N组物理层接口，该N组物理层接口中的每组物理层接口分别运行在第一电压域、第二电压域、第三电压域和第四电压域中的至少两个电压域中；或者，该N组物理层接口中的每组物理层接口均运行在第四电压域中。
类型四：分为3+N个电压域
该类型中，物理层接口209包括N组物理层接口，即k个物理层接口分为N组，该N组物理层接口中的每组物理层接口分别运行在相同或不同的电压域中。
本申请实施例中，以k为8为例进行示意性说明。
在一些实施例中，N为1，8个物理层接口为1组物理层接口，运行在如类型三所述的第四电压域中。
在一些实施例中，N为大于1的正整数，示例性地，以N为2为例进行示意性说明。8个物理层接口分为2组物理层接口。第一组物理层接口是8个物理层接口中的一部分物理层接口，第二组物理层接口是8个物理层接口中除第一组物理层接口外的一部分物理层接口。示例性的如图4所示，第一组物理层接口是4个物理层接口，分别为物理层接口2091、物理层接口2092、物理层接口2093和物理层接口2094，第二组物理层接口是4个物理层接口，分别为物理层接口2095、物理层接口2096、物理层接口2097和物理层接口2098。
需要注意的是，每组物理层接口中的物理层接口数量可以是小于k的任一个正整数，本申请对此不做任何限定，本实施例旨在示意性说明。比如，第一组物理层接口中包括1个物理层接口，第二组物理层接口中包括7个物理层接口；或者，第一组物理层接口中包括2个物理层接口，第二组物理层接口中包括6个物理层接口，视具体的实施例而定，本申请不加以限定。
在一些实施例中，如图5所示，至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，运行在第二电压域的第二存储相关器件，运行在第三电压域的第三存储相关器件，运行在第四电压域的第四存储相关器件，和，运行在第五电压域的第五存储相关器件。
其中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205，第三存储相关器件包括存储控制器207，第四存储相关器件包括物理层接口209中的第一组物理层接口，第五存储相关器件包括物理层接口209中的第二组物理层接口。
示例性地，以N为3为例进行示意性说明。8个物理层接口分为3组物理层接口。第一组物理层接口是8个物理层接口中的一部分物理层接口，第二组物理层接口是8个物理层接口中的另一部分物理层接口，第三组物理层接口是8个物理层接口中除第一组物理层接口和第二组物理层接口外的一部分物理层接口。示例性地，第一组物理层接口中包括1个物理层接口，第二组物理层接口中包括5个物理层接口，第三组物理层接口中包括2个物理层接口。
在一些实施例中，至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，运行在第二电压域的第二存储相关器件，运行在第三电压域的第三存储相关器件，运行在第四电压域的第四存储相关器件，运行在第五电压域的第五存储相关器件，和，运行在第六电压域的第六存储相关器件。
其中，第一存储相关器件包括主总线203，第二存储相关器件包括从总线205，第三存储相关器件包括存储控制器207，第四存储相关器件包括物理层接口209中的第一组物理层接口，第五存储相关器件包括物理层接口209中的第二组物理层接口，第六存储相关器件包括物理层接口209中的第三组物理层接口。
在一些实施例中，N的数量可以随着工作模式的需要进行增加或减少，由主设备进行动态配置。
在一些实施例中，每组物理层接口中的物理层接口数量随着工作模式的需要进行增加或减少，由主设备进行动态配置。
综上所述，本申请实施例通过将片上系统划分为至少两个独立的电压域，实现了对主设备或存储相关器件进行更细粒度、更灵活的电压控制，支持控制片上系统上的部分器件处于低功耗电压状态，在满足不同工作状态下电压需求的前提下有效降低了片上系统的功耗。
上述至少两个电压域，可以由不同的电源管理芯片(Power ManagementIntegrated Circuit，PMIC)实现，或者，PMIC和低压差稳压器(Low Dropout Regulator，LDO)的组合来实现。
针对每个电压域采用单独的PMIC实现的实施例：
本申请提供了一种片上系统200结构的示意性实施例，本实施例以片上系统200中包括至少两个PMIC为例进行说明。每个上述实施例中所述的电压域均具有一一对应的PMIC。
在一些实施例中，片上系统200中包括两个PMIC，片上系统200中包括与PMIC一一对应的两个电压域。示例性的如图6所示，运行在第一电压域的主总线203与PMIC 601相连，运行在第二电压域的从总线205、存储控制器207和物理层接口209与PMIC 602相连。可选地，主设备运行在第一电压域中，与PMIC 601相连；或者，主设备运行在第二电压域中，与PMIC 602相连。
在一些实施例中，片上系统200中包括三个PMIC，片上系统200中包括与PMIC一一对应的三个电压域。示例性的如图7所示，运行在第一电压域的主总线203与PMIC 701相连，运行在第二电压域的从总线205、存储控制器207与PMIC 702相连，运行在第三电压域的物理层接口209与PMIC 703相连。可选地，主设备运行在第一电压域中，与PMIC 701相连；或者，主设备运行在第二电压域中，与PMIC 702相连；或者，主设备运行在第三电压域中，与PMIC 703相连。或者，多个存储相关器件运行在两个电压域中，分别与两个PMIC一一对应，主设备运行在另一个独立的电压域中，与第三个PMIC对应。
在一些实施例中，片上系统200中包括四个PMIC，片上系统200中包括与PMIC一一对应的四个电压域。示例性的如图8所示，运行在第一电压域的主总线203与PMIC 801相连，运行在第二电压域的从总线205与PMIC 802相连，运行在第三电压域的存储控制器207与PMIC 803相连，运行在第四电压域的物理层接口209与PMIC 804相连。可选地，主设备运行在第一电压域中，与PMIC 801相连；或者，主设备运行在第二电压域中，与PMIC 802相连；或者，主设备运行在第三电压域中，与PMIC 803相连；或者，主设备运行在第四电压域中，与PMIC 804相连。或者，多个存储相关器件运行在三个电压域中，分别与三个PMIC一一对应，主设备运行在另一个独立的电压域中，与第四个PMIC对应。
在一些实施例中，片上系统200中包括3+N个PMIC，片上系统200中包括与PMIC一一对应的3+N个电压域。示例性地，N为2，物理层接口209中的k个物理层接口分别运行在2个电压域中，该2个电压域均具有一一对应的PMIC。
主设备单独运行在上述其中一个电压域中，单独具有一个对应的PMIC；或者，主设备和至少两组存储相关器件中的一部分存储相关器件共同运行在上述其中一个电压域中，共同具有一个对应的PMIC。
每个与PMIC一一对应的电压域中运行的存储相关器件的可能情况如上一实施例中所述，本实施例不再赘述，本实施例旨在示意性说明每个独立的电压域均具有一一对应的PMIC。
综上所述，本申请实施例提供的片上系统，将片上系统划分为至少两个独立的电压域，每个独立的电压域设置有一一对应的电源管理芯片，实现了对片上系统更细粒度、更灵活的电压控制，支持通过独立的电源管理芯片控制其对应的电压域内的器件处于低功耗电压状态，有效降低了片上系统的功耗。
针对独立的电压域采用PMIC+LDO实现的实施例：
本申请提供了一种片上系统200结构的示意性实施例，本实施例以片上系统200中包括至少一个PMIC为例进行说明。本实施例中，PMIC的数量少于片上系统200中电压域的数量。
本实施例中，存在M个电压域共用同一个PMIC，该M个电压域通过M个LDO与同一个PMIC相连，该M个电压域和M个LDO一一对应，M为不大于片上系统200中电压域的数量的正整数。
在一些实施例中，片上系统200存在2个电压域共用同一个PMIC，该两个电压域通过两个LDO相连至一个PMIC。示例性的如图9所示，运行在第一电压域中的主总线203通过LDO 901相连至PMIC 902，运行在第二电压域中的从总线205、存储控制器207、物理层接口209通过LDO 903相连至PMIC 902。
在一些实施例中，片上系统200存在3个电压域共用同一个PMIC，该三个电压域通过三个LDO相连至一个PMIC。示例性的如图10所示，运行在第一电压域中的主总线203通过LDO 1001相连至PMIC 1002，运行在第二电压域中的从总线205、存储控制器207通过LDO1003相连至PMIC 1002，运行在第三电压域中的物理层接口209通过LDO 1004相连至PMIC1002。
在一些实施例中，片上系统200存在4个电压域共用同一个PMIC，该四个电压域通过四个LDO相连至一个PMIC。示例性的如图11所示，运行在第一电压域中的主总线203通过LDO 1101相连至PMIC 1102，运行在第二电压域中的从总线205通过LDO 1103相连至PMIC1102，运行在第三电压域中的存储控制器207通过LDO 1104相连至PMIC 1102，运行在第四电压域中的物理层接口209通过LDO 1105相连至PMIC 1102。
在一些实施例中，片上系统200存在3+N个电压域共用同一个PMIC，该3+N个电压域通过3+N个LDO相连至一个PMIC。示例性地，N为2，物理层接口209中的k个物理层接口分别运行在2个电压域中，该2个电压域分别通过对应的LDO相连至同一个PMIC。
主设备单独运行在上述其中一个电压域中，单独通过一个LDO相连至一个PMIC；或者，主设备和至少两组存储相关器件中的一部分存储相关器件共同运行在上述其中一个电压域中，通过同一个LDO相连至一个PMIC。
每个与LDO相连的电压域中运行的存储相关器件的可能情况如前述实施例中所述，本实施例不再赘述，本实施例旨在示意性说明每个独立的电压域通过单独的LDO相连至一个PMIC。
综上所述，本申请实施例提供的片上系统，将片上系统划分为至少两个独立的电压域，每个独立的电压域通过独立的LDO连接至一个PMIC，实现了对片上系统更细粒度、更灵活的电压控制，支持通过独立的电源管理芯片控制其对应的电压域内的器件处于低功耗电压状态，有效降低了片上系统的功耗，并且减少了片上系统的设置成本。
图12示出了本申请一个示例性实施例提供的一种片上系统的电压控制方法的流程图，该方法应用于如上所述的片上系统200中，该方法包括如下步骤中的至少部分步骤：
步骤121：主设备控制运行在目标电压域的存储相关器件处于低功耗电压。
目标电压域是至少两个电压域中的至少一个电压域，低功耗电压是小于或等于正常工作电压的工作电压。
在一些实施例中，主设备基于多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在目标电压域的存储相关器件处于低功耗电压。
在一些实施例中，主设备基于工作场景，控制运行在目标电压域的存储相关器件处于低功耗电压。不同的工作场景由多个存储相关器件中的至少一个存储相关器件的工作状态决定。
在一些实施例中，至少一个存储相关器件包括主总线203，主设备在主总线203中的缓存数据达到重载(Heavy Load)的情况下，控制运行在目标电压域的存储相关器件处于低功耗电压。可选地，目标电压域是从总线205和/或存储控制器207和/或物理层接口209所处的电压域。其中，重载是指数据读写承载超过阈值的情况。可选地，该阈值是预定义的，或预配置的，或由主设备动态配置的。比如，当主总线203中缓存的数据超过预配置的阈值时，主总线203达到重载。
示例性的，当主总线203达到重载条件时，主设备201控制存储控制器207和物理层接口209所在电压域的电压降低至低功耗电压，在不影响主总线203工作的情况下，降低片上系统的总功耗，实现更细粒度的低功耗控制，提升终端的续航能力。
在一些实施例中，至少一个存储相关器件包括主总线203，主设备201在主总线203处于旁路(Bypass)模式的情况下，控制运行在目标电压域的存储相关器件处于低功耗电压。可选地，目标电压域是主总线203所处的电压域。其中，主总线203处于旁路模式是指主总线203仅用于信令和/或数据的传递，并不对数据进行处理。可选地，由主设备动态配置主总线203是否处于旁路模式。
示例性的，当无需主总线203提供数据访问服务时，主设备201控制主总线203处于旁路模式，控制主总线203所在电压域的电压降低至低功耗电压，片上系统中形成包括主设备201与除主总线203所在电压域以外的存储相关器件的电流通路，在不影响其它存储相关器件工作的情况下，降低片上系统的总功耗，实现更细粒度的低功耗控制，提升终端的续航能力。
在一些实施例中，至少一个存储相关器件包括N组物理层接口，主设备在N组物理层接口中的第一组物理层接口处于目标工作模式且除第一组物理层接口之外的其他组物理层接口处于非目标工作模式的情况下，控制运行在目标电压域的存储相关器件处于低功耗电压。可选地，目标电压域是除第一组物理层接口之外的其他组物理层接口所处的电压域。
示例性的，目标工作模式为工作模式，或高性能工作模式，或常用工作模式。其中，工作模式是指正在为主设备提供数据访问服务(或称读写服务)的状态；高性能工作模式是指正在为高性能应用程序提供数据访问服务的状态；常用工作模式是指通常处于的工作状态，该常用工作模式可以为默认设置的，或主设备定义的，或基于使用频率确定得到的。
示例性的，当物理层接口209中的第一组物理层接口处于高性能工作模式时，控制物理层接口209中除第一组物理层接口以外的物理层接口所在电压域的电压降低至低功耗电压，在不影响第一组物理层接口工作的情况下，降低片上系统的总功耗，实现更细粒度的低功耗控制，提升终端的续航能力。
在一些实施例中，至少一个存储相关器件包括全部存储相关器件，主设备在全部存储相关器件满足非目标工作模式的情况下，控制运行在目标电压域的存储相关器件处于低功耗电压。可选地，目标电压域是全部存储相关器件中的至少一个存储相关器件所处的电压域。
示例性的，非目标工作模式为空闲模式，或低性能工作模式。其中，空闲模式是指不为主设备提供数据访问服务的状态；低性能模式是指仅在为低性能应用程序或默认内核(Kernal)控件提供数据访问服务的状态。
示例性的，当主总线203、从总线205、存储控制器207和物理层接口209全都处于空闲模式，或全都处于低性能工作模式的情况下，控制主总线203、从总线205、存储控制器207和物理层接口209所在电压域的电压降低至低功耗电压，在不影响片上系统工作的情况下，降低片上系统的总功耗，实现更细粒度的低功耗控制，提升终端的续航能力。
当主总线203、从总线205、存储控制器207和物理层接口209中的一部分处于空闲模式、一部分处于低性能工作模式的情况下，控制处于空闲模式的存储相关器件所在电压域的电压降低至低功耗电压，在不影响片上系统工作的情况下，降低片上系统的总功耗，实现更细粒度的低功耗控制，提升终端的续航能力。
在一些实施例中，目标电压域具有独立的PMIC，或者，目标电压域具有独立的LDO。因此，步骤121至少包括以下两种实现方式：
方式一：主设备向PMIC发送控制指令；
控制指令用于控制运行在目标电压域的存储相关器件处于低功耗电压。
方式二：主设备向LDO发送控制指令。
控制指令用于控制运行在目标电压域的存储相关器件处于低功耗电压。
综上所述，本实施例提供的方法，在不同工作状态下，通过独立的PMIC或LDO控制片上系统中的主设备和存储相关器件处于至少两个电压域中，使部分器件处于低功耗电压下，在保证片上系统正常工作的前提下，有效减少片上系统的功耗。
图13示出了本申请一个示例性实施例提供的一种片上系统200的电压控制方法的示意图，本实施例以主总线203包括SC总线和4个SC片，从总线205包括4个DDR总线，存储控制器207包括8个控制器，物理层接口209中包括8个物理层接口为例进行说明，并不意味着对本申请中的片上系统200的具体结构做出限定。
阶段一：在初始化阶段，主设备201、主总线203、从总线205、存储控制器207和物理层接口209均处于同一电压域中。
阶段二：当片上系统200处于默认工作状态下时，主设备201处于第一电压域中，主总线203、从总线205、存储控制器207和物理层接口209均处于第二电压域中。其中，第二电压域的电压小于或等于第一电压域中的电压。
阶段三：当主总线203中的缓存数据达到重载条件的情况下，主设备201向与除主总线203以外的其它存储相关元件相连的PMIC或LDO发送控制指令，控制除主总线203以外的其它存储相关元件处于低功耗电压。示例性地，主设备201处于第一电压域中，主总线203处于第二电压域中，从总线205、存储控制器207和物理层接口209处于第三电压域中。其中，第三电压域中的电压小于或等于第一电压域中的电压，第一电压域中的电压小于或等于第二电压域中的电压。
阶段四：当物理层接口209处于空闲模式时，主设备201向与物理层接口209相连的PMIC或LDO发送控制指令，控制除主总线203以外的其它存储相关元件处于低功耗电压。示例性地，主设备201处于第一电压域中，主总线203处于第二电压域中，从总线205、存储控制器207处于第三电压域中，物理层接口209处于第四电压域中。其中，第四电压域中的电压小于或等于第三电压域中的电压，第三电压域中的电压小于或等于第一电压域中的电压，第一电压域中的电压小于或等于第二电压域中的电压。
阶段五：当物理层接口209中的第一组物理层接口切换至工作模式时，物理层接口209中的第二组物理层接口仍处于空闲模式，主设备201向与第一组物理层接口相连的PMIC或LDO发送控制指令，控制第一组物理层接口切换至主设备201或主总线203或从总线205或存储控制器207相同的电压域或另一独立的电压域中。示例性地，主设备201处于第一电压域中，主总线203和从总线205处于第二电压域中，存储控制器207处于第三电压域中，物理层接口209中的第二组物理层接口处于第四电压域中，物理层接口209中的第一组物理层接口处于第五电压域中。其中，第四电压域中的电压小于或等于第三电压域、第五电压域中的电压，第三电压域、第五电压域中的电压小于或等于第一电压域中的电压，第一电压域中的电压小于或等于第二电压域中的电压。
综上所述，本申请实施例提供的片上系统的电压控制方法，支持基于工作状态的变化，独立地控制目标电压域中的器件调整电压，通过更细粒度、更灵活地控制片上系统中的主设备和存储相关器件处于低功耗电压，有效降低了片上系统的功耗。
图14示出了本申请一个示例性实施例提供的终端的结构框图。以本实施例中的终端1400包括片上系统200和存储器1402为例进行说明：
终端1400设置有上述实施例所述的片上系统200，片上系统200和存储器1402电性相连。其中，该存储器1402可以设置在片上系统200的内部，或者，设置在片上系统200的外部。
在一些实施例中，存储器1402是支持k条内存通道的存储器，且存储器1402中的k个存储元件分别具备工作总线，即各个存储元件的工作总线通过并发方式与片上系统200相连。
在一些实施例中，存储器1402中的k个存储元件分别与片上系统200中的k个物理层接口相连。示例性的，k为8，8个物理层接口分别于8个存储元件一一对应，物理层接口209与存储器1402之间形成8条内存通道。示例性的，物理层接口209与存储器1402之间的链路采用AXI协议。本申请实施例并不对链路所采用的具体总线协议进行限定。
在一些实施例中，存储元件的内部颗粒可以采用2D方式排列或者3D方式排列。
在一些实施例中，各个存储元件的元件参数(比如容量)相同，比如，各个存储元件均为16Gb×16数据位宽(Data Width)的规格。在另一些实施例中，部分存储元件的元件参数相同，部分存储元件的元件参数不同，或者，不同存储元件的元件参数不同，本申请实施例并不对各个存储元件的具体元件参数进行限定。
k个存储元件被封装成一个存储颗粒，比如采用叠层封装(封装体叠层技术)的动态随机存取存储器器件。在一些可能的设计中，k个存储元件采用2D封装或者3D封装，本申请实施例并不对具体封装方式进行限定。
需要说明的是，除了片上系统200外，终端1400还可以包括其它必要组件，比如只读存储器(Read-Only Memory，ROM)、显示组件、输入单元、音频电路、扬声器、麦克风、电源等部件，本实施例在此不作赘述。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (19)

1.一种片上系统，其特征在于，所述片上系统包括：主设备和多个存储相关器件；
所述主设备是具有数据处理能力的器件；所述主设备和所述多个存储相关器件中的至少一个相连；
所述多个存储相关器件包括：运行在至少两个电压域的至少两组存储相关器件；
其中，所述至少两个电压域是相互独立的电压域，所述至少两个电压域和所述至少两组存储相关器件一一对应。
2.根据权利要求1所述的片上系统，其特征在于，所述至少两组存储相关器件中的每组存储相关器件包括：主总线、从总线、存储控制器、物理层接口中的至少一种器件。
3.根据权利要求2所述的片上系统，其特征在于，所述至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，和，运行在第二电压域的第二存储相关器件；
所述第一存储相关器件包括所述主总线，所述第二存储相关器件包括所述从总线，所述存储控制器和所述物理层接口；
或，
所述第一存储相关器件包括所述主总线和所述从总线，所述第二存储相关器件包括所述存储控制器和所述物理层接口；
或，
所述第一存储相关器件包括所述主总线，所述从总线和所述存储控制器，所述第二存储相关器件包括所述物理层接口。
4.根据权利要求2所述的片上系统，其特征在于，所述至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，运行在第二电压域的第二存储相关器件，和，运行在第三电压域的第三存储相关器件；
所述第一存储相关器件包括所述主总线，所述第二存储相关器件包括所述从总线和所述存储控制器，所述第三存储相关器件包括所述物理层接口；
或，
所述第一存储相关器件包括所述主总线，所述第二存储相关器件包括所述从总线，所述第三存储相关器件包括所述存储控制器和所述物理层接口；
或，
所述第一存储相关器件包括所述主总线和所述从总线，所述第二存储相关器件包括所述存储控制器，所述第三存储相关器件包括所述物理层接口。
5.根据权利要求2所述的片上系统，其特征在于，所述至少两组存储相关器件包括：运行在第一电压域的第一存储相关器件，运行在第二电压域的第二存储相关器件，运行在第三电压域的第三存储相关器件，和，运行在第四电压域的第四存储相关器件；
所述第一存储相关器件包括所述主总线，所述第二存储相关器件包括所述从总线，所述第三存储相关器件包括所述存储控制器，所述第四存储相关器件包括所述物理层接口。
6.根据权利要求2至5任一所述的片上系统，其特征在于，所述物理层接口包括N组物理层接口，所述N组物理层接口中的每组物理层接口分别运行在不同的电压域中，所述N为大于1的正整数。
7.根据权利要求1至6任一所述的片上系统，其特征在于，
所述主设备运行在所述至少两个电压域中的一个电压域中；
或，
所述主设备运行在与所述至少两个电压域独立的另一电压域中。
8.根据权利要求1至7任一所述的片上系统，其特征在于，所述片上系统包括至少两个电源管理芯片，每个所述电压域具有一一对应的所述电源管理芯片。
9.根据权利要求1至7任一所述的片上系统，其特征在于，所述片上系统包括至少一个电源管理芯片，所述电源管理芯片的数量少于所述电压域的数量；
存在M个电压域共用同一个所述电源管理芯片，所述M个电压域通过M个低压差稳压器LDO与同一个所述电源管理芯片相连，所述M个电压域和所述M个低压差稳压器LDO一一对应，M为不大于所述电压域的数量的正整数。
10.一种片上系统的电压控制方法，其特征在于，所述方法应用于如权利要求1至9任一所述的片上系统中，所述方法包括：
所述主设备控制运行在目标电压域的存储相关器件处于低功耗电压，所述目标电压域是所述至少两个电压域中的至少一个电压域；
其中，所述低功耗电压是小于正常工作电压的工作电压。
11.根据权利要求10所述的电压控制方法，其特征在于，所述主设备控制运行在目标电压域的存储相关器件处于低功耗电压，包括：
所述主设备基于所述多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压。
12.根据权利要求11所述的电压控制方法，其特征在于，所述至少一个存储相关器件包括主总线；
所述主设备基于所述多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压，包括：
所述主设备在所述主总线中的缓存数据达到重载条件的情况下，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压；
其中，所述目标电压域是从总线和/或存储控制器和/或物理层接口所处的电压域。
13.根据权利要求11所述的电压控制方法，其特征在于，所述至少一个存储相关器件包括N组物理层接口；
所述主设备基于所述多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压，包括：
所述主设备在所述N组物理层接口中的第一组物理层接口处于目标工作模式且除所述第一组物理层接口之外的其他组物理层接口处于非目标工作模式的情况下，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压；
其中，所述目标电压域是除所述第一组物理层接口之外的其他组物理层接口所处的电压域。
14.根据权利要求11所述的电压控制方法，其特征在于，所述至少一个存储相关器件包括主总线；
所述主设备基于所述多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压，包括：
所述主设备在所述主总线处于旁路模式的情况下，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压；
其中，所述目标电压域是所述主总线所处的电压域。
15.根据权利要求11所述的电压控制方法，其特征在于，所述至少一个存储相关器件包括全部存储相关器件；
所述主设备基于所述多个存储相关器件中的至少一个存储相关器件的工作状态，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压，包括：
所述主设备在所述全部存储相关器件满足非目标工作模式的情况下，控制运行在所述目标电压域的存储相关器件处于所述低功耗电压；
其中，所述目标电压域是所述全部存储相关器件中的至少一个存储相关器件所处的电压域。
16.根据权利要求10至15任一所述的电压控制方法，其特征在于，所述目标电压域具有独立的电源管理芯片；
所述主设备向所述电源管理芯片发送控制指令，所述控制指令用于控制运行在所述目标电压域的存储相关器件处于所述低功耗电压。
17.根据权利要求10至15任一所述的电压控制方法，其特征在于，所述目标电压域具有独立的低压差稳压器LDO；
所述主设备向所述LDO发送控制指令，所述控制指令用于控制运行在所述目标电压域的存储相关器件处于所述低功耗电压。
18.一种终端，其特征在于，所述终端上设置有存储器和如权利要求1至9任一所述的片上系统。
19.根据权利要求18所述的终端，其特征在于，所述存储器为双倍数据速率DDR存储器。
CN202210769914.9A 2022-06-30 2022-06-30 片上系统、片上系统的电压控制方法及终端 Pending CN117370267A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210769914.9A CN117370267A (zh) 2022-06-30 2022-06-30 片上系统、片上系统的电压控制方法及终端
PCT/CN2023/074517 WO2024001192A1 (zh) 2022-06-30 2023-02-06 片上系统、片上系统的电压控制方法及终端

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210769914.9A CN117370267A (zh) 2022-06-30 2022-06-30 片上系统、片上系统的电压控制方法及终端

Publications (1)

Publication Number Publication Date
CN117370267A true CN117370267A (zh) 2024-01-09

Family

ID=89383871

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210769914.9A Pending CN117370267A (zh) 2022-06-30 2022-06-30 片上系统、片上系统的电压控制方法及终端

Country Status (2)

Country Link
CN (1) CN117370267A (zh)
WO (1) WO2024001192A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9411396B2 (en) * 2012-12-21 2016-08-09 Apple Inc. Adaptive data collection practices in a multi-processor device
CN105183432B (zh) * 2015-08-26 2018-02-27 中国航天科工集团第三研究院第八三五七研究所 一种面向健康管理的SoC系统
CN118051111A (zh) * 2019-11-28 2024-05-17 华为技术有限公司 一种高能效的显示处理方法及设备

Also Published As

Publication number Publication date
WO2024001192A1 (zh) 2024-01-04

Similar Documents

Publication Publication Date Title
US12067285B2 (en) Buffer circuit with data bit inversion
US7429898B2 (en) Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio
US20050146529A1 (en) Scalable unified memory architecture
US10241932B2 (en) Power saving method and apparatus for first in first out (FIFO) memories
EP2887223A1 (en) Memory system, memory module, memory module access method and computer system
US20050265108A1 (en) Memory controller which increases bus bandwidth, data transmission method using the same, and computer system having the same
WO2010028381A1 (en) Input-output module, processing platform and method for extending a memory interface for input-output operations
US11809906B2 (en) Systems and methods to control bandwidth through shared transaction limits
WO2014074175A1 (en) Hybrid display frame buffer for display subsystem
KR20150056838A (ko) 메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템
KR20080042152A (ko) 그래픽 프로세서용 인터리브된 가상 로컬 메모리
US8838847B2 (en) Application engine module, modem module, wireless device and method
CN117370267A (zh) 片上系统、片上系统的电压控制方法及终端
US9817759B2 (en) Multi-core CPU system for adjusting L2 cache character, method thereof, and devices having the same
CN113157602B (zh) 一种对内存进行分配的方法、设备及计算机可读存储介质
US9081766B2 (en) Memory and process sharing via input/output with virtualization
WO2024021657A1 (zh) 存储控制方法、装置、设备、存储介质、芯片及存储器
US10466921B1 (en) Accelerating data reduction through reinforcement learning
CN106708239A (zh) 一种功耗调整方法及装置
KR20170054095A (ko) 반도체 장치 및 반도체 시스템
CN117762835A (zh) 存储器、存储控制装置、片上系统、芯片及终端
CN117130976A (zh) 存储器、片上系统、终端及数据读写方法
WO2023231437A1 (zh) 存储器、片上系统、终端设备及供电控制方法
EP3646162B1 (en) System and method for dynamic buffer sizing in a computing device
CN117762236A (zh) 存储器、存储控制装置、片上系统及终端设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination