CN117352542A - 一种器件、模组和设备 - Google Patents

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Abstract

提供了一种器件、模组和设备，具有较好的可靠性和寿命。该器件可以包括设置于衬底上的第一半导体层，外延于所述第一半导体层上的第二半导体层和设置于所述第二半导体层上的栅极结构，通过氧化栅极结构沿竖直方向在第二半导体层中投影的区域，有利于消除其对第一半导体层的极化作用，降低第一半导体层在栅下区域的载流子浓度，使得栅极的阈值电压大于0，实现增强型FET。

Description

一种器件、模组和设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种器件、模组和设备。
背景技术
随着半导体技术的发展，基于半导体材料的场效应晶体管(Field EffectTransistor，FET)被广泛应用于制备电子模组，FET的性能决定着电子模组的性能表现。与耗尽型FET相比，增强型FET具有提高电子模组的安全性、降低损耗和简化电路设计等优点。
目前实现增强型FET的方法包括凹栅结构，涉及对FET中势垒层的刻蚀，容易在势垒层中产生大量缺陷，减小FET的栅极漏电，提高栅极击穿电压，不利于提高电子模组的可靠性和寿命。
发明内容
提供一种器件、模组和设备，具有较好的可靠性和寿命。
第一方面，提供一种器件，该器件可以包括设置于衬底上的第一半导体层，外延于所述第一半导体层上的第二半导体层，设置于所述第二半导体层上的栅极结构，并且，在第一区域中的所述第二半导体层被氧化。其中，所述第一区域包括所述栅极结构沿竖直方向在所述第二半导体层中投影的区域。
通过氧化第一区域的第二半导体层有利于消除第二半导体层对栅下区域的第一半导体层的极化作用，降低第一半导体层在栅下区域的载流子浓度，使得栅极的阈值电压(Vth)大于0，实现增强型FET。另外，第一区域中氧化后的第二半导体层具有较好的绝缘性，相当于在栅极结构下方加入介质层，有利于减少栅极漏电，提高栅极击穿电压，提高器件的可靠性及使用寿命。
和通过刻蚀第一区域的第二半导体层以耗尽第一半导体层在栅下区域的载流子相比，由于第一方面提供的器件无需刻蚀第二半导体层便可以耗尽栅下区域的载流子，因此有利于减少第二半导体层中因刻蚀损伤而产生的缺陷，提高栅极击穿电压，减小栅极漏电。
“所述栅极结构沿竖直方向在所述第二半导体层中投影的区域”可以为柱形，柱形的一个底面为栅极结构与第二半导体层的接触面，柱形的高小于或等于第二半导体层沿竖直方向的厚度，也就是说，不限定发生氧化的第二半导体层的厚度。“竖直方向”可以指，以衬底所在平面作为水平面时的竖直方向，或者，指垂直于衬底所在平面的方向。
可选的，受氧化工艺的精度影响，第一区域除了包括第一栅下区域，还可以包括与第一栅下区域相邻的其他区域。
可选的，该器件还可以包括源极电极和漏极电极。源极电极和漏极电极分别与第二半导体层相连。不限定源极电极和漏极电极的位置，例如，源极电极和漏极电极可以设置在第二半导体层上，或者，源极电极和漏极电极可以穿过第二半导体层进入第一半导体层中，有利于降低器件的串联阻抗，提高器件的效率。
可选的，第二区域的第二半导体层未被氧化。所述第二区域为所述第二半导体层中与所述第一区域相邻的其他区域。不限定第二区域的尺寸，例如，第二区域可以包括源极电极与栅极结构之间的区域和栅极结构与漏极电极之间的区域。也就是说，源栅之间的第二半导体层和栅漏之间的第二半导体层未被氧化，源栅之间的第一半导体层和栅漏之间的第一半导体层种仍然产生较高浓度的载流子，有利于降低器件的串联阻抗。
可选的，所述第二半导体层在所述第一区域的厚度可以大于或等于所述第二半导体层在第二区域的厚度，所述第二区域为所述第二半导体层中与所述第一区域相邻的其他区域，因此避免因刻蚀第一区域的第二半导体层而降低器件的输出阻抗和栅极击穿电压。
可选的，所述第二半导体层在所述第一区域可以包括氧元素。氧元素在第二半导体层中具有较高的稳定性，不易迁移至第一区域以外的其他区域，有利于提高器件的可靠性。
可选的，所述栅极结构可以包括栅极电极和电介质层，所述电介质层设置于所述栅极电极和所述第二半导体层之间。通过在栅极电极和第二半导体层之间增加电介质层，有利于进一步减小栅极电极的漏电，提高栅极击穿电压，提高器件的可靠性，延长器件的使用寿命。
可选的，电介质层可以为三氧化二铝(Al2O3)或硅氮(SiNx)或氧化铪(HfO2)，或二氧化硅(SiO2)或硅氧氮(SiON)。
可选的，所述器件还包括设置于所述第二半导体层上的钝化保护层，所述栅极结构穿过所述钝化保护层，以连接所述第二半导体层。钝化保护层有利于加强势垒层的极化效应，提高二维电子气(two dimension electron gas，2DEG)浓度。此外，钝化保护层有利于增强器件的耐湿热能力，提高器件的可靠性，并且，减少势垒层的表面态，减小器件的表面漏电流和表面电荷陷阱。
可选的，源极电极和漏极电极分别穿过所述钝化保护层，以连接所述第二半导体层。
可选的，所述钝化保护层的厚度大于所述电介质层的厚度。
可选的，所述第一半导体层和所述第二半导体层分别包括Ⅲ族氮化物半导体。Ⅲ族氮化物半导体材料具有很强的压电极化和自发极化效应，可显著提高在异质结构上(例如AlGaN/GaN)产生的2DEG的浓度和迁移率，赋予制成的电子器件强大的电流处理能力。
可选的，所述第一半导体层包括镓元素和氮元素，所述第二半导体层包括铝元素和氮元素。
可选的，所述第二半导体层包括外延于所述第一半导体层上的第一势垒层和外延于所述第一势垒层上的第二势垒层。可选的，所述第一势垒层与所述第一半导体层的晶格匹配度优于所述第二势垒层与所述第一半导体层的晶格匹配度，这样，有利于降低第二半导体层中因晶格失配而产生的应力缺陷。可选的，所述器件还包括所述衬底。
第二方面，还提供一种模组，包括如第一方面或第一方面任意一种可能的实现方式所述的器件。
可选的，所述模组为电源模组或射频模组。可选的，电源模组可以包括一个或多个晶体管元件，其中的至少一个晶体管元件可以包括第一方面或第一方面任意一种可能的实现方式所述的器件。可选的，射频模组可以包括放大器。前文提供的任意一种器件可以应用于该放大器。
可选的，该放大器可以包括功率放大器和/或低噪声放大器。可选的，该射频模组还可以包括射频开关和/或滤波器。前文提供的任意一种器件可以应用于功率放大器和/或低噪声放大器和/或射频开关。
第三方面，还提供一种设备，包括如第二方面所述的模组，有利的实现高可靠性和较长的寿命。
以该设备包括前文提供的射频模组为例，该设备可以例如为无线终端设备(例如手机或智能手表等)或客户终端设备(customer premise equipment，CPE)或无线路由器等。
以该设备包括前文提供的电源模组为例，该设备可以为需要供电的任意一种设备。例如，该设备可以为通信设备或家用电子设备或汽车电子设备或航空航天设备等。
附图说明
图1示例性示出器件一种可能的横截面视图，且栅极电压为0V；
图2示例性示出相接触第一半导体层和第二半导体层，以及二者的能带图；
图3示例性示出器件另一种可能的横截面视图，且栅极电压大于Vth；
图4示例性示出器件另一种可能的横截面视图，且栅极电压为0V；
图5示例性示出器件另一种可能的横截面视图，且栅极电压为0V；
图6示例性示出图5所示器件的仿真测试结果；
图7至图12示例性示出制备图4所示器件的过程。
具体实施方式
提供一种器件，该器件的横截面视图如图1所示。参考图1，该器件可以包括衬底，设置于衬底上的第一半导体层，外延于第一半导体层上的第二半导体层，以及栅极结构、源极电极和漏极电极。
可以采用金属有机化学气相沉积(metal-organic chemical vapor deposition，MOCVD)或分子束外延(Molecular Beam Epitaxy，MBE)等薄膜生长技术在衬底上形成第一半导体层。不限定第一半导体层的材料，例如，第一半导体层可以包括Ⅲ族氮化物。可选的，第一半导体层可以至少包括镓元素(Ga)和氮元素(N)，例如，第一半导体层可以包括镓氮(GaN)。不限定第一半导体层的厚度，例如，第一半导体层的厚度为50nm到6000nm。
可以采用MOCVD或MBE等薄膜生长技术在第一半导体层上形成第二半导体层。不限定第二半导体层的材料，例如，第二半导体层可以包括Ⅲ族氮化物。可选的，第二半导体层可以至少包括铝元素(Al)和氮元素(N)，例如，第二半导体层可以包括AlN、铟铝氮(InAlN)或铝镓氮(AlGaN)或钪铝氮(ScAlN)或铟镓铝氮(InGaAlN)中的至少一种。不限定第二半导体层的厚度，例如，第二半导体层的厚度不超过10nm。
第二半导体层可以为单层结构或多层结构，该多层结构可以包括至少两层。参考图1，该第二半导体层包括外延于所述第一半导体层上的第一势垒层和外延于第一势垒层上的第二势垒层。可选的，所述第一势垒层与所述第一半导体层的晶格匹配度优于所述第二势垒层与所述第一半导体层的晶格匹配度，换言之，所述第一势垒层的晶格参数与所述第一半导体层的晶格参数之间的差异小于所述第二势垒层的晶格参数与所述第一半导体层的晶格参数之间的差异。这样，有利于在降低第二半导体层中因晶格失配而产生的应力缺陷的前提下，增加第二半导体层的厚度，以增加第二半导体层与第一半导体层之间的界面极化效应，产生更多载流子，提高器件输出的电流密度和功率密度，有利于实现大功率器件的小型化。
例如，第一势垒层可以包括AlN或AlGaN，厚度不超过5nm，第二势垒层可以包括AlN(如第一势垒AlGaN、第二势垒AlN)、InAlN或AlGaN或ScAlN或InGaAlN，厚度不超过5nm。不限定第一势垒层中各元素之间的比例。以第一势垒层包括AlGaN为例，Al组分的比例为50％到100％。不限定第二势垒层中各元素之间的比例。以第二势垒层包括InAlN为例，In组分的比例为0％到20％。以第二势垒层包括ScAlN为例，Sc组分的比例为0％到30％。
图1仅示例性示出第二半导体层的结构，而非对第二半导体层的限定，例如，和图1所示的双层结构相比，第二半导体层可以包括更多层，或只包括一层。
第一半导体层和第二半导体层接触可以形成结，该结中位于第一半导体层的区域和/或位于第二半导体层中的区域可以产生载流子。不限定该载流子的类型，例如，该载流子可以为电子或空穴等。
图2以第一半导体层和第二半导体层分别为GaN和AlN为例，示例性示出相接触的第一半导体层和第二半导体层以及二者的能带图。依靠AlN层和GaN层间较强的自发极化效应和压电极化效应，在AlN/GaN异质结沟道中会诱导出大量2DEG。图2以黑色填充的圆形代表2DEG。AlN比GaN的带隙更宽，在异质结界面形成三角形的势阱。在GaN侧的导带Ec低于费米能级Ef，有大量电子积聚在势阱中，被限制横向运动于界面的薄层中。基于该异质结制备的场效应晶体管(Field Effect Transistor，FET)一般是耗尽型的。对于耗尽型FET，要关断器件，必须加负栅压，会增加栅极驱动设计的复杂性，而且易发生误导通，有直通的潜在威胁，降低电路稳定性和安全性。而对于增强型FET，只有加正偏压才会导通，减小了电路复杂性，并且增强型FET的稳定性和安全性也更好。
为了得到增强型FET，可以氧化第一区域中的第二半导体层，其中，该第一区域包括栅极结构沿竖直方向在第二半导体层中投影的区域(简称第一栅下区域)。“竖直方向”可以指，以衬底所在平面作为水平面时的竖直方向，或者，指垂直于衬底所在平面的方向。图1以填充斜线的矩形区域代表第一栅下区域的横截面。受氧化工艺的精度影响，第一区域除了包括第一栅下区域，还可以包括与第一栅下区域相邻的其他区域。后文以第一区域为第二半导体层中的栅下区域为例进行说明。
将所述第二半导体层中与所述第一区域相邻的其他区域称作第二区域。图1以第二半导体层中填充白色的矩形区域代表第二区域的横截面。可选的，第二区域的第二半导体层未被氧化。不限定第二区域的尺寸，例如，参考图1，第二区域可以包括源极电极与栅极结构之间的区域和栅极结构与漏极电极之间的区域。
不限定氧化第一区域的第二半导体层的方式，例如，可以采用离子注入或等离子体氧化等表面氧化的方式对第一区域的第二半导体层进行氧化。不限定氧化第二半导体层所采用的氧化剂的类型。可选的，该氧化剂可以为含氧元素的氧化剂。相应的，通过含氧元素的氧化剂氧化第一区域的第二半导体层后，和未被氧化的第二半导体层相比，第一区域的第二半导体层还至少额外包含氧元素(O)。若第二半导体层为在第一半导体层上外延生长的单层AlN，那么对第一区域的第二半导体层进行氧化后，第二半导体层在第一区域可以包括Al、N和O。若第二半导体层包括如图1所示的第一势垒层和第二势垒层，且，第一势垒层为在第一半导体层上外延的AlN，第二势垒层为在AlN上外延的InAlN，那么，对第一区域的第二半导体层进行氧化后，第一势垒层在第一区域可以包括Al、N和O，第二势垒层在第一区域可以包括In、Al、N和O。可选的，第二半导体层在第一区域中氧元素的含量大于或等于2％。氧元素在第二半导体层中具有较高的稳定性，不易迁移至第一区域以外的其他区域，有利于提高器件的可靠性。
一般情况下，氧化后的第二半导体层的厚度将增加，以至于第二半导体层在第一区域的厚度可能大于第二半导体层在第二区域的厚度。可以理解为，图1所示的器件中，将栅极结构设置在第二半导体层上表面的凸起上，因此可以将该栅极结构称作凸栅结构。
将栅极结构沿竖直方向在第一半导体层中投影的区域简称为第二栅下区域。图1以第一半导体层中虚线框内的矩形区域代表第二栅下区域的横截面。第一栅下区域中的第二半导体层被氧化后，其能带结构发生改变，导致其与第二栅下区域中的第一半导体层形成的结中无法继续诱导出大量载流子(例如2DEG)，第一半导体层在第二栅下区域的载流子耗尽。由于第二区域中的第二半导体层未被氧化，其与第一半导体层形成的结中仍然产生大量载流子，有利于降低器件的串联阻抗。图1以黑色填充的圆形代表第二半导体层在第一半导体层中诱导出的载流子。
FET的源极电极和漏极电极之间需要通过第一半导体层中的导电沟道来实现电连接。然而，参考图1，第一区域的第二半导体层被氧化后，第一半导体层在第二栅下区域的载流子耗尽，第一半导体层中的导电沟通中断。这样，当栅极结构的偏压为零时，源极电极和漏极电极之间无法实现电连接，FET处于断开状态。参考图3，当对栅极结构施加正偏压时，第三区域的第一半导体层在电场作用下产生载流子，第一半导体层中产生连续的导电沟道，源极电极和漏极电极之间可以实现电连接，FET处于开启状态。可见，具有上述凸栅结构的FET可以表现为增强型FET。
通过刻蚀第二半导体层来制备凹栅结构，也可以耗尽第一半导体层在第三区域的载流子，以得到增强型FET。和具有凹栅结构的增强型FET相比，具有凸栅结构的增强型FET有更高的输出阻抗和栅极击穿电压。这是因为，在制备图1所示的凸栅结构时，可以通过表面氧化耗尽第一半导体层在第三区域的载流子，而无需对第二半导体层进行刻蚀，可以减少第二半导体层中因刻蚀而产生的缺陷，减少栅极漏电，提高栅极击穿电压。
继续参考图1，栅极结构设置在第二半导体层上。栅极结构可以包括栅极电极。该栅极电极为导电材料，不限定该导电材料的具体类型，例如，该导电材料可以为包括钛、铝、镍和金中至少一种元素的金属单质或合金。不限定栅极电极的尺寸，例如，栅极电极的栅长为30nm到250nm。
通过氧化第一区域的第二半导体层，不仅有利于耗尽第一半导体层在第三区域的载流子，还可以减少第二半导体层在第一区域的载流子浓度，将栅下势垒层变为介质层，形成金属-介质-半导体(metal-insulator-semiconductor，MIS)结，有利于减少栅极漏电，提高栅极击穿电压。
可选的，参考图1，栅极结构还可以包括电介质层(或称栅极电介质层)，该电介质层设置于栅极电极和第二半导体层之间。不限定电介质层的材料，例如，该电介质层可以为三氧化二铝(Al2O3)或氮化硅(SiNx)或氧化铪(HfO2)或二氧化硅(SiO2)或硅氧氮(SiON)。不限定电介质层的厚度，例如，该电介质层的厚度不超过10nm。通过在栅极电极和第二半导体层之间增加电介质层，有利于进一步减小栅极电极的漏电，提高栅极击穿电压，提高器件的可靠性，延长器件的使用寿命。
器件的源极电极和漏极电极分别与第二半导体层相连。参考图1，源极电极和漏极电极可以分别设置在第二半导体层上，位于栅极结构的两侧。
不限定源极电极和栅极结构之间的距离，例如，源极电极和栅极结构之间的距离(或称栅源距离)为0.1μm到1.5μm。不限定漏极电极和栅极结构之间的距离，例如，漏极电极和栅极结构之间的距离(或称栅漏距离)为0.1μm到1.5μm。不限定源极电极和漏极电极之间的距离，例如，源极电极和漏极电极之间的距离(或称源漏距离)为0.2μm到3μm。这样，有利于降低器件的串联电阻，使得器件在低压(例如小于12V甚至小于5V)工作时，仍具备较高的效率、增益、带宽和开关频率，将器件的工作频率覆盖2GHz到150GHz。
图1以源极电极和漏极电极设置在第二半导体上为例而非限定，源极电极和漏极电极也可以通过其他设置方式与第二半导体层相连。例如，源极和漏极可以沿竖直方向穿过第二半导体层进入第一半导体层中，换言之，沿竖直方向贯穿整个第二半导体层和部分第一半导体层。
源极和漏极为导电材料，不限定该导电材料的具体类型，例如，该导电材料可以为包括钛、铝、镍和金中至少一种元素的金属单质或合金，也可以是n型GaN、n型InGaN或其它高导电的n型半导体材料，n型载流子浓度>1E19/cm3。
图1所示的衬底可以由单层材料组成，不限定该材料的类型，例如，该衬底可以为GaN衬底、SiC衬底、蓝宝石衬底和Si衬底中的任意一种。该单层材料可以为高阻材料，例如，其方块电阻的阻值大于5000Ω/□。
或者，图1所示的衬底可以由多层材料组成，不限定该衬底中任意一层材料的类型。例如，该衬底可以包括三层材料，该三层材料中的第一层可以例如为GaN衬底、SiC衬底、蓝宝石衬底和Si衬底中的任意一种，第二层可以为在第一层上外延得到的成核与应力控制层(例如AlN)，第三层可以为在第二层上外延得到的缓冲层。该第三层可以例如为掺杂的GaN层。不限定掺杂比例，例如，掺杂元素可以为铁元素或碳元素。不限定掺杂浓度，以掺杂碳元素为例，掺杂浓度可以大于1E18/cm3，这样有利于提高第三层的电阻率，降低漏电。
或者，可以在图1所示的衬底以外的其他衬底上形成该第一半导体层，之后将该第一半导体层转移至图1所示的衬底上。或者，可以在图1所示的衬底以外的其他衬底上形成该第一半导体层并且在该第一半导体层上设置其他结构后，将第一半导体层和该其他结构转移至图1所示的衬底上。不限定该衬底的材料，只要该衬底可以承载设置于该衬底上的结构即可，例如，该衬底可以为半导体材料的衬底(如Si衬底)，或者，该衬底可以为半导体材料以外的其他材料的衬底(如电路板)。
图1仅示例性示出器件的结构，而非对器件的限定。
可选的，该器件可以包括比图1更少的结构，例如，在图1所示的衬底上形成该第一半导体层后，采用研磨等工艺去除该衬底。
可选的，和图1所示的结构相比，该器件可以包括更多其他结构，例如，参考图4，该器件还可以包括钝化保护层和栅极场板。
钝化保护层可以设置在第二半导体层上。钝化保护层有利于增强器件的耐湿热能力，提高器件的可靠性，并且，减少势垒层的表面态，减小器件的表面漏电流和表面电荷陷阱。可选的，该钝化保护层可以包括硅氮(SiNx)，有利于加强势垒层的极化效应，在第一半导体层中诱导出更多载流子(例如2DEG)。不限定钝化保护层的厚度，例如，该钝化保护层的厚度为13nm到500nm。
该钝化保护层可以为单层结构或多层结构，该多层结构可以包括至少两层。参考图4，该钝化保护层包括所述第二半导体层上的第一钝化保护层和在第一钝化保护层上的第二钝化保护层。不限定第一钝化保护层和第二钝化保护层的厚度，例如，第一钝化保护层的厚度可以为3nm到20nm，第二钝化保护层的厚度可以为10nm到480nm。图4仅示例性示出钝化保护层的结构，而非对钝化保护层的限定，例如，和图4所示的双层结构相比，钝化保护层可以包括更多层，或只包括一层。
栅极结构穿过钝化保护层。例如，参考图4，栅极结构沿竖直方向贯穿设置于该钝化保护层中，并且与第二半导体层相连。
可选的，参考图4，器件还包括设置在栅极电极上的栅极场板，栅极场板与栅极电极电性相连。栅极场板有利于使得栅极和漏极之间的电场分布更加均匀，避免靠近栅极附近的电场强度过高，导致可耐击穿电压降低。仅从功能角度，将图4中穿过钝化保护层的电极称作栅极电极，将钝化保护层上方的电极称作栅极场板，可选的，可以在一次电极制备过程中得到栅极电极和栅极场板。
图4以栅极结构包括与第二半导体层相连的电介质层和与电介质层相连的栅极电极为例而非限定。可选的，参考图4，所述钝化保护层的厚度可以大于电介质层的厚度，也就是说，栅极电极的一部分设置于钝化保护层中，这样有利于缩短栅极电极与第一半导体层之间的距离，当在栅极电极施加正偏压时，有利于提高第一半导体层在第二栅下区域的载流子浓度。
图4仅示例性示出钝化保护层的结构，而非对钝化保护层的限定，例如，和图4所示的双层结构相比，钝化保护层可以包括更多层，或只包括一层。
图4仅示例性示出器件的结构而非限定，该器件可以包括更多或更少的结构。
参考图5，还提供一种器件，该器件和图4所示器件相比，还可以包括设置在栅极电极和/或钝化保护层上的绝缘层。不限定该绝缘层的材料，例如，该绝缘层可以为SiN。不限定绝缘层的厚度，例如，该绝缘层的厚度可以为10nm到500nm。
参考图5，该器件还可以包括设置在源极电极上的源极场板，该源极场板与源极电极电性相连。源极场板有利于将栅极和漏极之间的反馈电容转移至栅极和源极之间，克服栅极场板的引入所导致的器件增益下降问题。
图5仅示例性示出器件的结构而非限定，该器件可以包括更多或更少的结构。
下面提供器件的电学测量结果。假设图5所示的器件中，第一半导体层为200nm的GaN，第一势垒层为1nm的AlGaN(其中Al组分的比例为80％)，第二势垒层为3nm的AlN，电介质层为2nm的SiN，对该器件进行电学仿真测试，结果如图6所示。该结构中所述第一势垒层与所述第一半导体层的晶格匹配度优于所述第二势垒层与所述第一半导体层的晶格匹配度，换言之，所述第一势垒层的晶格参数与所述第一半导体层的晶格参数之间的差异小于所述第二势垒层的晶格参数与所述第一半导体层的晶格参数之间的差异。这样，有利于在降低第二半导体层中因晶格失配而产生的应力缺陷的前提下，增加第二半导体层的厚度，以增加第二半导体层与第一半导体层之间的界面极化效应，产生更多载流子，提高器件输出的电流密度和功率密度，有利于实现大功率器件的小型化。
参考图6，曲线1表示器件的漏极电流(记为ID)随栅极电压(记为VG)的变化，曲线2表示器件的跨导(记为Gm)随VG的变化。通过曲线1可以看出，Vth大于0V，饱和电流Idmax接近1.2A/mm，通过曲线2可以看出，跨导Gm接近400mS/mm。可见，器件为增强型FET，具有较小的串联电阻，有利于制备低损耗高效率的FET。
下面，参考图7至图12，提供制备图4所示器件一种可能的方法。
首先，如图7所示，在衬底上依次形成第一半导体层、第二半导体层和钝化保护层。第一半导体层和第二半导体层可以例如通过使用MOCVD等外延生长技术形成。钝化保护层可以例如通过使用化学气相沉积或原子层沉积或溅射等生长技术形成。
不限定第一半导体层的厚度，例如，第一半导体层的厚度为50nm到200nm。不限定第一半导体层的材料，例如，第一半导体层可以包括Ⅲ族氮化物。例如，第二半导体层可以包括氮化铝(AlN)、铟铝氮(InAlN)或铝镓氮(AlGaN)或钪铝氮(ScAlN)或铟镓铝氮(InGaAlN)中的至少一种。
不限定第二半导体层的厚度，例如，第二半导体层的厚度不超过10nm。第二半导体层可以为单层结构或多层结构。参考图7，该第二半导体层包括外延于所述第一半导体层上的第一势垒层和外延于第一势垒层上的第二势垒层。第一势垒层可以包括AlN或AlGaN，厚度不超过5nm，第二势垒层可以包括AlN、InAlN或AlGaN或ScAlN或InGaAlN，厚度不超过5nm。
可选的，该钝化保护层可以包括硅氮(SiNx)。不限定钝化保护层的厚度，例如，该钝化保护层的厚度为13nm到500nm。该钝化保护层可以为单层结构或多层结构。参考图7，该钝化保护层包括所述第二半导体层上的第一钝化保护层和在第一钝化保护层上的第二钝化保护层。不限定第一钝化保护层和第二钝化保护层的厚度，例如，第一钝化保护层的厚度可以为3nm到20nm，第二钝化保护层的厚度可以为10nm到480nm。
接着，如图8所示，在钝化保护层的表面形成抗蚀剂图案。抗蚀剂图案可以通过向钝化保护层的表面涂光刻胶并通过曝光显影来形成。
接着，如图9所示，对未被抗试剂覆盖的钝化保护层进行刻蚀，去除抗试剂图案。可以通过干法刻蚀(例如离子刻蚀)的方法对钝化保护层进行刻蚀。刻蚀源可以选用能够刻蚀钝化保护层而不会刻蚀第二半导体层的刻蚀源。刻蚀后的钝化保护层中出现一个窗口，该窗口可以暴露第二半导体层。
接着，如图10所示，使用氧化剂对器件进行表面氧化。该氧化剂可以例如包括氧元素。氧元素可以通过钝化保护层中的窗口注入第二半导体层中。氧化后的第二半导体层如图10所示填充有斜线的矩形区域(即前文提到的第一区域)。不限定氧化第一区域的第二半导体层的方式，例如，可以采用离子注入或等离子体氧化等表面氧化的方式进行氧化。
接着，如图11所示，在钝化保护层的窗口中形成栅极结构和栅极场板。具体的，在钝化保护层的窗口和钝化保护层表面形成电介质层。在钝化保护层表面形成的电介质层(图11未具体示出)可以认为是钝化保护层的一部分。不限定电介质层的材料，例如，该电介质层可以为三氧化二铝(Al2O3)或硅氮(SiNx)或氧化铪(HfO2)或二氧化硅(SiO2)或硅氧氮(SiON)。不限定电介质层的厚度，例如，该电介质层的厚度不超过10nm。在这之后，可以依次通过涂光刻胶、曝光、显影和形成金属膜和去除光刻胶等工艺形成如图11所示的栅极电极和源极场板。可以在一次金属膜的沉积工艺(例如气相沉积)中依次形成栅极电极和源极场板。不限定该金属膜的材料，例如，该金属膜可以为包括钛、铝、镍和金中至少一种元素的金属单质或合金。
接着，如图12所示，形成源极电极和漏极电极。具体的，可以依次通过涂光刻胶、曝光、显影、刻蚀钝化保护层、形成金属膜和去除光刻胶等工艺形成如图12所示的源极电极和漏极电极。不限定该金属膜的材料，例如，该金属膜可以为包括钛、铝、镍和金中至少一种元素的金属单质或合金。也可以是n型GaN、n型InGaN或其它高导电的n型半导体材料，n型载流子浓度>1E19/cm3。
以上提供了器件和器件的制备方法，下面提供一种模组和设备。
还提供一种模组，该模组可以包括前文提供的任意一种器件。不限定该模组的类型。
可选的，该模组可以为射频模组。射频模组可以包括功率放大器(简称功放)、低噪声放大器、射频开关、滤波器、环形器、隔离器和天线中的至少一种。前文提供的任意一种器件可以应用于其中的至少一个元件中，例如应用于功率放大器和/或低噪声放大器和/或射频开关，该射频电源模组有利的实现高可靠性和较长的寿命。
可选的，该模组可以为电源模组。该电源模组以包括一个或多个晶体管元件。作为举例，电源模组可以包括高电压电路、低电压电路和设置在高电压电路和低电压电路之间的变压器，高电压电路和低电压电路可以分别包括一个或多个晶体管元件。前文提供的任意一种器件可以应用于电源模组的至少一个晶体管元件，该电源模组有利的实现高可靠性和较长的寿命。
还提供一种设备，该设备可以包括前文提供的任意一种模组，有利的实现高可靠性和较长的寿命。
以该设备包括前文提供的射频模组为例，该设备可以例如为无线终端设备(例如手机或智能手表等)或客户终端设备(customer premise equipment，CPE)或无线路由器等。
以该设备包括前文提供的电源模组为例，该设备可以为需要供电的任意一种设备。例如，该设备可以为通信设备或家用电子设备或汽车电子设备或航空航天设备等。
以上，“示例性的”或者“例如”等词用于表示作例子、例证或说明。被描述为“示例性的”或者“例如”的任何示例或设计方案不应被解释为比其他示例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请中出现的术语“和/或”，可以是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。另外，本申请中字符“/”，一般表示前后关联对象是一种“或”的关系。本申请中，“多个”是指两个或两个以上。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，这仅仅是描述本申请的实施例中对相同属性的对象在描述时所采用的区分方式。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，以便包含一系列单元的过程、方法、系统、产品或设备不必限于那些单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它单元。
以上示例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体示例及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种器件，其特征在于，包括：
设置于衬底上的第一半导体层；
外延于所述第一半导体层上的第二半导体层；
设置于所述第二半导体层上的栅极结构，在第一区域中的所述第二半导体层被氧化，所述第一区域为所述栅极结构沿竖直方向在所述第二半导体层中投影的区域。
2.根据权利要求1所述的器件，其特征在于，所述第二半导体层在所述第一区域的厚度大于或等于所述第二半导体层在第二区域的厚度，所述第二区域为所述第二半导体层中与所述第一区域相邻的其他区域。
3.根据权利要求1或2所述的器件，其特征在于，所述第二半导体层在所述第一区域包括氧元素。
4.根据权利要求1至3中任一项所述的器件，其特征在于，所述栅极结构包括栅极电极和电介质层，所述电介质层设置于所述栅极电极和所述第二半导体层之间。
5.根据权利要求4所述的器件，其特征在于，所述器件还包括设置于所述第二半导体层上的钝化保护层，所述栅极结构穿过所述钝化保护层。
6.根据权利要求5所述的器件，其特征在于，所述钝化保护层的厚度大于所述电介质层的厚度。
7.根据权利要求1至6中任一项所述的器件，其特征在于，所述第一半导体层和所述第二半导体层分别包括Ⅲ族氮化物半导体。
8.根据权利要求7所述的器件，其特征在于，所述第一半导体层包括镓元素和氮元素，所述第二半导体层包括铝元素和氮元素。
9.根据权利要8所述的器件，其特征在于，所述第二半导体层包括外延于所述第一半导体层上的第一势垒层和外延于所述第一势垒层上的第二势垒层。
10.一种模组，其特征在于，包括如权利要求1至9中任一项所述的器件。
11.根据权利要求10所述的模组，其特征在于，所述模组为电源模组或射频模组；
所述电源模组包括一个或多个晶体管元件，所述一个或多个晶体管元件中的至少一个晶体管元件包括如权利要求1至9中任一项所述的器件；
所述射频模组包括功率放大器、低噪声放大器、射频开关和滤波器，所述功率放大器和/或低噪声放大器和/或射频开关包括如权利要求1至9中任一项所述的器件。
12.一种设备，其特征在于，包括如权利要求10或11所述的模组。
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