CN117347839A - 芯片测试电路及芯片 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 100
- 230000009467 reduction Effects 0.000 claims description 3
- 230000007717 exclusion Effects 0.000 claims description 2
- 238000004088 simulation Methods 0.000 abstract description 32
- 238000000034 method Methods 0.000 abstract description 28
- 230000008569 process Effects 0.000 abstract description 24
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 238000011161 development Methods 0.000 abstract description 8
- 238000013461 design Methods 0.000 description 37
- 238000012795 verification Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 13
- 235000013599 spices Nutrition 0.000 description 7
- 238000005259 measurement Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 239000004429 Calibre Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
Abstract
本申请提供一种芯片测试电路及芯片，涉及芯片技术领域。该芯片测试电路由解码单元、组合逻辑单元以及多路复用单元构成，组合逻辑单元用于仿真芯片的标准单元，解码单元根据输入的芯片的选择信号的不同，从对应的电压输出引脚输出高电平，高电平会打开组合逻辑单元中对应的基本单元使其产生分段线性信号并进入多路复用单元的对应信号输入引脚，从而经由多路复用单元将分段线性信号进行输出，得到芯片的测试数据。基于本方案所提供的芯片测试电路，只要将芯片测试电路部署在芯片上，即可流片后得到硅后测试结果，而基于模拟仿真结果与硅后测试结果的比较，可对该工艺芯片的签发标准进行修改校正，为后续同工艺芯片开发提供更加精确的签发标准。
Description
技术领域
本申请涉及芯片技术领域，具体而言，涉及一种芯片测试电路及芯片。
背景技术
随着半导体特征尺寸越来越小，MOS（MOSFET-金属氧化物半导体）器件制造流程的复杂度越来越高，硅后的器件的实际工作状态往往和设计目标存在一定偏离，特别是在先进工艺下偏离会更大，因此需要通过硅后的测试结果和前期仿真测试结果进行比较，调整sign_off （签发）标准，为后续的芯片开发提供更加精确的签发标准。
因此，如何减少硅前设计和硅后实际结果的差异成为亟待解决的问题。
发明内容
本申请的目的在于，针对上述现有技术中的不足，提供一种芯片测试电路及芯片，以便于实现对芯片的仿真模拟，从而基于仿真模拟结果以及实际测试结果进行签发标准的调整。
为实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种芯片测试电路，包括：解码单元、组合逻辑单元以及多路复用单元；
所述解码单元包括开关引脚、多个电压输入引脚以及多个电压输出引脚，所述电压输入引脚用于输入芯片的选择信号，所述解码单元用于根据各电压输入引脚的信号向对应的电压输出引脚输出高电平；
所述组合逻辑单元包括多个基本单元，各基本单元的第一输入引脚与所述解码单元中各电压输出引脚一一对应连接，所述基本单元在工作状态下用于根据来自对应的电压输出引脚的电平信号产生分段线性信号；
所述多路复用单元中的信号输入引脚的数量与所述基本单元的数量一致，各信号输入引脚与对应的基本单元的输出引脚连接；所述多路复用单元用于接收所述基本单元产生的分段线性信号并输出。
可选地，所述基本单元包括：二输入与非门以及组合逻辑链，所述二输入与非门的输出引脚还与所述组合逻辑链的输入端连接；
所述组合逻辑链的输出端连接至所述二输入与非门的第二输入引脚。
可选地，所述组合逻辑链的链长根据所述基本单元的输出信号的频率、所述基本单元的延时数据以及所述二输入与非门的延时数据确定。
可选地，所述组合逻辑链中各单元之间的走线距离以及所述组合逻辑链与所述二输入与非门的距离分别小于预设距离。
可选地，还包括：分频单元；所述分频单元的输入端与所述多路复用单元的信号输出引脚连接；所述分频单元用于对接收到的分段线性信号进行降频后输出。
可选地，所述解码单元的电压输入引脚还与所述多路复用单元连接。
可选地，所述解码单元的开关引脚还与所述多路复用单元连接。
可选地，所述解码单元的多个电压输入引脚包括：第一电压输入引脚、第二电压输入引脚及第三电压输入引脚。
可选地，所述解码单元以及所述多路复用单元均位于所述芯片测试电路的布局禁止区域之外。
第二方面，本申请实施例还提供了一种芯片，所述芯片上部署有上述第一方面所述的芯片测试电路。
本申请的有益效果是：
本申请提供一种芯片测试电路及芯片，该芯片测试电路由解码单元、组合逻辑单元以及多路复用单元构成，组合逻辑单元根据芯片的结构特性进行设定，用于仿真芯片的标准单元，解码单元根据输入的芯片的选择信号的不同，从对应的电压输出引脚输出高电平，高电平会打开组合逻辑单元中对应的基本单元使其产生分段线性信号并进入多路复用单元的对应信号输入引脚，从而经由多路复用单元将分段线性信号进行输出，得到芯片的测试数据。基于本方案所提供的芯片测试电路，只要将芯片测试电路部署在芯片上，即可流片后得到硅后测试结果，而基于模拟仿真结果与实际硅后测试结果的比较，可对该工艺芯片的签发标准进行修改校正，为后续同工艺芯片开发提供更加精确的签发标准。
通过在芯片上部署芯片测试电路，可仿真芯片中的组合逻辑单元得到模拟仿真后的测试数据，而在芯片流片后，可测的实际数据，从而基于芯片的仿真测试数据和实际数据的比对结果，可实现对sign_off标准的调整，从而为芯片的后续开发提供更准确的设计参数。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种芯片测试电路的结构示意图；
图2为本申请实施例提供的一种基本单元的结构示意图；
图3为本申请实施例提供的一种基本单元的布局示意图；
图4为本申请实施例提供的另一种芯片测试电路的结构示意图；
图5为本申请实施例提供的又一种芯片测试电路的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，应当理解，本申请中附图仅起到说明和描述的目的，并不用于限定本申请的保护范围。另外，应当理解，示意性的附图并未按实物比例绘制。
另外，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，本申请实施例中将会用到术语“包括”，用于指出其后所声明的特征的存在，但并不排除增加其它的特征。
随着半导体特征尺寸越来越小，MOS（Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物半导体场效应晶体管）器件制造流程的复杂度越来越高，硅后的器件的实际工作状态往往和设计目标存在一定偏离，特别是在先进工艺下偏离会更大。此外考虑工艺的ocv（on chip variation，片上变量）影响，foundary（芯片加工服务厂）提供的tt/ff/ss model（工艺角模型）并不能完全表征每个工艺角的实际情况，所以我们需要通过硅后的测试结果和前期模拟评估进行比较，调整sign_off（前端在进行设计数据交付前对设计数据进行检查和确认的过程） 标准，获的更好的良率。
基于此，本方案提供一种芯片测试电路，通过将芯片测试电路集成在芯片上，可对芯片中的组合逻辑单元进行仿真测试，得到测试数据，然后，在芯片流片之后，得到实测数据，通过将测试数据与实测数据进行比较，确定出foundry提供的lib（Library，库）中标准单元的特征信息与硅后芯片实际单元特征的差距，以便后续芯片开发时能够有更准确的MOS信息用于芯片设计；也就是后续芯片设计还是在这个工艺下，结合差距信息调整sign_off 标准，获的更好的良率。
图1为本申请实施例提供的一种芯片测试电路的结构示意图；如图1所示，芯片测试电路，可包括：解码单元、组合逻辑单元以及多路复用单元；
解码单元包括开关引脚、多个电压输入引脚以及多个电压输出引脚，电压输入引脚用于输入芯片的选择信号，解码单元用于根据各电压输入引脚的信号向对应的电压输出引脚输出高电平。
解码单元可以采用译码器，在开关引脚打开时，各电压输入引脚可输入芯片的选择信号，选择信号可以为1（VDD，工作电压），也可以为0，也即每个电压输入引脚的输入信号可以为电平信号1或者0，那么多个电压输入引脚所输入的选择信号进行组合，即可得到多种不同的输入，而每种输入对应使能一个电压输出引脚，从而根据多个电压输入引脚输入的选择信号，可打开对应的电压输出引脚。例如：电压输入引脚为三个时，三个电压输入引脚可以有000-111八种选择方式，而每种选择方式可对应打开一个电压输出引脚，从而解码单元可根据电压输入引脚输入的选择信号的大小，使能对应的电压输出引脚，从而从该电压输出引脚输出高电平，此时，其余电压输出引脚处于关闭状态。
也就是说，解码单元可用于根据输入的选择信号的不同，从多个电压输出引脚中选择特定的电压输出引脚进行电平输出。此时与该电压输出引脚所连接的器件导通进入工作状态，而其余电压输出引脚不输出电平，可认为处于关闭状态，与其所连接的器件同样关闭。
组合逻辑单元包括多个基本单元，各基本单元的第一输入引脚与解码单元中各电压输出引脚一一对应连接，基本单元在工作状态下用于根据来自对应的电压输出引脚的电平信号产生分段线性信号。
组合逻辑单元用于模拟芯片中的标准单元，组合逻辑单元可由多个基本单元构成，每个基本单元的结构相同，每个基本单元的第一输入引脚均与解码单元中的一个电压输出引脚一一对应连接，也即，基本单元的数量与解码单元中电压输出引脚的数量对应，使得每个电压输出引脚可以唯一的导通一个基本单元进行工作。
基本单元在工作状态下时可根据解码单元中与其连接的电压输出引脚所输出的电平信号产生分段线性信号（Piece-Wise Linear，PWL）。
多路复用单元中的信号输入引脚的数量与基本单元的数量一致，各信号输入引脚与对应的基本单元的输出引脚连接；多路复用单元用于接收基本单元产生的分段线性信号并输出。
每个基本单元的输出引脚与多路复用单元中的一个信号输入引脚对应连接，基本单元所产生的分段线性信号可经由多路复用单元中与其对应的信号输入引脚输入至多路复用单元，并经由多路复用单元将分段线性信号输出。从而采集输出的分段线性信号，得到芯片仿真模拟的测试数据，这里的测试数据即指芯片测试电路所输出的频率。
综上，本实施例提供的芯片测试电路，由解码单元、组合逻辑单元以及多路复用单元构成，组合逻辑单元根据芯片的结构特性进行设定，用于仿真芯片的标准单元，解码单元根据输入的芯片的选择信号的不同，从对应的电压输出引脚输出高电平，高电平会打开组合逻辑单元中对应的基本单元使其产生分段线性信号并进入多路复用单元的对应信号输入引脚，从而经由多路复用单元将分段线性信号进行输出，得到芯片的测试数据。基于本方案所提供的芯片测试电路，只要将芯片测试电路部署在芯片上，即可流片后得到硅后测试结果，而基于模拟仿真结果与硅后测试结果的比较，可对该工艺芯片的签发标准进行修改校正，为后续同工艺芯片开发提供更加精确的签发标准。
图2为本申请实施例提供的一种基本单元的结构示意图。如图2所示，基本单元可包括：二输入与非门以及组合逻辑链，二输入与非门的输出引脚还与组合逻辑链的输入端连接。
上述的基本单元的第一输入引脚也即指基本单元中二输入与非门的第一输入引脚，故，二输入与非门的第一输入引脚与解码单元中各电压输出引脚一一对应连接。基本单元的输出引脚也即指二输入与非门的输出引脚，一方面，二输入与非门的输出引脚与多路复用单元中对应的信号输入引脚，另一方面，二输入与非门的输出引脚还与组合逻辑链的输入端连接。
另外，二输入与非门还包括第二输入引脚，组合逻辑链的输出端连接至二输入与非门的第二输入引脚。
首先我们需要知道组合逻辑单元的构造需要使用组合单元而不是时序单元，然后在full_chip STA（填充片上单元）时报出所有组合逻辑单元的数量，取前8个作为构建组合逻辑单元的基本单元。
在一些实施例中，可利用foundry提供的标准单元，和二输入与非门，组成一个环，输出具有一定频率的震荡波。
选择芯片设计中数量较多的前8种作为构建组合逻辑单元的基本单元。当然，实际设计中，基本单元也可以为2种、4种 、16种，32种、64种等，基本单元越多，数据越具有参考性。
可选地，组合逻辑链的链长根据基本单元的输出信号的频率、基本单元的延时数据以及二输入与非门的延时数据确定。
在一些实施例中，每个基本单元中的组合逻辑链的链长chain_count可以根据基本单元的输出信号的频率Pwl、基本单元的延时数据u1_delay以及二输入与非门的延时数据U0_delay确定。
如图2所示，U0为一个二输入与非门，二输入与非门的输出引脚与第二输入引脚之间串联组合逻辑链，确保组合逻辑链的第一级输入与最后一级输出一致，同时，当二输入与非门的第一输入引脚所连接的解码单元中的电压输出引脚输出高电平时，二输入与非门的第一输入引脚Ro_en信号为1，假设此时二输入与非门的第一输入引脚初始态为1，经过二输入与非门后输出为0，0电平再次经过组合逻辑链，又会在二输入与非门的第一输入引脚得到1，由此反复，就可以得到一个有确定频率的波信号了，还可以通过计算得到输出信号周期：Pwl_period=2（u1_delay/>chain_count+U0_delay）≈2/>（u1_delay/>chain_count），通过公式则可以根据输出频率反推出逻辑链需要多长。
其中，关于频率的数值，可以优先芯片最高频率，然后根据频率计算公式，确定组合逻辑链的链长，组合逻辑链的链长也即指图2中二输入与非门的输出引脚与第二输入引脚之间所连接的单元（u1、u2u/>）的数量。
在一些实施例中，关于组合逻辑链的链长，也可直接设定其为100级或者200级。这是由于芯片测试电路中，对于基本单元的设定是使其能够输出低频信号，低频信号不容易被篡改，信号稳定性较强，从而最终得到的测试数据的准确性较高。而要使得基本单元输出低频信号，基本单元中组合逻辑链的链长要尽可能的长。
可选地，组合逻辑链中各单元之间的走线距离以及组合逻辑链与二输入与非门的距离分别小于预设距离。
图3为本申请实施例提供的一种基本单元的布局示意图。在实际生产中，对组合逻辑单元进行光刻胶时，针对每个基本单元而言，如图3所示，基本单元中的组合逻辑链中各单元（u1、u2、u3、u4u/>）的放置尽量为紧密放置，保证走线尽可能的做到最短，确保基本单元输出的波信号不会引入额外的net_delay（线延时），从而提高测试结果的准确性。
在一种可实现的方式中，可以按照各单元之间的走线距离小于预设距离对各单元进行排布，另外，组合逻辑链与二输入与非门之间的距离也可设置为小于预设距离，从而使得整个基本单元的走线均达到最短。
图4为本申请实施例提供的另一种芯片测试电路的结构示意图，如图4所示，芯片测试电路还包括：分频单元；分频单元的输入端与多路复用单元的信号输出引脚连接；分频单元用于对接收到的分段线性信号进行降频后输出。
在实际布局中，因为基本单元产生的波频率会很高，故可以增加一个分频单元来将基本单元所输出的分段线性信号进行分频处理，以方便信号的测量。
本实施例中，分频单元可以采用8分频的分频器，多路复用单元可将接收到的基本单元所生成的分段线性信号通过信号输出引脚输出到分频单元中，从而分频单元可将分段线性信号的频率降低为1/8进行输出，以方便对输出信号的测量。
当然，实际应用中，对于频率更高的基本单元而言，也可以使用16分频的分频器甚至是32分频的分频器。
可选地，继续如图4所示，解码单元的电压输入引脚还与多路复用单元连接。
可选地，通过解码单元的电压输入引脚可以向多路复用单元提供参考信号。
可选地，继续如图4所示，解码单元的开关引脚还与多路复用单元连接。
通过开关引脚可以控制多路复用单元的工作状态，在开关引脚使能状态下，多路复用单元进入工作状态，而在开关引脚未使能状态下，多路复用单元不工作。
可选地，解码单元的多个电压输入引脚包括：第一电压输入引脚、第二电压输入引脚及第三电压输入引脚。
结合图1或图4所示的芯片测试电路，在本实施例中，解码单元中的电压输入引脚可以包括三个，分别为第一电压输入引脚S0、第二电压输入引脚S1及第三电压输入引脚S2。
S0、S1、S2输入芯片的VDD电压，输入为000-111，对应8个电平位。对应的，解码单元中的电压输入引脚为三个时，解码单元中的电压输出引脚为8个，8个电压输出引脚根据输入的VDD电压的不同，择一输出高电平以打开与电压输出引脚所连接的基本单元。使得基本单元产生pwl（分段线性信号）信号并进入多路复用单元对应的信号输入引脚，多路复用单元会选择该路输出到一个8分频的分频单元中，将分段线性信号的频率降低为1/8进行输出，以方便测试数据的测量。
在一些实施例中，上述在完成对组合逻辑单元的光刻胶后，可对所设计的组合逻辑单元进行后仿真验证，可选地，可基于qrc（芯片寄生参数提取工具）的def（DesignExchange Format，电路物理信息交互）-dspf（detailed standard parasitic format，详细标准寄生格式）流程，对每一个基本单元进行寄生参数的提取，并对.dspf使用spice（仿真电路模拟器）进行后仿真，确认基本单元是否正常工作。考虑工艺角的不同，我们至少需要三个corner（工艺角）进行仿真，tt_rc_typical/ff_rc_best/ss_rc_worst，如果资源允许建议和STA sign_off标准一致。
其中，tt_rc_typical代表电路中典型的中心，ff_rc_best代表电路中最佳的右上角，ss代表电路中最差的左下角。
其中，spice为foundry提供的模型，能够提供工艺下的MOS基础信息，包括延时信息等。spice模型由两部分组成：模型方程式（Model Equations）和模型参数（ModelParameters）。它是建立在电路基本元器件（如晶体管、电阻、电容等）的工作机理和物理细节之上的，是一个根据原理图中各元器件的连接关系创建的网表文件，该网表由一系列子电路组成，用户通过调用相关的子电路模块就可以简单地建立模拟网表。原理图中各元器件的spice参数主要表征元器件的物理特性和电特性。参数描述的充分性和精确性将决定模拟结果的准确性。
这里对Sign off进行简单说明，后端所说的signoff，是指将设计数据交给芯片制造厂商生产之前，对设计数据进行复检，确认设计数据达到交付标准，这些检查和确认统称为signoff。
signoff的主要方向包括：timing signoff 静态时序验证、PA signoff 电源完整性分析、PV signoff 物理验证、RV signoff 可靠性验证、FM/CLP signoff 形式验证和低功耗验证。
signoff要点包括：timing：setup check 建立时间检查——hold check 保持时间检查——drv check 最大传输时间检查和最大电容检查——SI check 信号一致性检查。
PA signoff：关注芯片功耗，静态和动态IR降，电荷迁移等；
PV signoff：关注芯片是否满足工艺设计规则，物理设计与逻辑网表的一致性；
RV signoff：关注ESD（Electrostatic Discharge，静电放电），latchup（Latch-up是指在CMOS集成电路中，由于寄生的PNP和NPN双极性BJT相互影响而在电源VDD和地线GND（VSS）之间产生的一低阻抗通路），ERC（Electrical Rule Checking，电器规则检查）等检查。
FM signoff：关注最终输出的逻辑网表与最初输入的逻辑网表之间的一致性；
CLP signoff：关注在低功耗设计中引入的特殊单元，电源域划分及组成单元的正确性。
通常设计人员所说的第一次signoff指的是代码的冻结freeze，freeze code后，后续所有的代码修改均需提交patch进行审核。
Signoff是IC（Integrated circuit design，集成电路设计）设计中的一个重要的概念，他指的是成功完成IC设计的所有检查的一个标志。在ASCI设计中，有以下两次sign-off：
1. 前仿真（功能仿真）
在设计的电路进入布局布线前应检查其功能是否符合设计要求，这一仿真验证称之为第一次sign-off。
2.后仿真（带延迟仿真）
设计经过布局布线之后，使用EDA（Electronic Design Automation，电子设计自动化）工具进行寄生参数提取，形成精确的post-layout电路网表，使用带寄生参数信息的网表进行仿真，来检查设计是否达到要求。
上述是用于验证基本单元的设计是否正确，包括验证基本单元逻辑的准确性以及频率是否符合要求。
可选地，在后仿真验证无误后，可进行PV/PA检查，确保没有问题后导出gds和lef。
其中，PV也即：physics verification。PA也即power ananlyse。
PV验证主要涉及DRC（Design Rule Check，设计规则检查），LVS（Layout versusSchematic，版图与原理图一致性检查）和ERC（Electrical Rule Checking，电器规则检查）检查。PV验证也是tape out（流片）前的一项重要事项。如果物理验证有错，那芯片生产就会失败。在布局布线工具中，软件只能检查到金属层上的物理违反，而真正的物理验证需要检查到器件底层（base layer）。因此，物理验证需要将金属层和底层金属合并到一起，进行全芯片的DRC检查。同时，还需要做全芯片的LVS，ERC。确保芯片没有任何物理设计规则违反。物理验证一般在mentor公司的calibre（版图验证工具）中进行，是业界标准的物理验证工具。
PA验证，也可称为功耗分析：功耗分析也是芯片signoff的重要一大块，随着现在芯片的规模越来越大，功耗在芯片的中的地位也越来越高。功耗分析的两大任务是分析IRdrop（电压降）和EM（电迁移），及时将结果反馈给布局布线任务组，让他们及时修改后端设计图，解决设计中潜在的问题。
上述完成对组合逻辑单元中各基本单元的准确性验证之后，可结合解码单元、多路复用单元以及分频单元，进行层次化设计，形成最终的芯片测试电路。
可选地，解码单元以及多路复用单元均位于芯片测试电路的布局禁止区域之外。
图5为本申请实施例提供的又一种芯片测试电路的结构示意图。可选地，对于process_sensor （工艺传感器）的顶层设计，可使用hierarchical flow（分层流）的设计思路，将完成的Ro lef导入设计后，得到的floorplan（平面布置图） 如图5所示，其中，值得注意的是在基本单元的缝隙电源条分布可能不均匀，单元绕线也会影响，所以在相邻的两个基本单元之间的区域可增加placementBlockage（布局禁止区域），从而避免将解码单元、多路复用单元以及分频单元等这些单元放置在两个基本单元之间的缝隙中。换句话说，通过在基本单元之间设置placementBlockage区域，由于该区域禁止放置单元，从而使得解码单元、多路复用单元以及分频单元均位于芯片测试电路的布局禁止区域之外。由此，则完成了芯片测试电路的设计。
由于上述的验证过程仅仅是对芯片测试电路中的组合逻辑单元进行了验证，而对设计完成的完整的芯片测试电路，则需要重新进行验证，以完成对芯片测试电路的验证。
可选地，对完成sensor（传感器） top的db（database，设计数据包）进行后仿真，和基本单元仿真工艺角相同，可以分别设定解码单元中的开关引脚EN=1，第一电压输入引脚、第二电压输入引脚以及第三电压输入引脚S0/S1/S2=000/001/010/011/100/101/110/111，即可分别输出每个基本单元分频后的信号。注意，此处的仿真文件需要包含8个Ro单元的.dspf网表才可以正常进行仿真模拟。同时内部还包含一个8分频的分频器，这里的仿真时间需要至少设置为基本单元仿真时间的8倍。
然后，与对基本单元的验证类似，这里需要对芯片测试电路进行PV/PA检查，确保没有问题后导出gds和lef。
在全芯片上我们一般在不同区域放置两到三个sensor，以相互校准。自此，完成对芯片测试电路的准确性验证。
可选地，基于所设计得到的芯片测试电路，可以对芯片进行前期的仿真模拟，生成测试数据，而在芯片流片后，可得到实际的数据，通过将仿真得到的测试数据与实际的数据进行比对，则可以确定出当前的工艺的实际情况和仿真的差异，然后根据差异对当前的sign_off标准做出调整，来获得更好的良率，减小成本。
综上，本实施例提供的芯片测试电路，由解码单元、组合逻辑单元以及多路复用单元构成，组合逻辑单元根据芯片的结构特性进行设定，用于仿真芯片的标准单元，解码单元根据输入的芯片的选择信号的不同，从对应的电压输出引脚输出高电平，高电平会打开组合逻辑单元中对应的基本单元使其产生分段线性信号并进入多路复用单元的对应信号输入引脚，从而经由多路复用单元将分段线性信号进行输出，得到芯片的测试数据。基于本方案所提供的芯片测试电路，只要将芯片测试电路部署在芯片上，即可流片后得到硅后测试结果，而基于模拟仿真结果与硅后测试结果的比较，可对该工艺芯片的签发标准进行修改校正，为后续同工艺芯片开发提供更加精确的签发标准。
在一种实施例中，本申请还提供了一种芯片，芯片上部署有上述实施例中所提供的芯片测试电路。可选地，芯片测试电路可焊接于芯片上，在需要对芯片进行测试时，可通过启动芯片测试电路，以按照芯片测试流程进行测试，得到分频单元所输出的测试数据，其中，测试数据可以为频率。
可选地，可通过spice使用foundry提供的tt/ss/ff（SS、 TT、FF 分别是最快，典型，最慢三个工艺角）model，采用芯片测试电路，对芯片的不同工艺角进行仿真，得到每个工艺角的模拟输出频率，硅后，可根据仿真的激励，实际测试得到不同工艺角的输出频率，从而可以通过仿真数据和实测数据的比较结果确定foundary提供的spice model准确性，以及工艺制程下STA sign_off的标准是否和合理。
综上，本实施例所提供的芯片，通过在芯片上部署芯片测试电路，可仿真芯片中的组合逻辑单元得到模拟仿真后的测试数据，而在芯片流片后，可测得实际数据，从而基于芯片的仿真测试数据和实际数据的比对结果，可实现对sign_off标准的调整，从而为芯片的后续开发提供更准确的设计参数。
在本申请所提供的几个实施例中，应该理解到，所揭露的芯片测试电路和基于芯片测试电路所实现的测试流程，可以通过其它的方式实现。例如，以上所描述的芯片测试电路实施例仅仅是示意性的，例如，芯片测试电路的构成单元可能不限于本实施例所提出的这种构成方式，又或者，解码单元中所包括的电压输入引脚和电压输出引脚的数量也并非如本实施例中所限定的数量，均可以根据需求适应性调整。上述的芯片测试电路中各单元的划分仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到一起，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的连接可以是通过芯片的引脚电性连接。
另外，在本申请各个实施例中的各单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或处理器（英文：processor）执行本申请各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储介质（英文：Read-Only Memory，简称：ROM）、随机存取存储介质（英文：Random Access Memory，简称：RAM）、磁碟或者光盘等各种可以存储程序代码的介质。
Claims (10)
1.一种芯片测试电路，其特征在于，包括：解码单元、组合逻辑单元以及多路复用单元；
所述解码单元包括开关引脚、多个电压输入引脚以及多个电压输出引脚，所述电压输入引脚用于输入芯片的选择信号，所述解码单元用于根据各电压输入引脚的信号向对应的电压输出引脚输出高电平；
所述组合逻辑单元包括多个基本单元，各基本单元的第一输入引脚与所述解码单元中各电压输出引脚一一对应连接，所述基本单元在工作状态下用于根据来自对应的电压输出引脚的电平信号产生分段线性信号；
所述多路复用单元中的信号输入引脚的数量与所述基本单元的数量一致，各信号输入引脚与对应的基本单元的输出引脚连接；所述多路复用单元用于接收所述基本单元产生的分段线性信号并输出。
2.根据权利要求1所述的芯片测试电路，其特征在于，所述基本单元包括：二输入与非门以及组合逻辑链，所述二输入与非门的输出引脚还与所述组合逻辑链的输入端连接；
所述组合逻辑链的输出端连接至所述二输入与非门的第二输入引脚。
3.根据权利要求2所述的芯片测试电路，其特征在于，所述组合逻辑链的链长根据所述基本单元的输出信号的频率、所述基本单元的延时数据以及所述二输入与非门的延时数据确定。
4.根据权利要求2所述的芯片测试电路，其特征在于，所述组合逻辑链中各单元之间的走线距离以及所述组合逻辑链与所述二输入与非门的距离分别小于预设距离。
5.根据权利要求1-4任一所述的芯片测试电路，其特征在于，还包括：分频单元；所述分频单元的输入端与所述多路复用单元的信号输出引脚连接；所述分频单元用于对接收到的分段线性信号进行降频后输出。
6.根据权利要求1所述的芯片测试电路，其特征在于，所述解码单元的电压输入引脚还与所述多路复用单元连接。
7.根据权利要求1所述的芯片测试电路，其特征在于，所述解码单元的开关引脚还与所述多路复用单元连接。
8.根据权利要求1所述的芯片测试电路，其特征在于，所述解码单元的多个电压输入引脚包括：第一电压输入引脚、第二电压输入引脚及第三电压输入引脚。
9.根据权利要求1所述的芯片测试电路，其特征在于，所述解码单元以及所述多路复用单元均位于所述芯片测试电路的布局禁止区域之外。
10.一种芯片，其特征在于，所述芯片上部署有权利要求1-9任一所述的芯片测试电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311654072.3A CN117347839B (zh) | 2023-12-05 | 2023-12-05 | 芯片测试电路及芯片 |
Applications Claiming Priority (1)
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Publications (2)
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ID=89367117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202311654072.3A Active CN117347839B (zh) | 2023-12-05 | 2023-12-05 | 芯片测试电路及芯片 |
Country Status (1)
| Country | Link |
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| CN (1) | CN117347839B (zh) |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |