CN117332746A - 一种兼顾常态低速和短时高速的信号处理板卡设计方法 - Google Patents

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Abstract

本申请公开了一种兼顾常态低速和短时高速的信号处理板卡设计方法，属于遥感通信设备领域，解决了现有技术中板卡标准化程度低、成本较高、可靠性和稳定性低的问题。本申请的方法包括：确定信号处理板卡的三个处理单元，三个处理单元的类型至少包括DSP、FPGA、SOC；将DSP、FPGA划分到低功耗域，SOC划分到高性能域；低功耗域运行可靠性和常时开机任务；高性能域运行性能需求任务；规划信号处理板卡的系统内部之间的连接方式和总线类型，规划信号处理板卡的系统与外部通信的接口类型；规划信号处理板卡的PCB叠层设计、具体布局。使用本申请的方法设计的处理板的整体功耗能满足微小卫星的星载电源的要求，稳定性也可以满足太空中辐射环境的要求。

Description

一种兼顾常态低速和短时高速的信号处理板卡设计方法
技术领域
本发明涉及一种兼顾常态低速和短时高速的信号处理板卡设计方法，属于遥感通信设备领域。
背景技术
随着微电子技术的发展，越来越多的微小卫星被发射到太空中。微小卫星可以搭载多种遥感载荷，通过组网的方式进行对地观测，能够减少重访时间，且网络整体的可靠性大于传统单颗大卫星的可靠性。微小卫星的工作要求和成本特性决定了它适合大量生产。如果在生产过程中，将星载/机载的信号处理板卡标准化，适配多种载荷，就能够解决一定程度的生产成本问题。
发明内容
本发明提供一种兼顾常态低速和短时高速的信号处理板卡设计方法，设计的处理板的整体功耗能满足微小卫星的星载电源的要求，稳定性也可以满足太空中辐射环境的要求。
本发明采取的技术方案是一种兼顾常态低速和短时高速的信号处理板卡设计方法，包括：
确定信号处理板卡的三个处理单元，三个处理单元的类型至少包括DSP、FPGA、SOC；
将DSP、FPGA划分到低功耗域，SOC划分到高性能域；
低功耗域运行可靠性和常时开机任务；高性能域运行性能需求任务；
规划信号处理板卡的系统内部之间的连接方式和总线类型，规划信号处理板卡的系统与外部通信的接口类型；
规划信号处理板卡的PCB叠层设计、具体布局。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，将DSP、FPGA处理单元的存储器配备为可靠性存储器；SOC处理单元的存储器配备为存储量存储器。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，低功耗域保持持续开机运行状态；
高性能域的电源功耗分成多个等级，各个等级包括：
有高性能任务运行时，按照最大功耗或者适合任务的功耗运行；
在没有任务时，高性能域进入休眠状态；
能源紧急的情况下，高性能域整体进入关机状态。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，低功耗域的DSP、FPGA搭配的存储芯片包括EEPROM、MRAM、SDRAM、RAW-Flash。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，DSP与FPGA之间通过EMIF总线和GPIO连接；DSP与存储芯片之间通过EMIF总线连接；FPGA与SOC之间通过SPI总线、自定义总线或GPIO连接。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，信号处理板卡的系统与外部通信的接口类型包括RS422和LVDS接口，RS422和LVDS接口都连接到FPGA上。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，信号处理板卡的PCB叠层设计时，采用十四层叠层设计；其中，第一层为顶层，第十四层为底层，第二、九、十二层为电源层，第三、五、七、十一层为信号层，第四、六、八、十、十三层为地层。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，板卡尺寸采用VPX协议规定的尺寸，包括7个布局区域；一号区域为VPX接口区域，位于PCB的上侧区域；二号区域为低速接口区域，位于PCB的左侧区域；三号区域为高速接口区域，位于PCB的右上侧；四号区域为DSP区域，位于PCB的左侧；五号区域为FPGA区域，位于PCB的右侧；六号区域为SOC区域，位于PCB的右下侧；七号区域为电源区域，位于PCB的左下侧。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，低速接口区域包括JTAG插座J1、J2、J3，DB9插座J4，RS422排针J5；
高速接口区域包括电平转换芯片U17~U20，LVDS排针J6；
DSP区域包括DSP处理器U1，SDRAM芯片U9、U25,MARM芯片U29、U30；
FPGA区域包括FPGA芯片U2，NAND-Flash芯片U16、U23、U24，BOOT选择开关SW2~SW4，看门狗芯片U6，有源时钟U15；
SOC区域包括ZYNQ芯片U3，DDR3芯片U27、U28，SD卡插座U26，RJ45插座U34，PHY芯片U33，PHY芯片时钟U13，串口插针J8，SOC电源区域开关SW7，有源时钟芯片U5，SPI-Flash芯片U8，总线开关U11、U12，BOOT选择开关SW8、SW9；
电源区域包括电源插座J7，电源总开关SW1，DC-DC芯片U22、U31、U35，LDO芯片U7。除了上述芯片之外，该PCB还包括488个电容和256个电阻。
优化的，上述兼顾常态低速和短时高速的信号处理板卡设计方法，所采用的芯片可以根据具体的任务来更改；
DSP选用要求是，峰值功耗不超过3W，且带有EMIF接口，根据工作环境的不同，可以选用宇航级DSP，用于星上数据处理；也可以选用工业级或者军用级DSP，用于机载数据处理；
FPGA选用的芯片类型可以是反熔丝型，用于星上数据处理；也可以是SRAM型，用于机载数据处理；
SOC选用类型推荐为Xilinx公司的ZYNQ系列或者ZYNQMPSoc系列。
本申请的优点在于：本申请采用一种兼顾常态低速和短时高速的信号处理板卡设计方法，使用此方法设计的信号处理板能处理多种星载或机载载荷的数据，它所搭载的处理器除了能部署常规算法之外，还可以部署深度学习算法。并且使用本申请的方法设计的低功耗、高可靠性系统与高性能系统融合的嵌入式数据处理板，便于按照任务的性能要求和稳定性要求，将任务卸载到不同的处理器上，能在恶劣的辐射环境中能够保证高可靠性系统的长时间稳定、高性能系统的短时间稳定。
附图说明
图1为本申请的信号处理板卡的原理图；
图2为本申请的信号处理板卡的PCB板布局结构图；
图3为本申请的信号处理板卡的低速接口区域布局图；
图4为本申请的信号处理板卡的高速接口区域布局图；
图5为本申请的信号处理板卡的DSP区域布局图；
图6为本申请的信号处理板卡的FPGA区域布局图；
图7为本申请的信号处理板卡的SOC区域布局图；
图8为本申请的信号处理板卡的电源区域布局图；
图9为本申请的信号处理板卡的正面整体布局图。
具体实施方式
下面结合附图与具体实施例进一步阐述本发明的技术特点。
如图所示，本发明为一种兼顾常态低速和短时高速的信号处理板卡设计方法，该架构包含3个处理单元：DSP、FPGA、SOC。其中DSP、FPGA划归低功耗域处理器，SOC划归高性能域处理器。
低功耗处理器及其外围芯片组成低功耗域，高性能处理器及其外围芯片组成高性能域。
低功耗域保持持续开机运行状态，高性能处理器在没有任务时进入休眠状态，能源紧急的情况下也可以整体高性能域进入关机状态。
可以按照运算量将任务划分，并分配到不同的处理器上。高运算量任务分配到高性能处理器上，低运算量任务分配到低功耗处理器上。
存储器的选用也参照处理器的设计方法，将处理任务按照对可靠性/存储量的要求，分为高可靠&低存储量任务和较低可靠&高存储量任务。
系统内核、关键程序、长时间运行任务、存储器的文件目录等数据归为高可靠性任务，其余为较低可靠性任务。
高可靠性任务的存储载体优先选择控制电路较少的并行接口存储器，如RAW-Flash芯片，还可以选择几乎不受辐射影响MRAM芯片。
专用的看门狗芯片连接到FPGA上，用来监控低功耗系统的运行状态。
板级通信采用VPX接口。VPX接口与FPGA连接，便于多个处理板级联。
系统级通信采用高速接口+低速接口+调试接口的组合方法，对于传输时间短、速率要求高的传输任务采用高速接口，即LVDS接口；传输时间不限且速率要求低的传输任务采用低速接口，即RS422接口。
在软件开发的过程中可以使用调试接口，调试接口包含JTAG、UART、RJ45接口。LVDS与RS422信号与FPGA相连，UART、RJ45和SOC相连，JTAG分别和DSP、FPGA、SOC相连。
对于系统内部总线，DSP与FPGA之间通过EMIF总线和GPIO连接；DSP与EEPROM、MRAM、SDRAM之间通过EMIF总线连接；FPGA与SOC之间通过SPI总线和自定义的总线以及GPIO连接。
本申请的设计所采用的芯片可以根据具体的任务来更改。DSP选用要求是，峰值功耗不超过3W，且带有EMIF接口，根据工作环境的不同，可以选用宇航级DSP，用于星上数据处理；也可以选用工业级或者军用级DSP，用于机载数据处理。
FPGA选用的芯片类型可以是反熔丝型，用于星上数据处理；也可以是SRAM型，用于机载数据处理。SOC选用类型推荐为Xilinx公司的ZYNQ系列或者ZYNQMPSoc系列。
根据上述对于系统功能的规划，整个处理板关键器件的连接关系框图如图1所示。
依据图1，完成处理板卡的原理图设计，之后完成PCB版图设计。
本申请的信号处理板卡的PCB板采用14层叠层设计，其中，第一层为顶层，第十四层为底层，第二、九、十二层为电源层，第三、五、七、十一层为信号层，第四、六、八、十、十三层为地层。
PCB板布局结构如图2所示。所述PCB板在标准VPX板卡尺寸内(233mm * 160mm)制造一号区域为VPX接口区域，位于PCB的上侧区域；二号区域为低速接口区域，位于PCB的左侧区域；三号区域为高速接口区域，位于PCB的右上侧；四号区域为DSP区域，位于PCB的左侧；五号区域为FPGA区域，位于PCB的右侧；六号区域为SOC区域，位于PCB的右下侧；七号区域为电源区域，位于PCB的左下侧。
低速接口区域布局如图3所示，包括JTAG插座J1、J2、J3，DB9插座J4，RS422排针J5。
高速接口区域布局如图4所示，包括电平转换芯片U17~U20，LVDS排针J6。
DSP区域布局如图5所示，包括DSP处理器U1，SDRAM芯片U9、U25,MARM芯片U29、U30。
FPGA区域布局如图6所示，包括FPGA芯片U2，NAND-Flash芯片U16、U23、U24，BOOT选择开关SW2~SW4，看门狗芯片U6，有源时钟U15。
SOC区域布局如图7所示，包括ZYNQ芯片U3，DDR3芯片U27、U28，SD卡插座U26，RJ45插座U34，PHY芯片U33，PHY芯片时钟U13，串口插针J8，SOC电源区域开关SW7，有源时钟芯片U5，SPI-Flash芯片U8，总线开关U11、U12，BOOT选择开关SW8、SW9。
电源区域布局如图8所示，包括电源插座J7，电源总开关SW1，DC-DC芯片U22、U31、U35，LDO芯片U7。
除了上述芯片之外，该PCB还包括488个电容和256个电阻，他们都对系统的稳定性和功能有重要作用。
当然，上述说明并非是对本发明的限制，本发明也并不限于上述举例，本技术领域的普通技术人员，在本发明的实质范围内，作出的变化、改型、添加或替换，都应属于本发明的保护范围。

Claims (7)

1.一种兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：包括，
确定信号处理板卡的三个处理单元，三个处理单元的类型至少包括DSP、FPGA、SOC；
将DSP、FPGA划分到低功耗域，SOC划分到高性能域；
低功耗域运行可靠性和常时开机任务；高性能域运行性能需求任务；
规划信号处理板卡的系统内部之间的连接方式和总线类型，规划信号处理板卡的系统与外部通信的接口类型；
规划信号处理板卡的PCB叠层设计、具体布局。
2.根据权利要求1所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：将DSP、FPGA处理单元的存储器配备为可靠性存储器；SOC处理单元的存储器配备为存储量存储器。
3.根据权利要求1所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：
低功耗域保持持续开机运行状态；
高性能域的电源功耗分成多个等级，各个等级包括：
有高性能任务运行时，按照最大功耗或者适合任务的功耗运行；
在没有任务时，高性能域进入休眠状态；
能源紧急的情况下，高性能域整体进入关机状态。
4.根据权利要求2所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：低功耗域的DSP、FPGA搭配的存储芯片包括EEPROM、MRAM、SDRAM、RAW-Flash。
5.根据权利要求1所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：DSP与FPGA之间通过EMIF总线和GPIO连接；DSP与存储芯片之间通过EMIF总线连接；FPGA与SOC之间通过SPI总线、自定义总线或GPIO连接。
6.根据权利要求5所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：信号处理板卡的系统与外部通信的接口类型包括RS422和LVDS接口，RS422和LVDS接口都连接到FPGA上。
7.根据权利要求1所述的兼顾常态低速和短时高速的信号处理板卡设计方法，其特征在于：信号处理板卡的PCB叠层设计时，采用十四层叠层设计；其中，第一层为顶层，第十四层为底层，第二、九、十二层为电源层，第三、五、七、十一层为信号层，第四、六、八、十、十三层为地层。
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