CN117331867A - 一种控制电路及数据读写方法、数字处理器 - Google Patents

Abstract

本申请的一些实施例公开了一种控制电路及数据读写方法、数字处理器，涉及存储接口领域，通过增设调相单元对控制电路进行延时读写，降低功耗。该控制电路包括：第一电路模块、第二电路模块、接口电路、读数据缓存器和写数据缓存器；接口电路包括：调相单元；第二电路模块包括hyperbus接口；hyperbus接口包括数据引脚、时钟信号引脚和数据掩码引脚；第一电路模块的控制端与调相单元的第一端电连接，调相单元的第二端与第二电路模块的数据引脚和时钟信号引脚电连接；其中，第一电路模块和第二电路模块的时钟不同；读数据缓存器与第二电路模块的数据引脚电连接，写数据缓存器与第二电路模块的数据引脚和数据掩码引脚电连接。

Description

一种控制电路及数据读写方法、数字处理器

技术领域

本公开涉及存储接口与数字IC领域，尤其涉及一种控制电路及数据读写方法、数字处理器。

背景技术

随着移动互联网时代的来临，智能手机、平板电脑、掌上游戏机和电子书等移动终端对于大容量、低功耗及高可靠性的非易失性存储器需求越来越大。非易失性存储器具有大容量、读写速度快等优点，得到广泛应用。

目前常用的存储器进行控制的接口实现方法：数字延迟锁相环控制存储器的双倍速率接口。通过数字延迟锁相环对输入时钟处理后，延时模块增减延时单元数量进行延时自动调节，调节后的时钟被送至延时计算模块，计算延时是否到达指定预设值，再反馈给调节延时模块，调节延时单元个数。由此反复迭代，得到90度的延时相位，后锁定延时相位。最终存储器的控制器获得90度的时钟延时，将双倍速率接口中的时钟信号延时90度后，对数据信号进行采样，完成对存储器的数据读写访问。

上述方法无法跳过延迟锁相环的寻相阶段，需要配置延迟锁相环电路模块后等待电路寻相锁相，等待锁相完成后，才能进行存储正常读写。不利于在常规环境下的功耗降低，同时，该方法针对部分存储器的双倍速率接口，而针对hyperram的hyperbus接口不适用该方法。

发明内容

本公开的一些实施例提供一种控制电路及数据读写方法、数字处理器，通过增设调相单元对控制电路进行延时读写，使得采集数据稳定，简化电路设计，降低功耗。

为达到上述目的，本公开的一些实施例提供了如下技术方案：

第一方面，本申请的一些实施例提供一种控制电路，该控制电路包括：第一电路模块、第二电路模块、接口电路、读数据缓存器和写数据缓存器；所述接口电路包括：调相单元。所述第二电路模块包括hyperbus接口；所述hyperbus接口包括数据引脚和时钟信号引脚和数据掩码引脚。

所述第一电路模块的控制端与所述调相单元的第一端电连接，所述调相单元的第二端与所述第二电路模块的数据引脚和时钟信号引脚电连接；其中，所述第一电路模块和所述第二电路模块的时钟不同；所述读数据缓存器与所述第二电路模块的数据引脚电连接，所述写数据缓存器与所述第二电路模块的数据引脚和数据掩码引脚电连接。

所述第一电路模块被配置为输出源时钟信号；其中，源时钟信号为本地时钟；所述调相单元被配置为：在写阶段，对所述第一电路模块输出的源时钟信号进行第一相位值的相移，得到时钟信号；所述第一电路模块被配置为：利用源时钟信号，将所述写数据缓存器输出的数据信号和数据掩码传输至所述第二电路模块；所述第二电路模块被配置为，利用时钟信号对所述数据信号进行采样；和/或，所述第二电路模块还被配置为：在读阶段，输出数据信号和读数据选通信号；所述调相单元还被配置为：在读阶段，对所述读数据选通信号进行第二相位值的相移，得到延时后的读数据选通信号；所述第一电路模块被配置为利用延时后的读数据选通信号，对所述数据信号进行采样，并将采样后的数据信号传输至所述读数据缓存器；其中，读数据选通信号为第二电路模块的内部时钟。

本申请的一些实施例提供的一种控制电路，相对传统的hyperbus接口采用高频时钟采样读数据，本设计采用调相单元对第二电路模块的数据掩码延时作为采样信号采样读数据，采样的数据稳定可靠，满足控制要求。且调相单元支持读写两路时钟进行延时控制，读阶段延时读数据选通，写阶段延时源时钟信号，简化了电路设计。

在一些实施例中，所述调相单元包括：检测电路、调节电路和时延电路；所述检测电路的第一端与所述第一电路模块的控制端电连接，所述检测电路的第二端与所述调节电路的第一端电连接，所述调节电路的第二端与所述时延电路的第一端电连接，所述时延电路的第二端与所述第二电路模块的数据引脚和时钟信号引脚电连接；所述检测电路被配置为接收所述第一电路模块的源时钟信号，并计算源时钟信号的周期长度；所述调节电路被配置为根据所述源时钟信号的周期长度和相移参数计算所述源时钟信号的相移值；所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述检测电路包括：寻相控制模块和延时调整模块，所述延时调整模块包括：延时调整单元、第二延时单元、第三延时单元、第一触发器和第二触发器；所述延时调整单元包括多个第一延时单元。所述调节电路包括：读写延时控制单元；所述时延电路包括：不同级数延时单元。

所述延时调整单元的第一端与所述寻相控制模块的第一端电连接，所述延时调整单元的第二端与第一电路模块的控制端电连接，所述延时调整单元的第三端与所述第二延时单元的第一端电连接，所述第二延时单元的第二端与所述第三延时单元的第一端电连接。

所述第一触发器的第一端与所述第一电路模块的控制端电连接，所述第一触发器的第二端与所述延时调整单元的第三端电连接；所述第二触发器的第一端与所述第一电路模块的控制端电连接，所述第二触发器的第二端与所述第三延时单元电连接；所述第一触发器的输出端与所述寻相控制模块的第一触发接收端电连接，所述第二触发器的输出端与所述寻相控制模块的第二触发接收端电连接；所述时延电路包括多个第一延时单元。

在一些实施例中，所述调相单元被配置为执行第一控制模式。

所述寻相控制模块被配置为设定初始第一延时单元数和调整步长；所述延时调整单元被配置为根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，并对源时钟信号进行延时，输出第一延时源时钟信号；所述第二延时单元和所述第三延时单元被配置为对所述第一延时源时钟信号进行延时，输出第二延时源时钟信号。

所述寻相控制模块还被配置为，在接收到所述第一触发器和所述第二触发器输出标准值的情况下，锁定所述源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

所述寻相控制模块还被配置为，在接收到所述第一触发器和所述第二触发器未输出标准值的情况下，控制所述延时调整单元增加或减少用于工作的第一延时单元的数量，直至所述第一触发器和所述第二触发器输出标准值。

所述调节电路根据所述源时钟信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对所述源时钟信号进行第一相位值的相移，或，所述控制电路根据所述第二电路模块传输的读数据选通信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述调相单元被配置为执行第二控制模式。

所述寻相控制模块被配置为设定初始第一延时单元数；所述延时调整单元被配置为根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述调相单元被配置为执行第三控制模式；所述寻相控制模块和所述延时调整模块关闭；所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述控制电路还包括：读数据缓存器和写数据缓存器；所述读数据缓存器与所述第二电路模块的数据引脚电连接，所述写数据缓存器与所述第二电路模块的数据引脚和数据掩码引脚电连接。

第二方面，提供了一种控制电路的数据读写方法，应用于上述的控制电路，该数据读写方法包括：所述第一电路模块输出源时钟信号；其中，所述源时钟信号为本地时钟；在写阶段，所述调相单元对所述第一电路模块输出的所述源时钟信号进行第一相位值的相移，得到时钟信号；所述第一电路模块利用所述源时钟信号，将所述写数据缓存器输出的数据信号和数据掩码传输至所述第二电路模块；所述第二电路模块利用所述时钟信号对所述数据信号进行采样；和/或；在读阶段，所述第二电路模块输出数据信号和读数据选通信号；所述调相单元在读阶段，对所述读数据选通信号进行第二相位值的相移，得到延时后的读数据选通信号；所述第一电路模块利用延时后的读数据选通信号，对所述数据信号进行采样，并将采样后的数据信号传输至所述读数据缓存器；其中，读数据选通信号为第二电路模块的内部时钟。

本申请的一些实施例提供的一种控制电路的数据读写方法的有益效果，与上述技术方案提供的一种控制电路所能达到的有益效果相同，在此不再赘述。

在一些实施例中，所述检测电路包括：寻相控制模块和延时调整模块；所述数据读写方法还包括：在配置阶段，所述调相单元执行第一控制模式。

所述寻相控制模块设定初始第一延时单元数和调整步长；所述延时调整单元根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，并对源时钟信号进行延时，输出第一延时源时钟信号；所述第二延时单元和所述第三延时单元对所述第一延时源时钟信号进行延时，输出第二延时源时钟信号。

所述寻相控制模块在接收到所述第一触发器和所述第二触发器输出标准值的情况下，锁定所述源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

所述寻相控制模块在接收到所述第一触发器和所述第二触发器未输出标准值的情况下，控制所述延时调整单元增加或减少用于工作的第一延时单元的数量，直至所述第一触发器和所述第二触发器输出标准值。

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述检测电路包括：寻相控制模块和延时调整模块；所述数据读写方法还包括：在配置阶段，所述调相单元执行第二控制模式。

所述寻相控制模块设定初始第一延时单元数；所述延时调整单元根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

在一些实施例中，所述检测电路包括：寻相控制模块和延时调整模块；所述数据读写方法还包括：在配置阶段，所述调相单元执行第三控制模式。

所述寻相控制模块和所述延时调整模块关闭。

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

第三方面，提供了一种数字处理器，该数字处理器包括上述控制电路。

本申请的一些实施例提供的一种数字处理器的有益效果，与上述技术方案提供的一种控制电路所能达到的有益效果相同，在此不再赘述。

附图说明

此处所说明的附图用来提供对本公开实施例的进一步理解，构成本公开实施例的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：

图1为本申请的一些实施例提供的一种控制电路的结构图；

图2为本申请的一些实施例提供的一种读阶段的时序图；

图3为本申请的一些实施例提供的另一种读阶段的时序图；

图4为本申请的一些实施例提供的一种写阶段的时序图；

图5为本申请的一些实施例提供的另一种控制电路的结构图；

图6为本申请的一些实施例提供的一种调相单元的结构示意图；

图7为本申请的一些实施例提供的一种源时钟信号的时序图；

图8为本申请的一些实施例提供的一种调相单元和控制电路的结构图；

图9为本申请的一些实施例提供的一种调相单元延时过程的流程图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

需要说明的是，本公开附图中出现的例如11～1表示部件11属于部件1，例如6a1～6a表示第一触发接收端6a1属于触发接收端6a，附图中出现的其他类似标号也沿用上述说明。

如背景技术所述，目前常用的存储器进行控制的接口实现方法：数字延迟锁相环控制存储器的双倍速率接口。通过数字延迟锁相环对输入时钟处理后，延时模块增减延时单元数量进行延时自动调节，调节后的时钟被送至延时计算模块，计算延时是否到达指定预设值，再反馈给调节延时模块，调节延时单元个数。由此反复迭代，得到90度的延时相位，后锁定延时相位。最终存储器的控制器获得90度的时钟延时，将双倍速率接口中的时钟信号延时90度后，对数据信号进行采样，完成对存储器的数据读写访问。

上述接口实现方法无法跳过延迟锁相环的寻相阶段，需要配置延迟锁相环电路模块后等待电路寻相锁相，等待锁相完成后，才能进行存储正常读写。不利于在常规环境下的功耗降低，同时，该方法针对部分存储器的双倍速率接口，而针对hyperram的hyperbus接口不适用该方法。在极端温度环境下，延时相位产生温度漂移，采样时钟和数据中心的相位发生变化，可能使得数据回读错误，其对极端环境的适应性差。

基于此，如图1所示，本公开的一些实施例提出了一种控制电路1000，该控制电路1000包括：第一电路模块1、第二电路模块2、接口电路100、读数据缓存器4和写数据缓存器5。

接口电路100包括：调相单元3；第二电路模块包括hyperbus接口；hyperbus接口包括：数据引脚21、数据掩码引脚22、时钟信号引脚23和信号引脚24(参照图8)。

第一电路模块1的控制端与调相单元3的第一端电连接，调相单元3的第二端与第二电路模块2的数据引脚21和时钟信号引脚23电连接；其中，第一电路模块1和第二电路模块2的时钟不同。

读数据缓存器4与第二电路模块2的数据引脚21电连接，写数据缓存器5与第二电路模块2的数据引脚21和数据掩码引脚22电连接。

第一电路模块1被配置为输出源时钟信号mem_clk；其中，源时钟信号mem_clk为本地时钟。

调相单元3被配置为：在写阶段，对第一电路模块1输出的源时钟信号mem_clk进行第一相位值的相移，得到时钟信号ck并将时钟信号ck传输至时钟信号引脚23；第一电路模块1被配置为：利用源时钟信号，将写数据缓存器5输出的数据信号dq和写数据掩码rwds1传输至第二电路模块2；第二电路模块2被配置为，利用时钟信号ck对数据信号dq进行采样；和/或，第二电路模块2还被配置为：在读阶段输出数据信号dq和读数据选通信号rwds2，调相单元3还被配置为：在读阶段，对读数据选通信号rwds2进行第二相位值的相移，得到延时后的读数据选通信号rwds2_delay；第一电路模块1被配置为利用延时后的读数据选通信号rwds2_delay，对数据信号dq进行采样，并将采样后的数据信号dq传输至读数据缓存器4。其中，读数据选通信号rwds2为第二电路模块2的内部时钟。

也就是说，上述控制电路1000可以只应用在写阶段，还可以只应用在读阶段，还可以应用在写阶段和读阶段上。

在一些实施例中，上述调相单元为延时锁相环。

其中，延时锁相环(Delay-locked Loop，DLL)，是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。

在一些实施例中，第一相位值为270°，第二相位值为90°。

在一些实施例中，第一电路模块1为控制器，第二电路模块2为存储器。其中，控制器被配置为输出源时钟信号mem_clk。

需要说明的是，在写阶段，数据掩码rwds为写数据掩码rwds1；在读阶段，数据掩码rwds信号为读数据选通rwds2。

需要说明的是，参照图2和图3，图2为读数据选通rwds2延时之前的时序图，图3为读数据选通rwds2延时之后的时序图；将读数据选通rwds2延时90度后，得到延时后的读数据选通rwds2_delay,此时读数据选通rwds2_delay的上升下降沿落在数据信号dq中央，此时数据采样最为准确，能够用读数据选通rwds2_delay充当采样时钟，进行读数据采样。即当第二相位值的相移为90度时，数据读取稳定性与可靠性最好。

参照图4，由写时序图可见，数据信号dq是用源时钟信号mem_clk的上下时钟沿去发送的，同时输出给下级的时钟信号ck，需在数据信号dq的中央，因此需把mem_clk延时270度后，生成的时钟信号ck输出给第二电路模块2。时钟信号ck上升沿下降沿落在数据信号dq的中央，此时用时钟信号ck充当采样时钟，进行写数据采样，数据采样最为准确。即当第一相位值的相移为270度时，写入稳定性可靠性最好。

该控制电路1000通过调相单元3在写阶段将第一电路模块1输出的源时钟信号mem_clk进行270度的相移，进行相移后的源时钟信号mem_clk变为时钟信号ck，将得到的时钟信号ck传输至第二电路模块2；同时利用源时钟信号mem_clk将写数据缓存器5输出的数据信号dq和写数据掩码rwds1传输至第二电路模块2中，然后第二电路模块2利用时钟信号ck对数据信号dq进行采样。延时后的源时钟信号mem_clk变为时钟信号ck，将时钟信号ck作为采样时钟进行采样更加准确，数据写入更稳定。

同样的，该控制电路通过调相单元3在读阶段将第二电路模块2输出的读数据选通rwds2进行90度的相移，进行相移后的读数据选通rwds2变为延时后的读数据选通rwds2_delay，将得到的延时后的读数据选通rwds2_delay传输至读数据缓存器4；同时利用延时后的读数据选通rwds2_delay对第二电路模块2输出的数据信号dq进行采样。读数据选通rwds2变为延时后的读数据选通rwds2_delay。将延时后的读数据选通rwds2_delay作为采样时钟进行采样更加准确，数据读入更稳定。

本申请的一些实施例提供的一种控制电路，相对传统的hyperbus接口采用高频时钟采样读数据，本设计采用调相单元对第二电路模块的数据掩码延时作为采样信号采样读数据，采样的数据稳定可靠，满足控制要求；且调相单元支持读写两路时钟进行延时控制，读阶段延时读数据选通，写阶段延时源时钟信号，简化了电路设计。

如图5所示，调相单元3包括：检测电路31、调节电路32和时延电路33；检测电路31的第一端与第一电路模块1的控制端电连接，检测电路31的第二端与调节电路32的第一端电连接，调节电路32的第二端与时延电路33的第一端电连接，时延电路33的第二端与第二电路模块2的数据引脚21和时钟信号引脚23电连接。

检测电路31被配置为接收第一电路模块1的源时钟信号mem_clk，并计算源时钟信号mem_clk的周期长度；调节电路32被配置为根据源时钟信号mem_clk的周期长度和相移参数计算源时钟信号mem_clk的相移值；时延电路33被配置为根据源时钟信号mem_clk的周期长度和相移值对源时钟信号mem_clk进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

本申请的一些实施例提供的一种控制电路，相对传统的hyperbus接口采用高频时钟采样读数据，本设计采用DLL对第二电路模块的数据掩码rwds延时作为采样信号采样读数据，采样的数据稳定可靠，满足控制要求。且DLL支持读写两路时钟进行延时控制，读阶段延时读数据选通rwds2_delay，写阶段延时源时钟信号mem_clk，简化了电路设计。

如图6所示，检测电路31包括：寻相控制模块6和延时调整模块7；调节电路32包括：读写延时控制单元81；时延电路33包括：不同级数延时单元82。

延时调整模块7的第一端701被配置为接收源时钟信号mem_clk；寻相控制模块6的第一端601与延时调整模块7的第二端702电连接，延时调整模块7的触发输出端7a与寻相控制模块6的触发接收端6a电连接；寻相控制模块6的第二端602与读写延时控制单元81电连接；读写延时控制单元81还与第二电路模块2电连接。

延时调整模块7被配置为接收源时钟信号mem_clk，将源时钟信号mem_clk经由寻相控制模块6传输至读写延时控制单元81；读写延时控制单元81被配置为根据相移参数，计算写阶段的源时钟信号mem_clk进行相移的第一相位值，或者，计算读阶段的读数据选通rwds2进行相移的第二相位值。不同级数延时单元82被配置为根据源时钟信号的周期长度和相移值对源时钟信号进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

延时调整模块7包括：延时调整单元71、第二延时单元72、第三延时单元73、第一触发器74和第二触发器75；延时调整单元71包括多个第一延时单元76。

延时调整单元71的第一端711与寻相控制模块6的第一端601电连接，延时调整单元71的第二端712与第一电路模块1电连接，延时调整单元71的第三端713与第二延时单元72的第一端721电连接，第二延时单元72的第二端722与第三延时单元73的第一端731电连接。

第一触发器74的第一端741与第一电路模块1电连接，第一触发器74的第二端742与延时调整单元71的第三端713电连接；第二触发器75的第一端751与第一电路模块1电连接，第二触发器75的第二端752与第三延时单元73的第二端732电连接；第一触发器74的输出端74a与寻相控制模块6的第一触发接收端6a1电连接，第二触发器75的输出端75a与寻相控制模块6的第二触发接收端6a2电连接。

读写延时控制单元81的第一端811与寻相控制模块6的第二端602电连接，读写延时控制单元81的第二端812与不同级数延时单元82电连接。其中，不同级数延时单元82包括多个第一延时单元76，用于对信号进行延时。

本申请的一些实施例提供的一种控制电路，通过上述调相单元3可以将数据掩码rwds延时作为采样信号采样读数据，将源时钟信号mem_clk延时作为采样信号采样写数据，使得采样更加准确，并简化了电路设计。

调相单元3包括多种控制模式，通过在不同环境使用不同的控制模式来降低功耗。

调相单元3被配置为执行第一控制模式：寻相控制模块6被配置为设定初始第一延时单元数和调整步长；延时调整单元71被配置为根据初始第一延时单元数，调整用于工作的第一延时单元76的数量，并对源时钟信号mem_clk进行延时，输出第一延时源时钟信号mem_clk_delay_a；第二延时单元72和第三延时单元73被配置为对第一延时源时钟信号mem_clk_delay_a进行延时，输出第二延时源时钟信号mem_clk_delay_b。

在一些实施例中，寻相控制模块6设定初始第一延时单元数为2，调整步长为1，即每次增加或减少1个第一延时单元工作。调整用于工作的第一延时单元76的数量就是增加或减少用于工作的第一延时单元76。例如，延时调整单元71一共有10个第一延时单元数，用于工作的第一延时单元76的数量为2个，可以通过增加或减少用于工作的第一延时单元76的数量来调整延时相位。

寻相控制模块6还被配置为，在接收到第一触发器74和第二触发器75输出标准值的情况下，锁定源时钟信号mem_clk的周期长度，源时钟信号mem_clk的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。其中，单个第一延时单元的长度是固定的。

例如，用于工作的第一延时单元的数量为4个，单个第一延时单元的长度为0.25ns，源时钟信号mem_clk的周期长度为4*0.25ns＝1ns。

寻相控制模块6还被配置为，在接收到第一触发器74和第二触发器75未输出标准值的情况下，控制延时调整单元增加或减少用于工作的第一延时单元的数量，直至第一触发器和第二触发器输出标准值。

例如，单个第一延时单元的长度为0.25ns，第一触发器74和第二触发器75未输出标准值，此时用于工作的第一延时单元的数量为3个，在增加一个用于工作的第一延时单元后，第一触发器和第二触发器输出标准值，寻相控制模块6锁定源时钟信号mem_clk的周期长度，即源时钟信号mem_clk的周期长度为4*0.25ns＝1ns。

调节电路32根据源时钟信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对源时钟信号进行第一相位值的相移，或，调节电路32根据第二电路模块传输的读数据选通信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对读数据选通信号进行第二相位值的相移。

需要说明的是，上述标准值是指第一触发器输出“1”且第二触发器输出“0”的情况。这两种情况需要同时满足。也就是说，若是第一触发器输出“1”且第二触发器输出“1”的情况不属于标准值。

第一电路模块1输出源时钟信号mem_clk至延时调整单元71，经过延时调整单元71中用于工作的第一延时单元76延时得到第一延时源时钟信号mem_clk_delay_a，第一延时源时钟信号mem_clk_delay_a再经过第二延时单元72和第三延时单元73进一步延时得到第二延时源时钟信号mem_clk_delay_b。

参照图6、图7和图8，其中，mem_clk_delay_a为mem_clk经过n个(即图中的延时调整单元)第一延时单元延时后的时钟信号，mem_clk_delay_b为mem_clk经过n+2个延时单元延时后的时钟信号。由于每个延时单元的延时值很小，mem_clk_delay_a与mem_clk_delay_b的相移差异很小。图中mem_clk_delay_a与mem_clk_delay_b的相移值较大，其仅为示意。延时单元个数n为电路内部寻找配置，当寻相完成，其值即确定，无需其他计算。

其中，当配置初始延时单元个数(即图中多个延时单元)为n时，用源时钟信号mem_clk采样延时后的时钟mem_clk_delay_a与mem_clk_delay_b，若第一触发器74和第二触发器75输出phase0与phase1为00时，即表明延时不足180度，如图中A处，调相单元3控制延时调整模块7增加用于工作的第一延时单元个数。

若第一触发器74和第二触发器75输出phase0与phase1为01，表明延时刚好为180度，如图中B处，调相单元3控制延时调整模块7增加用于工作的第一延时单元个数。

若第一触发器74和第二触发器75输出phase0与phase1为11，表明延时超过180度，但是不到360度，如图中C处，调相单元3控制延时调整模块7增加用于工作的第一延时单元个数。

若第一触发器74和第二触发器75输出phase0与phase1为10，表明延时刚好360度，即一个周期，如图中D处。单个源时钟信号mem_clk周期的长度即被锁定，其值为单个延时单元长度*延时单元数目n。调相单元3内部的dll_lock信号置起，DLL寻相锁相流程完成。(ABCDE每个小圈分别是不同延时单元的下的mem_clk_delay_a与mem_clk_delay_b。上方延时少，为mem_clk_delay_a，下方沿时多，为mem_clk_delay_b)。

若延时超过一个周期，第一触发器74和第二触发器75输出phase0与phase1又会按00—>01—>11—>10进行变化。即01表明延时刚好为1/2周期，3/2周期，5/2周期,7/2周期等。10表明延时刚好为1周期，2周期，3周期等。

其中，需要说明的是，寻相控制模块6会锁定第一次找到phase0与phase1为10(图中D点)时的第一延时单元个数值，作为一个周期被寻相控制模块6锁定。此处初始的第一延时单元个数配置的不能太大，一般配置为个位数即可。

在一些实施例中，上述第一控制模式为training开启且adaptive开启，当打开adative(自动反馈)时，寻相控制模块6会实时检查第一触发器74和第二触发器75中phase0与phase1的状态。当检查到phase0与phase1的状态从10变化到其他值，其内部就会开始反馈调节，当变化为10—>11,即图6中的D点到C点，说明此时在该第一延时单元个数的配置下，其锁定相位不足360度，此时需要增加第一延时单元个数，使其从C点变回到D点。当变化为10—>00，即图6中的D点到E点，说明此时在第一延时单元个数的配置下，其锁定相位超过360度。需要减少第一延时单元个数，使其从E点变回到D点。开启adaptive的作用就是为了让phase0与phase1稳定锁定在10，即图中的D点。此时对于数据读写，经过延时后的采样时钟采到的数据正好在数据信号dq中央，是数据最稳定不容易出错的地方。adative开启反馈就是持续锁定相位，phase0与phase1的状态稳定在D点的过程。调相单元3会持续保持工作，实时的测量mem_clk周期长度，在读写间隙动态调整所用延时单元的数量，以保证数据驱动与采样的正确性。

需要说明的是，在结温变化的恶劣环境下，控制电路会产生相位温漂，相位温漂会使得调相单元3内部失去锁定，phase0与phase1为00或11，最终导致数据读写错误。因此需要使调相单元3执行第一控制模式。

调相单元3被配置为执行第二控制模式；寻相控制模块6被配置为设定初始第一延时单元数；延时调整单元被配置为根据初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号mem_clk的周期长度，源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

调节电路32根据源时钟信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对源时钟信号进行第一相位值的相移，或，调节电路32根据第二电路模块传输的读数据选通信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对读数据选通信号进行第二相位值的相移。

也就是说，寻相控制模块6根据初始第一延时单元数来锁定源时钟信号mem_clk的周期长度，不需要经过多次调整。

在锁定相位过程中，寻相控制模块6需要确定第一触发器74和第二触发器75输出是否是标准值来锁定，锁定之后，后续不需要再实时的确定第一触发器74和第二触发器75是否输出标准值。即只确定一次即可。

例如，寻相控制模块6设定初始用于工作的第一延时单元数为3个，单个第一延时单元的长度为0.25ns，源时钟信号mem_clk的周期长度为3*0.25ns＝0.75ns。

在一些实施例中，上述第二控制模式为training开启且adaptive关闭，当开启training但关闭adaptive(自动反馈)时，寻相控制模块6首次锁定源时钟信号mem_clk的周期长度后，便不再工作，若此时，由D变化到C或是D变化到E，寻相控制模块6不会反馈调节。此时节省调相单元3的功耗，在一般温度变化不是那么剧烈的情况下，数据读写还是准确的。

需要说明的是，在温度较为稳定的环境中，adaptive动态调整关闭，调相单元3在training锁定mem_clk相位后，寻相电路休眠以降低电路功耗，即调相单元3执行第二控制模式。

调相单元3被配置为执行第三控制模式；寻相控制模块6和延时调整模块7关闭。

时延电路33被配置为根据源时钟信号的周期长度和相移值对源时钟信号进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

在一些实施例中，上述第三控制模式为dll_bypass开启且training关闭。第三控制模式一般用于源时钟信号mem_clk频率较小的情况下，此时源时钟信号mem_clk的周期很大。例如，源时钟信号mem_clk的周期为100ns，只需要部分用于工作的延时单元即可实现延时，对于采样时的270度的要求也不需要很严格，只要接近该延时范围即可。

调相单元3执行的第三控制模式有利于在非恶劣温度环境下进一步降低电路模块功耗。

需要说明的是，对于读阶段的读数据选通rwds2是通过直接输入到时延电路33中的不同级数延时单元82进行延时。其中，读数据选通rwds2的周期长度是已知的。例如，读数据选通rwds2的周期长度为2ns，单个第一延时单元的长度为0.25ns，读阶段延时90度的采样更准确，可以计算出需要2个第一延时单元，也就是说，仅需在不同级数延时单元82中设置两个用于工作的第一延时单元可实现在读阶段对读数据选通rwds2的延时。

综上所述，该控制电路的具体延时过程可参照图8和图9：

S11、控制电路上电。

S12、调相单元3是否配置training。

若是，转到步骤S13，若否，转到步骤S15。

S13、配置training_start_point、training_step、read_clk_divisor与write_clk_divisor。

其中，training_start_point是指初始第一延时单元数，training_step是指调整步长，read_clk_divisor与write_clk_divisor则是指读时钟与写时钟的相移参数。

S14、将training置1，同时按需求配置adaptive位，进行相位训练，等待dll_lock信号置起。

S15、将dll_bypass配置1。

在dll_bypass配置为1的情况下，training置0。

S16、配置dll_bypass_wr与dll_bypass_rd。

其中，dll_bypass_wr与dll_bypass_rd是指写时钟相移与读时钟相移的延时单元个数。

S17、初始化完成，根据训练或配置的读写时钟相移对存储器内部的寄存器配置回读后，即可正常读写。

本申请的一些实施例提供一种控制电路的数据读写方法，应用于上述的控制电路1000，该数据读写方法包括：

S01、第一电路模块输出源时钟信号。

其中，源时钟信号为本地时钟。

S011、在写阶段，调相单元对第一电路模块输出的源时钟信号进行第一相位值的相移，得到时钟信号。

S012、第一电路模块利用源时钟信号，将写数据缓存器输出的数据信号和数据掩码传输至第二电路模块。

S013、第二电路模块利用时钟信号对数据信号进行采样。

S021、在读阶段，第二电路模块输出数据信号和读数据选通信号。

S022、调相单元在读阶段，对读数据选通信号进行第二相位值的相移，得到延时后的读数据选通信号。

S023、第一电路模块利用延时后的读数据选通信号，对数据信号进行采样，并将采样后的数据信号传输至读数据缓存器。

其中，读数据选通信号为第二电路模块的内部时钟。

需要说明的是，数据读写方法可以仅执行步骤S01、S011、S012和S013；数据读写方法还可以仅执行步骤S01、S021、S022和S023；数据读写方法还可以执行步骤S01、S011、S012、S013、S021、S022和S023。

S1、检测电路接收第一电路模块的源时钟信号，并计算源时钟信号的周期长度。

S2、调节电路根据源时钟信号的周期长度和相移参数计算源时钟信号的相移值。

数据读写方法还包括：在配置阶段，调相单元执行第一控制模式：

S101、寻相控制模块设定初始第一延时单元数和调整步长；延时调整单元根据初始第一延时单元数，调整用于工作的第一延时单元的数量，并对源时钟信号进行延时，输出第一延时源时钟信号；第二延时单元和第三延时单元对第一延时源时钟信号进行延时，输出第二延时源时钟信号。

S102、寻相控制模块在接收到第一触发器和第二触发器输出标准值的情况下，锁定源时钟信号的周期长度，源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

S103、寻相控制模块在接收到第一触发器和第二触发器未输出标准值的情况下，控制延时调整单元增加或减少用于工作的第一延时单元的数量，直至第一触发器和第二触发器输出标准值。

S104、时延电路被配置为根据源时钟信号的周期长度和相移值对源时钟信号进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

数据读写方法还包括：在配置阶段，调相单元执行第二控制模式：

S201、寻相控制模块设定初始第一延时单元数；延时调整单元根据初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号的周期长度，源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度。

S202、时延电路被配置为根据源时钟信号的周期长度和相移值对源时钟信号进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

数据读写方法还包括：在配置阶段，调相单元执行第三控制模式；

S301、寻相控制模块和延时调整模块关闭。

S302、时延电路被配置为根据源时钟信号的周期长度和相移值对源时钟信号进行第一相位值的相移，或根据第二电路模块传输的读数据选通信号的周期长度和相移值对读数据选通信号进行第二相位值的相移。

本申请的一些实施例还提供的一种数字处理器，该数字处理器包括上述控制电路1000。

本申请的一些实施例提供的一种数字处理器所能实现的有益效果，与上述技术方案提供的一种控制电路所能达到的有益效果相同，在此不再赘述。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种控制电路，其特征在于，

所述控制电路包括：第一电路模块、第二电路模块、接口电路、读数据缓存器和写数据缓存器；

所述接口电路包括：调相单元；

所述第二电路模块包括hyperbus接口；所述hyperbus接口包括数据引脚和时钟信号引脚和数据掩码引脚；

所述第一电路模块的控制端与所述调相单元的第一端电连接，所述调相单元的第二端与所述第二电路模块的数据引脚和时钟信号引脚电连接；其中，所述第一电路模块和所述第二电路模块的时钟不同；

所述读数据缓存器与所述第二电路模块的数据引脚电连接，所述写数据缓存器与所述第二电路模块的数据引脚和数据掩码引脚电连接；

所述第一电路模块被配置为输出源时钟信号；其中，所述源时钟信号为本地时钟；

所述调相单元被配置为：在写阶段，对所述第一电路模块输出的所述源时钟信号进行第一相位值的相移，得到时钟信号；所述第一电路模块被配置为：利用所述源时钟信号，将所述写数据缓存器输出的数据信号和数据掩码传输至所述第二电路模块；所述第二电路模块被配置为，利用所述时钟信号对所述数据信号进行采样；和/或；

所述第二电路模块还被配置为：在读阶段，输出数据信号和读数据选通信号；所述调相单元还被配置为：在读阶段，对所述读数据选通信号进行第二相位值的相移，得到延时后的读数据选通信号；所述第一电路模块被配置为利用延时后的读数据选通信号，对所述数据信号进行采样，并将采样后的数据信号传输至所述读数据缓存器；其中，读数据选通信号为第二电路模块的内部时钟。

2.根据权利要求1所述的控制电路，其特征在于，

所述调相单元包括：检测电路、调节电路和时延电路；

所述检测电路的第一端与所述第一电路模块的控制端电连接，所述检测电路的第二端与所述调节电路的第一端电连接，所述调节电路的第二端与所述时延电路的第一端电连接，所述时延电路的第二端与所述第二电路模块的数据引脚和时钟信号引脚电连接；

所述检测电路被配置为接收所述第一电路模块的源时钟信号，并计算源时钟信号的周期长度；

所述调节电路被配置为根据所述源时钟信号的周期长度和相移参数计算所述源时钟信号的相移值；

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

3.根据权利要求2所述的控制电路，其特征在于，所述检测电路包括：寻相控制模块和延时调整模块，所述延时调整模块包括：延时调整单元、第二延时单元、第三延时单元、第一触发器和第二触发器；所述延时调整单元包括多个第一延时单元；

所述调节电路包括：读写延时控制单元；所述时延电路包括：不同级数延时单元；

所述延时调整单元的第一端与所述寻相控制模块的第一端电连接，所述延时调整单元的第二端与第一电路模块的控制端电连接，所述延时调整单元的第三端与所述第二延时单元的第一端电连接，所述第二延时单元的第二端与所述第三延时单元的第一端电连接；

所述第一触发器的第一端与所述第一电路模块的控制端电连接，所述第一触发器的第二端与所述延时调整单元的第三端电连接；所述第二触发器的第一端与所述第一电路模块的控制端电连接，所述第二触发器的第二端与所述第三延时单元电连接；所述第一触发器的输出端与所述寻相控制模块的第一触发接收端电连接，所述第二触发器的输出端与所述寻相控制模块的第二触发接收端电连接；

所述时延电路包括多个第一延时单元。

4.根据权利要求3所述的控制电路，其特征在于，所述调相单元被配置为执行第一控制模式；

所述寻相控制模块被配置为设定初始第一延时单元数和调整步长；所述延时调整单元被配置为根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，并对源时钟信号进行延时，输出第一延时源时钟信号；所述第二延时单元和所述第三延时单元被配置为对所述第一延时源时钟信号进行延时，输出第二延时源时钟信号；

所述寻相控制模块还被配置为，在接收到所述第一触发器和所述第二触发器输出标准值的情况下，锁定所述源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度；

所述寻相控制模块还被配置为，在接收到所述第一触发器和所述第二触发器未输出标准值的情况下，控制所述延时调整单元增加或减少用于工作的第一延时单元的数量，直至所述第一触发器和所述第二触发器输出标准值；

所述调节电路根据所述源时钟信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对所述源时钟信号进行第一相位值的相移，或，所述调节电路根据所述第二电路模块传输的读数据选通信号的周期长度和相移参数，配置时延电路中用于工作的第一延时单元数量，对所述读数据选通信号进行第二相位值的相移。

5.根据权利要求3所述的控制电路，其特征在于，所述调相单元被配置为执行第二控制模式；

所述寻相控制模块被配置为设定初始第一延时单元数；所述延时调整单元被配置为根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度；

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

6.根据权利要求3所述的控制电路，其特征在于，所述调相单元被配置为执行第三控制模式；

所述寻相控制模块和所述延时调整模块关闭；

所述时延电路被配置为根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

7.一种控制电路的数据读写方法，其特征在于，应用于如权利要求1～6中任一项所述的控制电路，

该数据读写方法包括：

所述第一电路模块输出源时钟信号；其中，所述源时钟信号为本地时钟；

在写阶段，所述调相单元对所述第一电路模块输出的所述源时钟信号进行第一相位值的相移，得到时钟信号；

所述第一电路模块利用所述源时钟信号，将所述写数据缓存器输出的数据信号和数据掩码传输至所述第二电路模块；

所述第二电路模块利用所述时钟信号对所述数据信号进行采样；

和/或；

在读阶段，所述第二电路模块输出数据信号和读数据选通信号；

所述调相单元在读阶段，对所述读数据选通信号进行第二相位值的相移，得到延时后的读数据选通信号；

所述第一电路模块利用延时后的读数据选通信号，对所述数据信号进行采样，并将采样后的数据信号传输至所述读数据缓存器；其中，读数据选通信号为第二电路模块的内部时钟。

8.根据权利要求7所述的数据读写方法，其特征在于，所述检测电路包括：寻相控制模块和延时调整模块；

所述数据读写方法还包括：在配置阶段，所述调相单元执行第一控制模式；

所述寻相控制模块设定初始第一延时单元数和调整步长；所述延时调整单元根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，并对源时钟信号进行延时，输出第一延时源时钟信号；所述第二延时单元和所述第三延时单元对所述第一延时源时钟信号进行延时，输出第二延时源时钟信号；

所述寻相控制模块在接收到所述第一触发器和所述第二触发器输出标准值的情况下，锁定所述源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度；

所述寻相控制模块在接收到所述第一触发器和所述第二触发器未输出标准值的情况下，控制所述延时调整单元增加或减少用于工作的第一延时单元的数量，直至所述第一触发器和所述第二触发器输出标准值；

所述时延电路根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

9.根据权利要求7所述的数据读写方法，其特征在于，所述检测电路包括：寻相控制模块和延时调整模块；

所述数据读写方法还包括：在配置阶段，所述调相单元执行第二控制模式；

所述寻相控制模块设定初始第一延时单元数；所述延时调整单元根据所述初始第一延时单元数，调整用于工作的第一延时单元的数量，锁定源时钟信号的周期长度，所述源时钟信号的周期长度为用于工作的第一延时单元的数量*单个第一延时单元的长度；

所述时延电路根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

10.根据权利要求7所述的数据读写方法，其特征在于，所述检测电路包括：寻相控制模块和延时调整模块；

所述数据读写方法还包括：在配置阶段，所述调相单元执行第三控制模式；

所述寻相控制模块和所述延时调整模块关闭；

所述时延电路根据所述源时钟信号的周期长度和相移值对所述源时钟信号进行第一相位值的相移，或根据所述第二电路模块传输的读数据选通信号的周期长度和相移值对所述读数据选通信号进行第二相位值的相移。

11.一种数字处理器，其特征在于：包括如权利要求1～5中任一项所述的控制电路。