CN117331816A - 一种基于UVM架构的RapidIO接口仿真验证方法和系统 - Google Patents
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Abstract
本发明公开了一种基于UVM架构的RapidIO接口仿真验证方法和系统，包括：搭建基于UVM架构的验证平台；其中，验证平台包括RapidIO总线接口模块；将待测设计通过RapidIO总线与RapidIO总线接口模块相连；利用验证平台对待测设计进行验证。本发明中实现了待测设计和验证平台之间的数据交互，通过对基于UVM架构的验证平台的参数进行设置，即可自由调用验证平台的验证组件对RapidIO接口进行验证，实现了测试用例的快速生成和批量注入。
Description
技术领域
本发明涉及RapidIO接口验证技术领域，尤其涉及一种基于UVM架构的RapidIO接口仿真验证方法和系统。
背景技术
随着数字IC领域的规模不断扩大，对接口进行设计验证所占比重逐渐加大。VIP(Verification Intellectual Property，验证IP)是一种验证模型，并提供一套全面测试环境，帮助设计者和验证者确认其设计功能的正确性，可用于各个层次的仿真验证。
各类串行RapidIO接口是由逻辑层、传输层和物理层共三层分级体系结构组成，其中物理层采用串行差分模拟信号传输，总线协议较为复杂，接口众多。RapidIO接口每一个操作是基于请求和响应事务的，而请求或响应事务需要数据包进行通信。传统的验证方法存在以下问题：RapidIO接口及数据结构复杂，无法快速生成测试用例；传统测试台无法对测试用例进行批量注入。
发明内容
为解决背景技术中存在的技术问题，本发明提出一种基于UVM架构的RapidIO接口仿真验证方法和系统。
本发明提出的一种基于UVM架构的RapidIO接口仿真验证方法，包括：
搭建基于UVM架构的验证平台；其中，验证平台包括RapidIO总线接口模块；
将待测设计通过RapidIO总线与RapidIO总线接口模块相连；
利用验证平台对待测设计进行验证。
优选地，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；
将待测设计DUT通过RapidIO总线接口模块与验证平台相连，具体包括：
将待测设计的RapidIO输入接口通过接收总线与RapidIO总线输出接口相连；
将待测设计的RapidIO输出接口通过发送总线与RapidIO总线输入接口相连。
优选地，验证平台还包括总线功能模型；
其中，利用验证平台对待测设计进行验证，具体包括：
初始化配置验证平台；
利用总线功能模型获取验证平台初始化配置的参数；
利用总线功能模型并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
利用总线功能模型获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析。
优选地，利用总线功能模型根据参数生成测试激励，具体包括：
利用总线功能模型根据参数生成指令集；
利用总线功能模型根据指令集完成数据传输源地址和目的地址的赋值，并从测试用例集中选取对应的测试用例；
将选取的测试用例作为测试激励。
优选地，将产生的测试激励通过RapidIO总线接口模块传输至待测设计，具体包括：
利用总线功能模型的总发送模块向总线功能模型的总接收模块发送总线空闲信号；在总线功能模型的总接收模块接收总线空闲信号后，总线功能模型的总发送模块将测试激励的数据包通过RapidIO总线接口模块和RapidIO总线传输至待测设计；
在传输结束时，利用总线功能模型更新所有的统计计数器。
优选地，利用总线功能模型获取待测设计基于输入的测试激励进行测试的测试结果，具体包括:
在总线功能模型检测到有效帧信号触发时，利用总线功能模型的总接收模块接收待测设计基于输入的测试激励进行测试的测试结果；
在检测到RapidIO总线为空闲状态时，总线功能模型的总发送模块将待测设计基于输入的测试激励进行测试的测试结果转发到接收总线的缓冲区，同时更新所有的统计计数器。
优选地，总线功能模型包括由高到低依次设置的逻辑层、传输层和物理层；逻辑层用于定义全部协议和完成事务提供必要的信息，同时还用于封装生成RapidIO协议的逻辑层数据包；传输层用于定义RapidIO地址空间和在端点器件间传输包所需要的路由信息，同时还用于生成RapidIO协议的传输层数据包；物理层用于将待测设计和验证平台连接，同时还用于封装生成RapidIO协议的物理层数据包；其中，每一层均包括发送模块和接收模块；逻辑层的接收模块和物理层的接收模块分别与传输层的发送模块连接，逻辑层的发送模块和物理层的发送模块分别与传输层的接收模块连接；物理层的接收模块与RapidIO总线输入接口相连，物理层的发送模块与RapidIO总线输出接口相连；总线功能模型的各个层的接收模块集合形成总接收模块，总线功能模型的各个层的发送模块集合形成总发送模块。
优选地，总线功能模型还包括配置模块、状态信息模块和回调模块；
配置模块用于存储总线功能模型的所有配置信息，状态信息模块用于存储总线功能模块中的所有统计计数器，回调模块用于回调配置模块中的配置信息。
优选地，验证平台还包括监视器；
在利用验证平台对待测设计进行验证的同时，还包括：
利用监视器对RapidIO总线传输和接收的数据进行监测。
优选地，在利用验证平台对待测设计进行验证之后，还包括：
利用监视器将监测产生的信息打印到日志文件。
本发明还提出了一种基于UVM架构的RapidIO接口仿真验证系统，包括：基于UVM架构的验证平台、待测设计和RapidIO总线；
验证平台包括RapidIO总线接口模块，待测设计通过RapidIO总线与RapidIO总线接口模块相连。
优选地，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；待测设计的RapidIO输入接口、接收总线、RapidIO总线输入接口依次连接；待测设计的RapidIO输出接口、发送总线、RapidIO总线输出接口依次相连。
优选地，验证平台还包括总线功能模型，总线功能模型用于获取获取验证平台初始化配置的参数，并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
总线功能模型还用于获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析。
优选地，验证平台还包括监视器，监视器用于检测RapidIO总线上传输和接收的数据。
本发明中，所提出的基于UVM架构的RapidIO接口仿真验证方法和系统，将基于UVM架构的验证平台与待测设计通过RapidIO总线和RapidIO总线接口模块连接，实现了待测设计和验证平台之间的数据交互，通过对基于UVM架构的验证平台的参数进行设置，即可自由调用验证平台的验证组件对RapidIO接口进行验证，实现了测试用例的快速生成和批量注入。
附图说明
图1为本发明提出的一实施例中的基于UVM架构的RapidIO接口仿真验证方法的流程示意图。
图2为本发明提出的一实施例中的基于UVM架构的RapidIO接口仿真验证系统的框图。
图3为本发明提出的一实施例中的总线功能模型的原理框图。
图4为本发明提出的一实施例中的监视器的原理框图。
图5为本发明提出的一实施例中的基于UVM架构的RapidIO接口仿真验证方法的数据流图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
参照图1，本发明提出的一基于UVM架构的RapidIO接口仿真验证方法，包括以下步骤：
搭建基于UVM架构的验证平台；其中，验证平台包括RapidIO总线接口模块；
将待测设计通过RapidIO总线与RapidIO总线接口模块相连；
利用验证平台对待测设计进行验证。
本发明将待测设计通过RapidIO总线与RapidIO总线接口模块连接，实现待测设计和验证平台之间的数据交互，通过对基于UVM架构的验证平台的参数进行设置，即可自由调用验证平台的验证组件对RapidIO接口进行验证，实现了测试用例的快速生成和批量注入，减少人工编制测试环境的工作量，缩短测试平台的搭建时间，且提高了测试数据的可重用性。
在本实施例中，验证平台还包括总线功能模型；
其中，利用验证平台对待测设计进行验证，具体包括：
初始化配置验证平台；
利用总线功能模型获取验证平台初始化配置的参数；
利用总线功能模型并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
利用总线功能模型获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析。
如此设置，实现了测试激励的自动生成、自动传输和测试结果的接收和验证。
在进一步地实施例中，初始化配置验证平台，具体包括：
创建总线功能模型实例，并同时将主机或从机封装；
调用构造函数，并同时在构造函数中传递对象总线功能模型的名称以打印来自其消息；
配置验证平台的参数。
具体地，在验证平台的参数的配置过程，使用set_config方法配置源地址，配置值通过get_config方法获取。具体地，参数包括复位操作、时钟频率/总线选取、打印控制参数、编码器/解码器操作等。
其中，主机和从机的代理默认为禁用状态，需要变更为使能状态，包括使能主机的发送器和从机的接收器代理，禁用主机的接收器和从机的发送器代理。在UVM流中，为防止从序列库中随机运行序列，需要同时禁用主机和从机的定序器代理。
需要知道的是，验证平台的参数包括UVM的相关配置，UVM的相关配置须在elaboration_phase阶段结束时和run_phase阶段之前完成。UVM的相关配置包括了静态方式和动态方式两种配置方式。静态方式用于在elaboration phase的结束阶段，对接口和协议的类型进行配置；动态方式用于在run phase的阶段中对其余变量进行配置，所有的参数和变量都已事先进行定义。
为了实现测试激励的自动生成，在本实施例中，利用总线功能模型根据参数生成测试激励，具体包括：
利用总线功能模型根据参数生成指令集；
利用总线功能模型根据指令集完成数据传输源地址和目的地址的赋值，并从测试用例集中选取对应的测试用例；
将选取的测试用例作为测试激励。
其中，命令集包括不同的成员变量、方法、字段定义和子类。
具体地，在总线功能模型的发送操作中，可以在全局函数中使用run_test()添加测试用例进行选取；在批量选取测试用例时，可将写好的测试用例加载在相应的列表中，由于全部测试用例继承自同一个类base_test，而base_test继承于验证平台的UVM测试用例库(uvm_test)，所以可以根据测试用例名称完成自动查找并加载；在Makefile文件中添加通过+UVM_TESTNAME＝来选择实际仿真时调用执行的测试用例。
在本实施例中，将产生的测试激励通过RapidIO总线接口模块传输至待测设计，具体包括：
利用总线功能模型的总发送模块向总线功能模型的总接收模块发送总线空闲信号；在总线功能模型的总接收模块接收总线空闲信号后，总线功能模型的总发送模块将测试激励的数据包通过RapidIO总线接口模块和RapidIO总线传输至待测设计；
在传输结束时，利用总线功能模型更新所有的统计计数器，以对发射和接收链路的上请求信号、应答信号、发送和接收的数据包帧数以及误码率等关键数据进行统计。
具体地，在测试用例加载完成后，执行start_sim方法使总线功能模型发送等待标志位信号并发送数据包；当start_sim被执行时，传输状态机从发送fifo(exe_fifo)中传输数据。其中，传输状态机的is_done状态被用于确定主机总线功能模型是否完成了指令fifo(cmd_fifo_o)的处理过程。
需要知道的是，本实施例中的测试激励的数据包含了用于对时钟信号的使能和最小周期参数进行设定的相关用例，需要从仿真器命令行进行时间定义来启用，通过时间刻度的使用能够精确控制序列发生器中各测试用例的执行时间。
在本实施例中，利用总线功能模型获取待测设计基于输入的测试激励进行测试的测试结果，具体包括:
在总线功能模型检测到有效帧信号触发时，利用总线功能模型的总接收模块接收待测设计基于输入的测试激励进行测试的测试结果；
在总线功能模型检测到RapidIO总线为空闲状态时，总线功能模型的总发送模块将待测设计基于输入的测试激励进行测试的测试结果转发到接收总线的缓冲区，同时更新所有的统计计数器。
具体如图3所示，当有效帧信号frame触发时，总线功能模型的总接收模块接收待测设计基于输入的测试激励进行测试的测试结果。
在检测到RapidIO总线非空闲状态时，总线功能模型通过接收总线和发射总线与待测设计进行数据交互，同时在传输完成前，状态信息中的统计计数器各项参数保持不变。
参照图5，在本实施例中，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；
将待测设计DUT通过RapidIO总线接口模块与验证平台相连，具体包括：
将待测设计的RapidIO输入接口通过接收总线与RapidIO总线输出接口相连；
将待测设计的RapidIO输出接口通过发送总线、RapidIO总线输入接口相连。
如此设置，能够将验证平台的接收总线和发射总线分别与待测设计相连接，能够在全双工的状态下同时向待测设计发送测试用例数据和接收来自待测设计的测试结果数据，以便于对对验证平台的功能完备性进行验证。
其中，总线功能模型与待测设计连接的信号一般包括系统时钟信号、接收时钟、发送时钟、接收总线、发送总线、接收协议、发送协议、接收数据管脚和发送数据管脚。
参照图2，在进一步地实施例中，总线功能模型包括由高到低依次设置的逻辑层、传输层和物理层；逻辑层用于定义全部协议和完成事务提供必要的信息，同时还用于封装生成RapidIO协议的逻辑层数据包，即符合RapidIO协议下的测试用例；传输层用于定义RapidIO地址空间和在端点器件间传输包所需要的路由信息，同时还用于生成RapidIO协议的传输层数据包；物理层用于将待测设计和验证平台连接，同时还用于封装生成RapidIO协议的物理层数据包；
其中，每一层均包括发送模块和接收模块；逻辑层的接收模块和物理层的接收模块分别与传输层的发送模块连接，逻辑层的发送模块和物理层的发送模块分别与传输层的接收模块连接；物理层的接收模块与RapidIO总线输入接口相连，物理层的发送模块与RapidIO总线输出接口相连；总线功能模型的各个层的接收模块集合形成总接收模块，总线功能模型的各个层的发送模块集合形成总发送模块。
具体地，物理层包括器件级接口的细节，如包传输机制、流量控制、电气特性和低级错误管理，为连接待测设计和验证平台的外部层级。
对于验证平台来说，存在构建异常测试用例的需求，如果在驱动器中实现测试用例，需要多个分支来处理这些异常情况，为了解决这一问题，在本实例中，总线功能模型还包括配置模块、状态信息模块和回调模块；
配置模块用于存储总线功能模型的所有配置信息，状态信息模块用于存储总线功能模块中的所有统计计数器，回调模块用于回调配置模块中的配置信息。
如此设置，通过回调模块回调配置模块中的配置信息，从而实现异常测试用例的产生。在有回调模块的情况下，把异常测试用例的代码使用callback函数实现，而正常测试用例则正常处理。使用这种方式，可以让驱动器driver部分的代码更为简洁。
在本实施例中，验证平台还包括监视器；
在利用验证平台对待测设计进行验证的同时，还包括：
利用监视器对RapidIO总线传输和接收的数据进行监测。
具体地，监视器显示发送和接收总线上的协议违规和相关数据。
在利用验证平台对待测设计进行验证之后，还包括：
利用监视器将监测产生的信息打印到日志文件。
如此设置，监视器能够检测RapidIO总线中的所有访问和违规信息。
需要知道的是，监视器可以在不配置任何东西的情况下使用，但如果需要，可以配置传输数据包的最大和最小值。配置完成后，执行start_sim方法，启动监视器和其他核心逻辑。如图3和图4所示，监视器的结构、操作过程和总线功能模型基本一致。
参照图2，本发明还提出了一种基于UVM架构的RapidIO接口仿真验证系统，包括：
基于UVM架构的验证平台、待测设计和RapidIO总线；
验证平台包括RapidIO总线接口模块，待测设计通过RapidIO总线与RapidIO总线接口模块相连。
本发明通过设置待测设计通过RapidIO总线与RapidIO总线接口模块相连，实现待测设计和验证平台之间的数据交互，能够通过对验证平台的参数进行设置实现测试用例的快速生成和批量注入，从而快速完成RapidIO接口的验证。
在本实施例中，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；待测设计的RapidIO输入接口、接收总线、RapidIO总线输入接口依次连接；待测设计的RapidIO输出接口、发送总线、RapidIO总线输出接口依次相连。
如此设置，能够将验证平台的接收总线和发射总线分别与待测设计相连接，能够在全双工的状态下同时向待测设计发送测试用例数据和接收来自待测设计的测试结果数据，以便于对对验证平台的功能完备性进行验证。
在本实施例中，验证平台还包括总线功能模型，总线功能模型用于获取获取验证平台初始化配置的参数，并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
总线功能模型还用于获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析。
在本实施例中，验证平台还包括监视器，监视器用于检测RapidIO总线上传输和接收的数据。
具体地，监视器显示发送和接收总线上的协议违规和相关数据。
在进一步地实施例中，监视器还用于将监测产生的信息打印到日志文件。
需要知道的是，总线功能模型和监视器的具体结构分别如上述方法中的总线功能模型和监视器。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种基于UVM架构的RapidIO接口仿真验证方法，其特征在于，包括：
搭建基于UVM架构的验证平台；其中，验证平台包括RapidIO总线接口模块；
将待测设计通过RapidIO总线与RapidIO总线接口模块相连；
利用验证平台对待测设计进行验证。
2.根据权利要求1所述的基于UVM架构的RapidIO接口仿真验证方法，其特征在于，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；
将待测设计DUT通过RapidIO总线接口模块与验证平台相连，具体包括：
将待测设计的RapidIO输入接口通过接收总线与RapidIO总线输出接口相连；
将待测设计的RapidIO输出接口通过发送总线与RapidIO总线输入接口相连。
3.根据权利要求2所述的基于UVM架构的RapidIO接口仿真验证方法，其特征在于，验证平台还包括总线功能模型；
其中，利用验证平台对待测设计进行验证，具体包括：
初始化配置验证平台；
利用总线功能模型获取验证平台初始化配置的参数；
利用总线功能模型并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
利用总线功能模型获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析；
优选地，利用总线功能模型根据参数生成测试激励，具体包括：
利用总线功能模型根据参数生成指令集；
利用总线功能模型根据指令集完成数据传输源地址和目的地址的赋值，并从验证平台的测试用例集中选取对应的测试用例；
将选取的测试用例作为测试激励；
优选地，将产生的测试激励通过RapidIO总线接口模块传输至待测设计，具体包括：
利用总线功能模型的总发送模块向总线功能模型的总接收模块发送总线空闲信号；在总线功能模型的总接收模块接收总线空闲信号后，总线功能模型的总发送模块将测试激励的数据包通过RapidIO总线接口模块和RapidIO总线传输至待测设计；
在传输结束时，利用总线功能模型更新所有的统计计数器；
优选地，利用总线功能模型获取待测设计基于输入的测试激励进行测试的测试结果，具体包括:
在总线功能模型检测到有效帧信号触发时，利用总线功能模型的总接收模块接收待测设计基于输入的测试激励进行测试的测试结果；
在总线功能模型检测到RapidIO总线为空闲状态时，总线功能模型的总发送模块将待测设计基于输入的测试激励进行测试的测试结果转发到接收总线的缓冲区，同时更新所有的统计计数器。
4.根据权利要求3所述的基于UVM架构的RapidIO接口仿真验证方法，其特征在于，总线功能模型包括由高到低依次设置的逻辑层、传输层和物理层；逻辑层用于定义全部协议和完成事务提供必要的信息，同时还用于封装生成RapidIO协议的逻辑层数据包；传输层用于定义RapidIO地址空间和在端点器件间传输包所需要的路由信息，同时还用于生成RapidIO协议的传输层数据包；物理层用于将待测设计和验证平台连接，同时还用于封装生成RapidIO协议的物理层数据包；
其中，每一层均包括发送模块和接收模块；逻辑层的接收模块和物理层的接收模块分别与传输层的发送模块连接，逻辑层的发送模块和物理层的发送模块分别与传输层的接收模块连接；物理层的接收模块与RapidIO总线输入接口相连，物理层的发送模块与RapidIO总线输出接口相连；总线功能模型的各个层的接收模块集合形成总接收模块，总线功能模型的各个层的发送模块集合形成总发送模块。
5.根据权利要求4所述的基于UVM架构的RapidIO接口仿真验证方法，其特征在于，总线功能模型还包括配置模块、状态信息模块和回调模块；
配置模块用于存储总线功能模型的所有配置信息，状态信息模块用于存储总线功能模块中的所有统计计数器，回调模块用于回调配置模块中的配置信息。
6.根据权利要求1所述的基于UVM架构的RapidIO接口仿真验证方法，其特征在于，验证平台还包括监视器；
在利用验证平台对待测设计进行验证的同时，还包括：
利用监视器对RapidIO总线传输和接收的数据进行监测。
优选地，在利用验证平台对待测设计进行验证之后，还包括：
利用监视器将监测产生的信息打印到日志文件。
7.一种基于UVM架构的RapidIO接口仿真验证系统，其特征在于，包括：基于UVM架构的验证平台、待测设计和RapidIO总线；
验证平台包括RapidIO总线接口模块，待测设计通过RapidIO总线与RapidIO总线接口模块相连。
8.根据权利要求7所述的基于UVM架构的RapidIO接口仿真验证系统，其特征在于，RapidIO总线接口模块包括RapidIO总线输入接口和RapidIO总线输出接口；RapidIO总线包括接收总线和发送总线；待测设计的RapidIO输入接口、接收总线、RapidIO总线输入接口依次连接；待测设计的RapidIO输出接口、发送总线、RapidIO总线输出接口依次相连。
9.根据权利要求7所述的基于UVM架构的RapidIO接口仿真验证系统，其特征在于，验证平台还包括总线功能模型，总线功能模型用于获取获取验证平台初始化配置的参数，并根据参数生成测试激励，并将产生的测试激励通过RapidIO总线接口模块将测试激励传输至待测设计；
总线功能模型还用于获取待测设计基于输入的测试激励产生的测试结果，并根据测试结果对待测设计进行验证分析。
10.根据权利要求7所述的基于UVM架构的RapidIO接口仿真验证系统，其特征在于，验证平台还包括监视器，监视器用于检测RapidIO总线上传输和接收的数据。
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| CN202311197698.6A CN117331816A (zh) | 2023-09-15 | 2023-09-15 | 一种基于UVM架构的RapidIO接口仿真验证方法和系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117331816A true CN117331816A (zh) | 2024-01-02 |
Family
ID=89282090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202311197698.6A Pending CN117331816A (zh) | 2023-09-15 | 2023-09-15 | 一种基于UVM架构的RapidIO接口仿真验证方法和系统 |
Country Status (1)
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-
2023
- 2023-09-15 CN CN202311197698.6A patent/CN117331816A/zh active Pending
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