CN117316255A - 存储器器件和zq校准方法 - Google Patents

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CN117316255A CN202210716321.6A CN202210716321A CN117316255A CN 117316255 A CN117316255 A CN 117316255A CN 202210716321 A CN202210716321 A CN 202210716321A CN 117316255 A CN117316255 A CN 117316255A
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Abstract

本公开实施例涉及半导体电路设计领域，特别涉及一种存储器器件和ZQ校准方法，包括：连接同一ZQ校准电阻的两个校准电阻接口；共同连接至ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片，第一传输端和第二传输端用于传输ZQ标志信号；识别模块，用于识别优先校准芯片、延迟校准芯片，与优先校准芯片级联的从芯片为主从芯片，与延迟校准芯片级联的从芯片为次从芯片；在命令模式下，优先校准芯片基于ZQ校准命令开始校准，延迟校准芯片基于延迟后的ZQ校准命令开始校准，完成校准后通过第二传输端发送ZQ标志信号；主从芯片和次从芯片基于ZQ标志信号开始校准，用于实现理论上无数量限制的多芯片共享ZQ校准电阻。

Description

存储器器件和ZQ校准方法
技术领域
本公开涉及半导体电路设计领域，特别涉及一种存储器器件和ZQ校准方法。
背景技术
ZQ校准是动态随机存取存储器(Dynamic Random Access Memory，DRAM)中非常重要的一项功能，具体关系到输出端口的输出阻抗是否准确，输入端口的终结电阻是否准确，这些参数的偏移会导致信号在传输过程中由于阻抗不匹配引起严重的失真，且信号频率越高，失真对信号造成的影响越大。
在JEDEC的封装定义中已经规定了LPDDR5需要的ZQ校准电阻的个数，比如：对于DIS315类芯片中具备一个ZQ校准电阻，对于POP496类芯片中具备两个ZQ校准电阻，由此可见，LPDDR5中ZQ校准电阻的数量明显少于LPDDR4中ZQ校准电阻的数量。
随着对LPDDR容量的需求越来越高，导致在LPDDR的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的ZQ校准，尤其LPDDR5的封装，ZQ校准电阻的数量比LPDDR4中ZQ校准电阻的数量明显减少，需要更多的芯片共享一个ZQ，如何实现多芯片共享ZQ校准电阻进行ZQ校准，是当下亟待解决的技术问题。
发明内容
本公开实施例提供一种存储器器件和ZQ校准方法，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享ZQ校准电阻。
本公开一实施例提供了一种存储器器件，包括：两个校准电阻接口，且两个校准电阻接口连接同一ZQ校准电阻；共同连接至ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片；第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输ZQ标志信号；其中，第一主芯片的第二传输端连接第一级第一从芯片的第一传输端，每一级第一从芯片的第二传输端连接下一级第一从芯片的第一传输端，第二主芯片的第二传输端连接第一级第二从芯片的第一传输端，每一级第二从芯片的第二传输端连接下一级第二从芯片的第一传输端；第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器；识别模块，用于识别第一主芯片和第二主芯片中，其中一者作为优先校准芯片，另一者作为延迟校准芯片，与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在命令模式下，第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，或通过ZQ信号端接收ZQ校准命令后对ZQ校准命令进行延迟处理，优先校准芯片基于ZQ校准命令开始校准，延迟校准芯片基于延迟后的ZQ校准命令开始校准，第一主芯片和第二主芯片完成校准后通过第二传输端发送ZQ标志信号，ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收ZQ标志信号，主从芯片和次从芯片基于ZQ标志信号开始校准，当前主从芯片和次从芯片完成校准后通过第二传输端发送ZQ标志信号，直至所有第一从芯片或第二从芯片完成校准。
本实施例提供的存储器器件中，将通过第一校准接口进行校准的多个芯片配置为一个第一主芯片和多个第一从芯片；将通过第二校准接口进行校准的多个芯片配置为一个第二主芯片和多个第二从芯片；通过识别模块识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，且与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；优先校准芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，延迟校准芯片基于存储器提供的ZQ校准命令，在一定延迟后利用校准电阻进行ZQ校准，当优先校准芯片和延迟校准芯片利用完校准电阻进行ZQ校准后，向主从芯片和次从芯片发送ZQ标志信号，主从芯片和次从芯片依次基于ZQ标志信号，利用ZQ校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。
另外，最后一级第一从芯片的第二传输端连接第一主芯片的第一传输端；最后一级第二从芯片的第二传输端连接第二主芯片的第一传输端。当第一主芯片接收到ZQ标志信号，则证明所有第一从芯片已完成ZQ校准；当第二主芯片接收到ZQ标志信号，则证明所有第二从芯片已完成ZQ校准，存储器可进行下一步操作。
另外，延迟校准芯片还包括第三传输端，第三传输端在后台模式下开启，用于接收ZQ标志信号，第三传输端连接最后一级主从芯片的第二传输端；识别模块被配置为，在进入后台模式前，识别优先校准芯片和延迟校准芯片；在后台模式下，第一信号接收器用于通过ZQ信号端接收存储器提供的时钟信号或上电信号，优先校准芯片基于时钟信号或上电信号开始校准，优先校准芯片完成校准后通过第二传输端发送ZQ标志信号；主从芯片、延迟校准芯片和次从芯片基于ZQ标志信号开始校准。
另外，优先校准芯片还包括：第四传输端，第四传输端在后台模式下开启，用于接收ZQ标志信号，第四传输端连接最后一级次从芯片的第二传输端。当优先校准芯片接收到ZQ标志信号，则证明所有从芯片在后台模式下已完成ZQ校准，存储器可进行下一步操作。
另外，第一信号接收器，包括：第一选择器，一输入端用于接收ZQ校准命令，另一输入端用于接收ZQ校准命令后对ZQ校准命令进行延迟处理，选择端用于接收优先校准标识信号或延迟校准标识信号；第一选择器被配置为，基于优先校准标识信号输出ZQ校准命令，或基于延迟校准标识信号输出延迟后的ZQ校准命令；第一与门，一输入端连接第一选择器的输出端，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二选择器，一输入端用于接收时钟信号或上电信号，另一输入端用于接收通过第三传输端传输的ZQ标志信号，选择端用于接收优先校准标识信号和延迟校准标识信号；第二选择器被配置为，基于优先校准标识信号输出时钟信号或上电信号，或基于延迟校准标识信号输出ZQ标志信号；第二与门，一输入端连接第二选择器的输出端，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器，第一输入端连接第一与门的输出端，第二输入端连接第二与门的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示优先校准芯片或延迟校准芯片进行校准；其中，第一输入选择器被配置为，基于命令指示信号，将第一输入端连接至第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端；第二信号接收器，包括：第三与门，一输入端用于接收ZQ标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为第一从芯片或第二从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示第一从芯片和第二从芯片进行校准。
另外，第一主芯片和第二主芯片还包括第二信号接收器，从芯片还包括第一信号接收器；第一主芯片、第一从芯片、第二主芯片和第二从芯片，还包括：第二输入选择器，第三输入端用于接收第一内部校准命令，第四输入端用于接收第二内部校准命令，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为优先校准芯片或延迟校准芯片，第二输出端用于输出第一内部校准命令和第二内部校准命令；其中，第三输入选择器被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。
另外，识别模块集成于第一主芯片或第二主芯片中；识别模块被配置为，在第一时钟周期中，检测另一主芯片是否处于ZQ校准状态；若另一主芯片处于ZQ校准状态，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于ZQ校准状态，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平低于第一预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第三时钟周期中，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；若校准电阻接口处的电平低于第二预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第四时钟周期中，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平低于第一预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
本公开另一实施例提供了一种ZQ校准方法，应用于上述实施例提供的存储器器件，包括：识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在命令模式下，获取存储器器件外部施加的ZQ校准命令；响应于ZQ校准命令，对优先校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级主从芯片执行第一校准操作；在第一级主从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作；对最后一级主从芯片完成第二校准操作；响应于延迟后的ZQ校准命令，对延迟校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级次从芯片执行第一校准操作；在第一级次从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作；对最后一级次从芯片完成第二校准操作。
另外，识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在后台模式下，响应于ZQ校准命令，对优先校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级主从芯片执行第一校准操作；在第一级主从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作；将ZQ标志信号传输至延迟校准芯片，同时对最后一级主从芯片执行第二校准操作；响应于ZQ标志信号，对延迟校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级次从芯片执行第一校准操作；在第一级次从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作；对最后一级次从芯片完成第二校准操作。
另外，在进入后台模式之前，识别优先校准芯片和延迟校准芯片，包括：在第一时钟周期中，检测另一主芯片是否处于ZQ校准状态；若另一主芯片处于ZQ校准状态，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于ZQ校准状态，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平高于第一预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平低于第一预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第三时钟周期中，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；若校准电阻接口处的电平低于第二预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第四时钟周期中，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平高于第一预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平低于第一预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的两个校准电阻接口连接同一ZQ校准电阻的接收示意图；
图2～图5为本公开一实施例提供的存储器器件不同连接方式下的结构示意图；
图6为本公开一实施例提供的第一信号接收器的结构示意图；
图7为本公开一实施例提供的第二信号接收器的结构示意图；
图8为本公开一实施例提供的第一信号接收器和第二信号接收器集成的结构示意图；
图9为本公开一实施例提供的识别模块的识别流程示意图；
图10为本公开另一实施例提供的存储器器件处于命令模式下的ZQ校准方法对应的时序和示意图；
图11为本公开另一实施例提供的存储器器件处于后台模式下的ZQ校准方法对应的时序和示意图。
具体实施方式
由背景技术可知，随着对LPDDR容量的需求越来越高，导致在LPDDR的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的ZQ校准，尤其LPDDR5的封装，ZQ校准电阻的数量比LPDDR4中ZQ校准电阻的数量明显减少，需要更多的芯片共享一个ZQ。
本公开一实施例提供了一种存储器器件，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享ZQ校准电阻。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的两个校准电阻接口连接同一ZQ校准电阻的接收示意图，图2～图5为本实施例提供的存储器器件不同连接方式下的结构示意图，图6为本实施例提供的第一信号接收器的结构示意图，图7为本实施例提供的第二信号接收器的结构示意图，图8为本实施例提供的第一信号接收器和第二信号接收器集成的结构示意图，图9为本实施例提供的识别模块的识别流程示意图，以下结合附图对本实施例提供的存储器器件的结构进行详细说明，具体如下：
存储器器件，包括：
两个校准电阻接口，且两个校准电阻接口连接同一ZQ校准电阻。
参考图1，存储器器件为LPDDR5存储器器件10，LPDDR5存储器器件10包括：第一校准电阻接口、第二校准电阻接口、第一校准命令接口和第二校准命令接口；其中，第一校准命令接口接收的校准命令通过第一校准电阻接口连接的校准电阻进行校准，第二校准命令接口接收的校准命令通过第二校准电阻接口连接的校准电阻进行校准。在本实施例中，第一校准电阻接口和第二校准电阻接口共同连接同一ZQ校准电阻Rzq，相应地，第一校准命令接口和第二校准命令接口基于ZQ校准命令通过ZQ校准电阻Rzq进行校准。
参考图2～图5，存储器器件，还包括：共同连接至ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片。
第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端A和第二传输端B，其中，第一传输端A和第二传输端B用于传输ZQ标志信号。
需要说明的是，上述提到的“级联”指：多个第一从芯片分别作为首尾相连的第一级第一从芯片、第二级第一从芯片……第M-1级第一从芯片和第M级第一从芯片；多个第二从芯片分别作为首尾相连的第一级第二从芯片、第二级第二从芯片……第K-1级第二从芯片和第K级第二从芯片。其中，第一主芯片的第二传输端B连接第一级第一从芯片的第一传输端A，每一级第一从芯片的第二传输端B连接下一级第一从芯片的第一传输端A；第二主芯片的第二传输端B连接第一级第二从芯片的第一传输端A，每一级第二从芯片的第二传输端B连接下一级第二从芯片的第一传输端A。
其中，第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器。
识别模块，用于识别第一主芯片和第二主芯片中，其中一者作为优先校准芯片，另一者作为延迟校准芯片，与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片。
具体地，在命令模式下，第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，或通过ZQ信号端接收ZQ校准命令后对ZQ校准命令进行延迟处理，优先校准芯片基于ZQ校准命令开始校准，延迟校准芯片基于延迟后的ZQ校准命令开始校准，第一主芯片和第二主芯片完成校准后通过第二传输端B发送ZQ标志信号，ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端A接收ZQ标志信号，主从芯片和次从芯片基于ZQ标志信号开始校准，当前主从芯片和次从芯片完成校准后通过第二传输端B发送ZQ标志信号，直至所有第一从芯片或第二从芯片完成校准。
本实施例提供的存储器器件中，将通过第一校准接口进行校准的多个芯片配置为一个第一主芯片和多个第一从芯片；将通过第二校准接口进行校准的多个芯片配置为一个第二主芯片和多个第二从芯片；通过识别模块识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，且与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；优先校准芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，延迟校准芯片基于存储器提供的ZQ校准命令，在一定延迟后利用校准电阻进行ZQ校准，当优先校准芯片和延迟校准芯片利用完校准电阻进行ZQ校准后，向主从芯片和次从芯片发送ZQ标志信号，主从芯片和次从芯片依次基于ZQ标志信号，利用ZQ校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。
需要说明的是，对于上述提到的“延迟”，在一些实施例中，延迟为延迟半个校准周期，即前半个校准周期内，优先校准芯片和主从芯片基于ZQ校准电阻进行校准，后半个校准周期内，延迟校准信号和次从芯片基于ZQ校准电阻进行校准；具体“延迟”的大小可以根据芯片的数量限定，其中，芯片的数量包括芯片组的数量以及同一芯片组中主芯片和从芯片的总数量，本实施例并不构成对具体延迟时间的限定。
对于图2～图5所示的第一主芯片、第一从芯片、第二主芯片和第二从芯片，用于根据复位信号进行芯片复位，用于根据选通信号选择目标芯片进行使能，用于根据时钟信号和数据信号完成对数据的写入或读出；需要说明的是，图2～图5所示的复位信号、数据信号、时钟信号和选通信号用于体现第一主芯片、第一从芯片、第二主芯片和第二从芯片的工作示意，并不构成对存储器器件结构的限定。
参考图2～图5，在一些实施例中，最后一级第一从芯片的第二传输端B连接第一主芯片的第一传输端A；最后一级第二从芯片的第二传输端B连接第二主芯片的第一传输端A。当第一主芯片接收到ZQ标志信号，则证明所有第一从芯片已完成ZQ校准；当第二主芯片接收到ZQ标志信号，则证明所有第二从芯片已完成ZQ校准，存储器可进行下一步操作。
参考图4和图5，在一些实施例中，延迟校准芯片还包括：第三传输端C，第三传输端C在后台模式下开启，用于接收ZQ标志信号，具体地，第三传输端C用于接收最后一级主从芯片发送的ZQ标志信号，在后台模式下，延迟校准芯片基于ZQ标志信号开始校准。
识别模块被配置为，在进入后台模式前，识别优先校准芯片和延迟校准芯片。
在后台模式下，第一信号接收器用于通过ZQ信号端接收存储器提供的时钟信号或上电信号，优先校准芯片基于时钟信号或上电信号开始校准，优先校准芯片完成校准后通过第二传输端发送ZQ标志信号，主从芯片、延迟校准芯片和次从芯片基于ZQ标志信号依次开始校准；具体地，优先校准芯片完成ZQ校准后，通过第二传输端B向第一级主从芯片发送ZQ标志信号，最后一级主从芯片完成ZQ校准后发送的ZQ标志信号被延迟校准芯片通过第三传输端C接收，延迟校准芯片基于ZQ标志信号进行校准，延迟校准芯片完成ZQ校准后，通过第二传输端B向第一级次从芯片发送ZQ标志信号，直至最后一级次从芯片完成ZQ校准。
在一些实施例中，优先校准芯片还包括第四传输端D，第四传输端D在后台模式下开启，用于传输ZQ标志信号，第四传输端连接最后一级次从芯片的第二传输端B。当优先校准芯片接收到ZQ标志信号，则证明所有从芯片在后台模式下已完成ZQ校准，存储器可进行下一步操作。需要说明的是，在命令模式下，优先校准芯片通过第一传输端接收最后一级主从芯片发送的ZQ标志信号；在后台模式下，优先校准芯片通过第四传输端接收最后一级次从芯片发送的ZQ标志信号。
需要说明的是，图2～图5为以第一主芯片作为优先校准芯片、第一从芯片作为主从芯片、第二主芯片作为延迟校准芯片、第二从芯片作为次从芯片的示例图，仅用于本领域技术人员了解本公开校准流程的实现，并不构成对本实施例的限定，在其他实施例中，同样可以是第二主芯片作为优先校准芯片、第二从芯片作为主从芯片、第一主芯片内作为延迟校准芯片、第一从芯片作为次从芯片。
在一些实施例中，参考图6，第一信号接收器100包括：第一选择器401，一输入端用于接收ZQ校准命令，另一输入端用于接收ZQ校准命令后对ZQ校准命令进行延迟处理，选择端用于接收优先校准标识信号或延迟校准标识信号，其中，优先校准标识信号用于表征当前主芯片为优先校准芯片，延迟校准标识信号用于表征当前主芯片为延迟校准芯片；第一选择器401被配置为，基于优先校准标识信号输出ZQ校准命令，或基于延迟校准标识信号输出延迟后的ZQ校准命令，第一与门101，一输入端连接第一选择器401的输出端，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二选择器402，一输入端用于接收时钟信号或上电信号，另一输入端用于接收第三传输端传输的ZQ标志信号，选择端用于接收优先校准标识信号或延迟校准标识信号；第二选择器402被配置为，基于优先校准标识信号输出时钟信号或上电信号，或基于延迟校准标识信号输出ZQ标志信号；第二与门102，一输入端连接第二选择器402的输出端，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器103，第一输入端连接第一与门101的输出端，第二输入端连接第二与门102的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示优先校准芯片和延迟校准芯片进行校准；其中，第一输入选择器103被配置为，基于命令指示信号，将第一输入端连接第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端。
在一些实施例中，存储器器件还包括：延迟单元201，用于延迟第一信号接收器100所接收的ZQ校准信号，通过延迟单元201对ZQ校准命令进行延迟，延迟单元201可以由偶数个反相器组成，本公开不对延迟单元201的结构进行限定。
需要说明的是，对于本实施例提到的命令模式和后台模式，存储器命令模式下基于预设命令启动，存储器在后台模式下基于存储器的内部自有信号启动，内部自有信号包括上电信号和时钟信号。
具体地，若第一信号接收器100接收到优先校准标识信号，通过第一选择器401和第二选择器402选择导通后，第一信号接收器100用于指示优先校准芯片工作。具体地：当存储器处于命令模式下，向第一信号接收器100提供命令指示信号，第一输入选择器103基于命令指示信号将第一输入端连接至第一输出端，此时第一信号接收器100基于第一与门101的输出提供第一内部校准信号，即当第一信号接收器100接收到ZQ校准命令时，生成第一内部校准信号，从而控制优先校准芯片进行ZQ校准；当存储器处于后台模式下，向第一信号接收器100提供后台指示信号，第一输入选择器103基于后台指示信号将第二输入端连接至第一输出端，此时第一信号接收器100基于第二与门102的输出提供第一内部校准信号，即当第一信号接收器100接收到时钟信号或上电信号时，生成第一内部校准信号，从而控制优先校准芯片进行ZQ校准。
若第一信号接收器100接收到延迟校准标识信号，通过第一选择器401和第二选择器402选择导通后，第一信号接收器100用于指示延迟校准芯片工作。具体地：当存储器处于命令模式下，向第一信号接收器100提供命令指示信号，第一输入选择器103基于命令指示信号将第一输入端连接至第一输出端，此时第一信号接收器100基于第一与门101的输出提供第一内部校准信号，即当第一信号接收器100接收到延迟后的ZQ校准命令时，生成第一内部校准信号，从而控制延迟校准芯片进行ZQ校准；当存储器处于后台模式下，向第一信号接收器100提供后台指示信号，第一输入选择器103基于后台指示信号将第二输入端连接至第一输出端，此时第一信号接收器100基于第二与门102的输出提供第一内部校准信号，即当第一信号接收器100接收到ZQ标志信号时，生成第一内部校准信号，从而控制延迟校准芯片进行ZQ校准。
在一些实施例中，参考图7，第二信号接收器200，包括：第三与门305，一输入端用于接收ZQ标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为第一从芯片或第二从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示第一从芯片和第二从芯片进行校准。
具体地，第二信号接收器200设置在第一从芯片和第二从芯片中，第二信号接收器200会持续接收到第一指示信号，以便于当第三信号接收器300接收到ZQ标志信号时能够生成第二内部校准信号，从而控制第一从芯片和第二从芯片进行ZQ校准。
图2和图4所示的存储器器件结构中，仅有第一主芯片和第二主芯片接收ZQ校准命令，且第一主芯片、第一从芯片、第二主芯片和第二从芯片的结构存在差异；参考图3和图5，在一些实施例中，第一主芯片、第一从芯片、第二主芯片和第二从芯片的结构相同，此时第一从芯片和第二从芯片也需要接收ZQ校准命令，此时第一主芯片和第二主芯片还包括第二信号接收器200，第一从芯片和第二从芯片还包括第一信号接收器100。
参考图8，第一主芯片、第一从芯片、第二主芯片和第二从芯片还包括：第二输入选择器403，第三输入端用于接收第一内部校准信号，第四输入端用于接收第二内部校准信号，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为优先校准芯片或延迟校准芯片，第二输出端用于输出第一内部校准命令或第二内部校准命令；其中，第三输入选择器403被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。
具体地，第二输入选择器403基于第一指示信号和第二指示信号选择输出，若接收到第二指示信号，则表征当前芯片为优先校准芯片或延迟校准芯片，即第一主芯片或第二主芯片，第二输入选择器403选择第一信号接收器100的输出信号进行输出；若接收到第一指示信号，则表征当前芯片为第一从芯片或第二从芯片，第二输入选择器403选择第二信号接收器200的输出信号进行输出。
参考图2～图5，在本实施例中，第一从芯片的数量＝第二从芯片的数量，第一主芯片和第一从芯片基于1列N行的第一阵列设置，且第一主芯片设置在N行的位置；第二主芯片和第二从芯片基于1列N行的第二阵列设置，且第二主芯片设置在N/2行的位置；N-1为第一从芯片和第二从芯片的数量。在其他实施例中，可以根据芯片的数量和待设置的版图面积，将芯片基于i列j行的阵列设置，此时，第一主芯片设置在第一列第j行的阵列位置，第二主芯片设置在第i/2+1列第j/2行的阵列位置。
可以理解的是，环路中芯片的数量随着存储器所处的模式的变化而有所不同，在本公开所示实施例中，在命令模式下，存储器包括两个校准环路，且每一个校准环路包含一个主芯片和N-1个从芯片，在后台模式下，存储器仅包括一个校准环路，且校准环路包含两个主芯片和2N-2个从芯片。
对于实施例提到的识别模块，识别模块集成在第一主芯片或第二主芯片中，或者集成在第一主芯片和第二主芯片内，但在同一时刻仅有一个识别模块被使能。参考图9，识别模块被配置为，在第一时钟周期中，检测另一主芯片是否处于ZQ校准状态。具体地，若另一主芯片处于ZQ校准状态，则已经存在优先于当前主芯片校准的主芯片，识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于ZQ校准状态，则当前状态下不具有进行校准的主芯片，识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
需要说明的是，识别模块检测另一主芯片是否处于ZQ校准状态的手段是检测主芯片的标记位，标记位用于表征主芯片所在环路是否处于ZQ校准状态。具体来说，主芯片接收到ZQ校准命令或首次接收到ZQ标志信号时，上述标记位处于第一状态；相应地，标记位处于第一状态的主芯片接收到ZQ标志信号后，上述标记位处于第二状态。
为了保证识别模块识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值，具体参考图1，在一个例子中，第一预设值设置为VDDQ/2；当存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会下降，当不存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会接近VDDQ。因此，若校准电阻接口处的电平低于第一预设值，识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，识别模块将当前芯片设置为优先校准芯片，将另一主芯片设置为延迟校准电阻。
为了进一步保证识别模块识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第三时钟周期内，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；具体参考图1，在一个例子中，第一预设值设置为VDDQ/4；当存在多个主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会进一步下降。因此，若校准电阻接口处的电平低于第二预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
为了进一步保证识别模块识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第四时钟周期内，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；当存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会下降，当不存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会接近VDDQ。因此，若校准电阻接口处的电平低于第一预设值，将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，将当前芯片设置为优先校准芯片，将另一主芯片设置为延迟校准电阻。
需要说明的是，上述示例将第一预设值设置为VDDQ/2，并不构成对第一预设值的限定，第一预设值可以被设置为任意阈值，该阈值为校准电阻接口处的电平值，且用于区分是否存在芯片利用校准电阻进行校准；另外，上述示例将第二预设值设置为VDDQ/4，并不构成对第二预设值的限定，第二预设值可以被设置为任意阈值，该阈值为校准电阻接口处的电平值，且用于区分是否存在多个芯片利用校准电阻进行校准。
本实施例提供的存储器器件中，将通过第一校准接口进行校准的多个芯片配置为一个第一主芯片和多个第一从芯片；将通过第二校准接口进行校准的多个芯片配置为一个第二主芯片和多个第二从芯片；通过识别模块识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，且与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；优先校准芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，延迟校准芯片基于存储器提供的ZQ校准命令，在一定延迟后利用校准电阻进行ZQ校准，当优先校准芯片和延迟校准芯片利用完校准电阻进行ZQ校准后，向主从芯片和次从芯片发送ZQ标志信号，主从芯片和次从芯片依次基于ZQ标志信号，利用ZQ校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。
需要说明的是，在ZQ校准时间存在限制的情况下，共享ZQ校准电阻的芯片也受到限制，每一芯片进行ZQ校准所需要的时间越长，共享ZQ校准电阻的芯片数量越少。此外，上述实施例所提供的存储器器件中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的存储器器件实施例。
本公开另一实施例提供一种ZQ校准方法，应用于上述实施例提供的存储器器件，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。
图10为本实施例提供的存储器器件处于命令模式下的ZQ校准方法对应的时序和示意图，图11为本实施例提供的存储器器件处于后台模式下的ZQ校准方法对应的时序和示意图，以下结合附图对本实施例提供的ZQ校准方法进行详细说明，具体如下：
参考图10，ZQ校准方法包括：识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在命令模式下，获取存储器器件外部施加的ZQ校准命令，响应于ZQ校准命令，对优先校准芯片执行第一校准操作，在第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级主从芯片执行第一校准操作，在第一级主从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作，对最后一级主从芯片完成第二校准操作；响应于延迟后的ZQ校准命令，对延迟校准芯片执行第一校准操作，在第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级次从芯片执行第一校准操作，在第一级次从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作，对最后一级次从芯片完成第二校准操作。
在一些实施例中，对最后一级主从芯片完成第二校准操作的同时，还包括：将ZQ标志信号传输至优先校准芯片；对最后一级次从芯片完成第二校准操作的同时，还包括：将ZQ标志信号传输至延迟校准芯片。当优先校准芯片接收到ZQ标志信号，则证明所有主从芯片已完成ZQ校准；当延迟校准芯片接收到ZQ标志信号，则证明所有次从芯片已完成ZQ校准，存储器可进行下一步操作。
需要说明的是，图10所示的ZQ校准时序图以三级从芯片进行举例说明，仅用于本领域技术人员了解本公开实施例中ZQ校准的实现，并不构成本实施例的限定，本领域技术人员基于图10的示意以及上述提到的ZQ校准方法，可以将图10时序继续推导至适用于K个第一从芯片和第二从芯片的情况。
参考图11，ZQ校准方法，还包括：识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在后台模式下，响应于ZQ校准命令，对优先校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级主从芯片执行第一校准操作；在第一级主从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作；将ZQ标志信号传输至延迟校准芯片，同时对最后一级主从芯片执行第二校准操作；响应于ZQ标志信号，对延迟校准芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于ZQ标志信号，对第一级次从芯片执行第一校准操作；在第一级次从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作；对最后一级次从芯片完成第二校准操作。
在一些实施例中，在后台模式下，对最后一级次从芯片完成第二校准操作的同时，还包括，将ZQ标志信号传输至优先校准芯片。当优先校准芯片接收到ZQ标志信号，则证明所有芯片已完成ZQ校准，存储器可进行下一步操作。
需要说明的是，图11所示的ZQ校准时序图以三级从芯片进行举例说明，仅用于本领域技术人员了解本公开实施例中ZQ校准的实现，并不构成本实施例的限定，本领域技术人员基于图11的示意以及上述提到的ZQ校准方法，可以将图11时序继续推导至适用于K个第一从芯片和第二从芯片的情况。
在一些实施例中，在进入后台模式之前，识别第一主芯片、第二主芯片、第一从芯片和第二从芯片中的优先校准芯片和延迟校准芯片；其中，与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片。
具体地，参考图9，在第一时钟周期中，检测另一主芯片是否处于ZQ校准状态。具体地，若另一主芯片处于ZQ校准状态，则已经存在已经优先于当前主芯片校准的主芯片，将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于ZQ校准状态，则当前状态下不具有进行校准的主芯片，将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
为了保证识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，还被配置为，在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值，具体参考图1，在一个例子中，第一预设值设置为VDDQ/2；当存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会下降，当不存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会接近VDDQ。因此，若校准电阻接口处的电平低于第一预设值，将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，将当前芯片设置为优先校准芯片，将另一主芯片设置为延迟校准电阻。
为了进一步保证识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，还被配置为，在第三时钟周期内，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；具体参考图1，在一个例子中，第一预设值设置为VDDQ/4；当存在多个主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会进一步下降。因此，若校准电阻接口处的电平低于第二预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。
为了进一步保证识别的准确性，继续参考图9，在将当前主芯片设置为优先校准芯片之前，还被配置为，在第四时钟周期内，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；当存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会下降，当不存在主芯片利用校准电阻Rzq进行校准时，校准电阻接口处的电平会接近VDDQ。因此，若校准电阻接口处的电平低于第一预设值，将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，将当前芯片设置为优先校准芯片，将另一主芯片设置为延迟校准电阻。
需要说明的是，上述示例将第一预设值设置为VDDQ/2，并不构成对第一预设值的限定，第一预设值可以被设置为任意阈值，该阈值为校准电阻接口处的电平值，且用于区分是否存在芯片利用校准电阻进行校准；另外，上述示例将第二预设值设置为VDDQ/4，并不构成对第二预设值的限定，第二预设值可以被设置为任意阈值，该阈值为校准电阻接口处的电平值，且用于区分是否存在多个芯片利用校准电阻进行校准。
需要说明的是，在本实施例中，第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，第二校准操作是上拉校准操作和下拉校准操作的另一个，其中，第一校准操作需要利用校准电阻进行校准，第二校准操作基于第一校准操作的结果进行校准，无需利用校准电阻。另外，上述实施例所提供的ZQ校准方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的ZQ校准方法实施例。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (16)

1.一种存储器器件，其特征在于，包括：
两个校准电阻接口，且两个所述校准电阻接口连接同一ZQ校准电阻；
共同连接至所述ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片；
所述第一主芯片、所述第一从芯片、所述第二主芯片和所述第二从芯片设置有第一传输端和第二传输端，所述第一传输端和所述第二传输端用于传输ZQ标志信号；
其中，所述第一主芯片的第二传输端连接第一级所述第一从芯片的第一传输端，每一级所述第一从芯片的第二传输端连接下一级所述第一从芯片的第一传输端，所述第二主芯片的第二传输端连接第一级所述第二从芯片的第一传输端，每一级所述第二从芯片的第二传输端连接下一级所述第二从芯片的第一传输端；
所述第一主芯片和所述第二主芯片中设置有第一信号接收器，所述第一从芯片和所述第二从芯片中设置有第二信号接收器；
识别模块，用于识别所述第一主芯片和所述第二主芯片中，其中一者作为优先校准芯片，另一者作为延迟校准芯片，与所述优先校准芯片级联的所述第一从芯片或所述第二从芯片为主从芯片，与所述延迟校准芯片级联的所述第一从芯片或所述第二从芯片为次从芯片；
在命令模式下，所述第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，或通过ZQ信号端接收所述ZQ校准命令后对所述ZQ校准命令进行延迟处理，所述优先校准芯片基于所述ZQ校准命令开始校准，所述延迟校准芯片基于延迟后的所述ZQ校准命令开始校准，所述第一主芯片和所述第二主芯片完成校准后通过所述第二传输端发送所述ZQ标志信号，所述ZQ标志信号表征当前芯片已利用所述校准电阻进行校准；
所述第二信号接收器用于通过所述第一传输端接收所述ZQ标志信号，所述主从芯片和所述次从芯片基于所述ZQ标志信号开始校准，当前所述主从芯片和所述次从芯片完成校准后通过所述第二传输端发送所述ZQ标志信号，直至所有所述第一从芯片或所述第二从芯片完成校准。
2.根据权利要求1所述的存储器器件，其特征在于，包括：
最后一级所述第一从芯片的第二传输端连接所述第一主芯片的第一传输端；
最后一级所述第二从芯片的第二传输端连接所述第二主芯片的第一传输端。
3.根据权利要求2所述的存储器器件，其特征在于，包括：
所述延迟校准芯片还包括第三传输端，所述第三传输端在后台模式下开启，用于接收所述ZQ标志信号，所述第三传输端连接最后一级所述主从芯片的第二传输端；
所述识别模块被配置为，在进入后台模式前，识别所述优先校准芯片和所述延迟校准芯片；
在所述后台模式下，所述第一信号接收器用于通过ZQ信号端接收存储器提供的时钟信号或上电信号，所述优先校准芯片基于所述时钟信号或所述上电信号开始校准，所述优先校准芯片完成校准后通过所述第二传输端发送所述ZQ标志信号；所述主从芯片、所述延迟校准芯片和所述次从芯片基于所述ZQ标志信号开始校准。
4.根据权利要求3所述的存储器器件，其特征在于，所述优先校准芯片还包括：第四传输端，所述第四传输端在后台模式下开启，用于接收所述ZQ标志信号，所述第四传输端连接最后一级所述次从芯片的第二传输端。
5.根据权利要求3所述的存储器器件，其特征在于，包括：
所述第一信号接收器，包括：
第一选择器，一输入端用于接收所述ZQ校准命令，另一输入端用于接收所述ZQ校准命令后对所述ZQ校准命令进行延迟处理，选择端用于接收优先校准标识信号或延迟校准标识信号；所述第一选择器被配置为，基于所述优先校准标识信号输出所述ZQ校准命令，或基于所述延迟校准标识信号输出延迟后的所述ZQ校准命令；
第一与门，一输入端连接所述第一选择器的输出端，另一输入端用于接收命令指示信号，所述命令指示信号用于表征存储器工作在命令模式；
第二选择器，一输入端用于接收时钟信号或上电信号，另一输入端用于接收通过所述第三传输端传输的所述ZQ标志信号，选择端用于接收所述优先校准标识信号和所述延迟校准标识信号；所述第二选择器被配置为，基于所述优先校准标识信号输出所述时钟信号或所述上电信号，或基于所述延迟校准标识信号输出所述ZQ标志信号；
第二与门，一输入端连接所述第二选择器的输出端，另一输入端用于接收后台指示信号，所述后台指示信号用于表征存储器工作在后台模式；
第一输入选择器，第一输入端连接所述第一与门的输出端，第二输入端连接所述第二与门的输出端，第一选择端用于接收所述命令指示信号或所述后台指示信号，第一输出端用于输出第一内部校准信号，所述第一内部校准信号用于指示所述优先校准芯片或所述延迟校准芯片进行校准；其中，所述第一输入选择器被配置为，基于所述命令指示信号，将所述第一输入端连接至所述第一输出端，或基于所述后台指示信号，将所述第二输入端连接至所述第一输出端；
所述第二信号接收器，包括：
第三与门，一输入端用于接收所述ZQ标志信号，另一输入端用于接收第一指示信号，所述第一指示信号用于表征当前芯片为所述第一从芯片或所述第二从芯片，输出端用于输出第二内部校准信号，所述第二内部校准信号用于指示所述第一从芯片和所述第二从芯片进行校准。
6.根据权利要求5所述的存储器器件，其特征在于，包括：
所述第一主芯片和所述第二主芯片还包括所述第二信号接收器，所述从芯片还包括所述第一信号接收器；
所述第一主芯片、所述第一从芯片、所述第二主芯片和所述第二从芯片，还包括：
第二输入选择器，第三输入端用于接收所述第一内部校准命令，第四输入端用于接收所述第二内部校准命令，第二选择端用于接收所述第一指示信号或第二指示信号，所述第二指示信号用于表征当前芯片为所述优先校准芯片或所述延迟校准芯片，第二输出端用于输出所述第一内部校准命令和所述第二内部校准命令；其中，所述第三输入选择器被配置为，基于所述第一指示信号，将所述第四输入端连接至所述第二输出端，或基于所述第二指示信号，将所述第三输入端连接至所述第二输出端。
7.根据权利要求3所述的存储器器件，其特征在于，包括：
所述识别模块集成于所述第一主芯片或所述第二主芯片中；
所述识别模块被配置为，在第一时钟周期中，检测另一所述主芯片是否处于ZQ校准状态；
若另一所述主芯片处于ZQ校准状态，则所述识别模块将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若另一所述主芯片未处于ZQ校准状态，则所述识别模块将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
8.根据权利要求7所述的存储器器件，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，所述识别模块还被配置为，在第二时钟周期中，检测所述校准电阻接口处的电平是否高于第一预设值；
若所述校准电阻接口处的电平低于所述第一预设值，则所述识别模块将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平高于所述第一预设值，则所述识别模块将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
9.根据权利要求8所述的存储器器件，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，所述识别模块还被配置为，在第三时钟周期中，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测所述校准电阻接口处的电平是否低于第二预设值；
若所述校准电阻接口处的电平低于第二预设值，则所述识别模块将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平高于第二预设值，则所述识别模块将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
10.根据权利要求9所述的存储器器件，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，所述识别模块还被配置为，在第四时钟周期中，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测所述校准电阻接口处的电平是否高于所述第一预设值；
若所述校准电阻接口处的电平低于所述第一预设值，则所述识别模块将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平高于所述第一预设值，则所述识别模块将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
11.一种ZQ校准方法，应用于权利要求1～10任一项所述的存储器器件，其特征在于，包括：
识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与所述优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与所述延迟校准芯片级联的所述第一从芯片或所述第二从芯片为次从芯片；
在命令模式下，获取存储器器件外部施加的ZQ校准命令；
响应于所述ZQ校准命令，对所述优先校准芯片执行第一校准操作；
在所述第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对所述优先校准芯片执行第二校准操作；
响应于所述ZQ标志信号，对所述第一级主从芯片执行所述第一校准操作；
在所述第一级主从芯片的所述第一校准操作完成后，将所述ZQ标志信号传输至下一级主从芯片，同时对所述第一级主从芯片执行所述第二校准操作，直至最后一级主从芯片完成所述第一校准操作；
对所述最后一级主从芯片完成所述第二校准操作；
响应于延迟后的所述ZQ校准命令，对所述延迟校准芯片执行第一校准操作；
在所述第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对所述延迟校准芯片执行第二校准操作；
响应于所述ZQ标志信号，对所述第一级次从芯片执行所述第一校准操作；
在所述第一级次从芯片的所述第一校准操作完成后，将所述ZQ标志信号传输至下一级次从芯片，同时对所述第一级次从芯片执行所述第二校准操作，直至最后一级次从芯片完成所述第一校准操作；
对所述最后一级次从芯片完成所述第二校准操作。
12.根据权利要求11所述的ZQ校准方法，其特征在于，包括：
识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与所述优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与所述延迟校准芯片级联的所述第一从芯片或所述第二从芯片为次从芯片；
在所述后台模式下，响应于所述ZQ校准命令，对所述优先校准芯片执行第一校准操作；
在所述第一校准操作完成后，将ZQ标志信号传输至第一级主从芯片，同时对所述优先校准芯片执行第二校准操作；
响应于所述ZQ标志信号，对所述第一级主从芯片执行所述第一校准操作；
在所述第一级主从芯片的所述第一校准操作完成后，将所述ZQ标志信号传输至下一级主从芯片，同时对所述第一级主从芯片执行所述第二校准操作，直至最后一级主从芯片完成所述第一校准操作；
将所述ZQ标志信号传输至所述延迟校准芯片，同时对所述最后一级主从芯片执行第二校准操作；
响应于所述ZQ标志信号，对所述延迟校准芯片执行所述第一校准操作；
在所述第一校准操作完成后，将ZQ标志信号传输至第一级次从芯片，同时对所述延迟校准芯片执行第二校准操作；
响应于所述ZQ标志信号，对所述第一级次从芯片执行所述第一校准操作；
在所述第一级次从芯片的所述第一校准操作完成后，将所述ZQ标志信号传输至下一级次从芯片，同时对所述第一级次从芯片执行所述第二校准操作，直至最后一级次从芯片完成所述第一校准操作；
对所述最后一级次从芯片完成所述第二校准操作。
13.根据权利要求11或12所述的ZQ校准方法，其特征在于，在进入后台模式之前，识别所述优先校准芯片和所述延迟校准芯片，包括：在第一时钟周期中，检测另一所述主芯片是否处于ZQ校准状态；
若另一所述主芯片处于ZQ校准状态，则将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若另一所述主芯片未处于ZQ校准状态，则将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
14.根据权利要求13所述的ZQ校准方法，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，还包括：在第二时钟周期中，检测所述校准电阻接口处的电平是否高于第一预设值；
若所述校准电阻接口处的电平高于所述第一预设值，则将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平低于所述第一预设值，则将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
15.根据权利要求14所述的ZQ校准方法，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，还包括：在第三时钟周期中，打开当前主芯片的ZQ校准模块中的下拉晶体管，并检测所述校准电阻接口处的电平是否低于第二预设值；
若所述校准电阻接口处的电平低于第二预设值，则将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平高于第二预设值，则将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
16.根据权利要求15所述的ZQ校准方法，其特征在于，在将当前主芯片设置为所述优先校准芯片之前，还包括：在第四时钟周期中，关闭当前主芯片的ZQ校准模块中的下拉晶体管，并检测所述校准电阻接口处的电平是否高于所述第一预设值；
若所述校准电阻接口处的电平高于所述第一预设值，则将当前主芯片设置为所述延迟校准芯片，将另一所述主芯片设置为所述优先校准芯片；
若所述校准电阻接口处的电平低于所述第一预设值，则将当前主芯片设置为所述优先校准芯片，将另一所述主芯片设置为所述延迟校准芯片。
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