CN117312192B - 一种Cache存储系统及访问处理方法 - Google Patents

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Abstract

本发明公开了一种Cache存储系统及访问处理方法，涉及存储器技术领域，其技术方案要点是：包括：指令RAM，存储有地址信息和淘汰序列号；数据RAM，存储有可读写的存储数据；寄存器，存储有表征存储数据的实时状态信息和时效状态信息。本发明将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令RAM后才能得知实时状态信息和时效状态信息的状态，可在Cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率。

Description

一种Cache存储系统及访问处理方法
技术领域
本发明涉及存储器技术领域，更具体地说，它涉及一种Cache存储系统及访问处理方法。
背景技术
Cache(高速缓冲存储器)位于CPU(中央处理器)和主存之间，用于缓解高速CPU和慢速主存之间的速度差异。系统需要对地址A进行读写操作时，将地址A与Cache中指令RAM（随机存取存储器）所存储的地址信息进行比较，若有相同地址，则地址命中，可以直接对Cache相关的数据RAM进行读写操作，效率远高于直接对主存中的数据进行操作；若没有相同地址，则地址未命中，此时需要去主存中读写数据，并将数据存入Cache中，下一次操作地址A时若地址命中则可提高效率。
现有Cache中的指令RAM一般存储有Tag(地址信息，从CPU访问主存的地址中剥离出来的)、LRU(淘汰序列号，淘汰时选择LRU最大的路进行淘汰)、Dirty(表示主存中的数据是否是最新的)和Vld(表示Cache中的数据是否有效)。现有技术中的Cache在访问过程中，若没有相同地址，则地址未命中，此时需要去主存中读写数据，并将数据存入Cache中，此时需要淘汰way（路）以供从主存中读写的数据写入。而Cache的淘汰规则是，如果有way的Vld=0，则优先选取该way；若所有way的Vld都为1，则按照LRU淘汰机制进行选取，此过程会改写其他way的LRU，并写回指令RAM中，若回写操作与读出数据不在同拍完成，则会多占用指令RAM一拍的时间，导致Cache的访问效率较低。
因此，如何研究设计一种能够克服上述缺陷的Cache存储系统及访问处理方法是我们目前急需解决的问题。
发明内容
为解决现有技术中的不足，本发明的目的是提供一种Cache存储系统及访问处理方法，将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令RAM后才能得知实时状态信息和时效状态信息的状态，可在Cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率。
本发明的上述技术目的是通过以下技术方案得以实现的：
第一方面，提供了一种Cache存储系统，包括：
指令RAM，存储有地址信息和淘汰序列号；
数据RAM，存储有可读写的存储数据；
寄存器，存储有表征存储数据的实时状态信息和时效状态信息。
进一步的，所述指令RAM、数据RAM和寄存器中的同一路采用组相联地址映射机制进行关联。
第二方面，提供了一种Cache存储访问处理方法，该方法应用于如第一方面所述的一种Cache存储系统，包括以下步骤：
S1：根据待操作地址读取寄存器中待操作地址所对应组中所有路的时效状态信息，得到时效读取结果；
S2：在时效读取结果中存在时效状态信息为有效状态时，依据时效读取结果中的有效状态将指令RAM中所对应的地址信息全部读出，得到地址读出结果；
S3：将待操作地址与地址读出结果进行对比，并在待操作地址命中时对数据RAM中相应的存储数据进行操作；
S4：在时效读取结果中时效状态信息均为无效状态时和/或在S3中待操作地址未命中时，从主存中读写数据，并根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理，以及将从主存中读写的数据写入数据RAM中所淘汰的路中。
进一步的，所述根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理的过程具体为：
判断待操作地址所对应组中是否存在一路的时效状态信息为无效状态和实时状态信息为非最新状态；
若存在，则将从主存中读写的数据写入数据RAM中同时为无效状态和非最新状态所对应的路；
若不存在，则读出指令RAM中待操作地址所对应组的所有淘汰序列号，按照淘汰规则选择一路的淘汰序列号进行淘汰，并将从主存中读写的数据写入数据RAM中所淘汰的路中。
进一步的，所述按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：
优先选择时效状态信息为无效状态所对应的路进行淘汰；
若所有路的时效状态信息均为有效状态，则按照LRU淘汰机制选取一路进行淘汰。
进一步的，所述LRU淘汰机制选取淘汰序列号中值最大的路进行淘汰。
进一步的，若一路淘汰后，保持指令RAM中各路的淘汰序列号不变，将寄存器中所淘汰路的时效状态信息改写为无效状态。
进一步的，该方法还包括：若淘汰的路中时效状态信息为有效状态和实时状态信息为最新状态，则将淘汰的路中的数据写入受害者缓存中。
进一步的，所述时效状态信息采用二进制数字表征状态；
若时效状态信息取值为1，则表示为有效状态；
若时效状态信息取值为0，则表示为无效状态。
进一步的，所述实时状态信息采用二进制数字表征状态；
若实时状态信息取值为1，则表示为最新状态；
若实时状态信息取值为0，则表示为非最新状态。
与现有技术相比，本发明具有以下有益效果：
1、本发明提供的一种Cache存储系统，将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令RAM后才能得知实时状态信息和时效状态信息的状态，可在Cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率；
2、本发明提供的一种Cache存储访问处理方法，在时效读取结果中时效状态信息均为无效状态时，可直接从主存中读写数据，无需读指令RAM；
3、本发明提供的一种Cache存储访问处理方法，在待操作地址所对应组中存在一路的时效状态信息为无效状态和实时状态信息为非最新状态时，可以直接将从主存中读写的数据写入数据RAM，无需读指令RAM；
4、本发明提供的一种Cache存储访问处理方法，在一路淘汰后，保持指令RAM中各路的淘汰序列号不变，仅将寄存器中所淘汰路的时效状态信息改写为无效状态，无需对指令RAM进行回写操作，可降低读写指令RAM的时间和功耗。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1是本发明实施例1中的结构示意图；
图2是本发明实施例2中的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接在另一个部件上或者间接在该另一个部件上。当一个部件被称为是“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
实施例1：一种Cache存储系统，如图1所示，包括指令RAM、数据RAM和寄存器。
其中，指令RAM存储有地址信息和淘汰序列号；地址信息可用Tag表示，其是从CPU访问主存的地址中剥离出来的；淘汰序列号可用LRU表示，例如8way（路），可用数字0-7表示。数据RAM存储有可读写的存储数据，可用Data表示。寄存器存储有表征存储数据的实时状态信息和时效状态信息。实时状态信息可用Dirty表示，主要含义是表示主存中的数据是否是最新的；时效状态信息可用Vld表示，主要含义是表示Cache中的数据是否有效。
指令RAM、数据RAM和寄存器中的同一路采用组相联地址映射机制进行关联，指令RAM、数据RAM和寄存器中的way一一对应，且相互关联。
对于一个20位的地址而言，低10位作为index（索引函数），高10位作为Tag。同一个index，可以对应1024个地址，也就是有1024个地址的低10位是相同的，可以同为0、为1……为1023，这1024个地址可以存在同一个index下的way里，比如8个way，可以存放这1024个地址中的8个不同的地址，如果这1024个地址中有新的地址要操作，则按照淘汰规则选出一个淘汰的way，将新数填入。
实施例2：一种Cache存储访问处理方法，该方法应用于如实施例1中所记载的一种Cache存储系统，如图2所示，包括以下步骤：
S1：根据待操作地址读取寄存器中待操作地址所对应组中所有路的时效状态信息，得到时效读取结果；
S2：在时效读取结果中存在时效状态信息为有效状态时，依据时效读取结果中的有效状态将指令RAM中所对应的地址信息全部读出，得到地址读出结果；
S3：将待操作地址与地址读出结果进行对比，并在待操作地址命中时对数据RAM中相应的存储数据进行操作；
S4：在时效读取结果中时效状态信息均为无效状态时和/或在S3中待操作地址未命中时，从主存中读写数据，并根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理，以及将从主存中读写的数据写入数据RAM中所淘汰的路中。
本发明在时效读取结果中时效状态信息均为无效状态时，可直接从主存中读写数据，无需读指令RAM。
根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理的过程具体为：
（1）判断待操作地址所对应组中是否存在一路的时效状态信息为无效状态和实时状态信息为非最新状态；
（2）若存在，则将从主存中读写的数据写入数据RAM中同时为无效状态和非最新状态所对应的路；
（3）若不存在，则读出指令RAM中待操作地址所对应组的所有淘汰序列号，按照淘汰规则选择一路的淘汰序列号进行淘汰，并将从主存中读写的数据写入数据RAM中所淘汰的路中。
需要说明的是，图2中的＆为“和”的意思。
本发明在待操作地址所对应组中存在一路的时效状态信息为无效状态和实时状态信息为非最新状态时，可以直接将从主存中读写的数据写入数据RAM，无需读指令RAM。
按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：优先选择时效状态信息为无效状态所对应的路进行淘汰；若所有路的时效状态信息均为有效状态，则按照LRU淘汰机制选取一路进行淘汰。
在本实施例中，LRU淘汰机制选取淘汰序列号中值最大的路进行淘汰。
需要说明的是，若一路淘汰后，保持指令RAM中各路的淘汰序列号不变，将寄存器中所淘汰路的时效状态信息改写为无效状态，无需对指令RAM进行回写操作，可降低读写指令RAM的时间和功耗。
在本实施例中，若淘汰的路中时效状态信息为有效状态和实时状态信息为最新状态，则将淘汰的路中的数据写入victim ram中，victim ram为受害者缓存。
作为一种可选的实施方式，时效状态信息采用二进制数字表征状态；若时效状态信息取值为1，则表示为有效状态；若时效状态信息取值为0，则表示为无效状态。
此外，实时状态信息也采用二进制数字表征状态；若实时状态信息取值为1，则表示为最新状态；若实时状态信息取值为0，则表示为非最新状态。
例如，指定将某个组的某个way的Vld修改为0时，现有技术是先读指令RAM判断地址是否命中，若命中则将该way的Vld和LRU都改为0，并按照规则改写其他way的LRU，并写回指令RAM中，若回写操作与读出数据不在同拍完成，则会多占用指令RAM一拍的时间。
而本发明是读指令RAM判断地址是否命中，若命中则只需修改寄存中的Vld，无需对指令RAM进行回写操作，指令RAM中的LRU保持不变，可起到节省功耗和提升性能的作用。
工作原理：本发明将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令RAM后才能得知实时状态信息和时效状态信息的状态，可在Cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率；此外，在时效读取结果中时效状态信息均为无效状态时，可直接从主存中读写数据，无需读指令RAM；另外，在待操作地址所对应组中存在一路的时效状态信息为无效状态和实时状态信息为非最新状态时，可以直接将从主存中读写的数据写入数据RAM，无需读指令RAM；以及，在一路淘汰后，保持指令RAM中各路的淘汰序列号不变，仅将寄存器中所淘汰路的时效状态信息改写为无效状态，无需对指令RAM进行回写操作，可降低读写指令RAM的时间和功耗。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种Cache存储访问处理方法，其特征是，包括以下步骤：
S1：根据待操作地址读取寄存器中待操作地址所对应组中所有路的时效状态信息，得到时效读取结果；
S2：在时效读取结果中存在时效状态信息为有效状态时，依据时效读取结果中的有效状态将指令RAM中所对应的地址信息全部读出，得到地址读出结果；
S3：将待操作地址与地址读出结果进行对比，并在待操作地址命中时对数据RAM中相应的存储数据进行操作；
S4：在时效读取结果中时效状态信息均为无效状态时和/或在S3中待操作地址未命中时，从主存中读写数据，并根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理，以及将从主存中读写的数据写入数据RAM中所淘汰的路中；
其中，指令RAM，存储有地址信息和淘汰序列号；
数据RAM，存储有可读写的存储数据；
寄存器，存储有表征存储数据的实时状态信息和时效状态信息。
2.根据权利要求1所述的一种Cache存储访问处理方法，其特征是，所述指令RAM、数据RAM和寄存器中的同一路采用组相联地址映射机制进行关联。
3.根据权利要求1所述的一种Cache存储访问处理方法，其特征是，所述根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理的过程具体为：
判断待操作地址所对应组中是否存在一路的时效状态信息为无效状态和实时状态信息为非最新状态；
若存在，则将从主存中读写的数据写入数据RAM中同时为无效状态和非最新状态所对应的路；
若不存在，则读出指令RAM中待操作地址所对应组的所有淘汰序列号，按照淘汰规则选择一路的淘汰序列号进行淘汰，并将从主存中读写的数据写入数据RAM中所淘汰的路中。
4.根据权利要求3所述的一种Cache存储访问处理方法，其特征是，所述按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：
优先选择时效状态信息为无效状态所对应的路进行淘汰；
若所有路的时效状态信息均为有效状态，则按照LRU淘汰机制选取一路进行淘汰。
5.根据权利要求4所述的一种Cache存储访问处理方法，其特征是，所述LRU淘汰机制选取淘汰序列号中值最大的路进行淘汰。
6.根据权利要求4所述的一种Cache存储访问处理方法，其特征是，若一路淘汰后，保持指令RAM中各路的淘汰序列号不变，将寄存器中所淘汰路的时效状态信息改写为无效状态。
7.根据权利要求3所述的一种Cache存储访问处理方法，其特征是，该方法还包括：若淘汰的路中时效状态信息为有效状态和实时状态信息为最新状态，则将淘汰的路中的数据写入受害者缓存中。
8.根据权利要求1所述的一种Cache存储访问处理方法，其特征是，所述时效状态信息采用二进制数字表征状态；
若时效状态信息取值为1，则表示为有效状态；
若时效状态信息取值为0，则表示为无效状态。
9.根据权利要求3所述的一种Cache存储访问处理方法，其特征是，所述实时状态信息采用二进制数字表征状态；
若实时状态信息取值为1，则表示为最新状态；
若实时状态信息取值为0，则表示为非最新状态。
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