CN117310240A - 一种互感器校验仪检定装置信号源生成系统及方法 - Google Patents
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Abstract
本发明涉及一种互感器校验仪检定装置信号源生成系统及方法，属于检定装置技术领域。包括：北斗时频同步模块、FPGA模块、自检模块、DSP控制器和信号源生成模块；本申请在生成信号源之前，FPGA模块对北斗时频同步模块输出的时频信号进行处理并传输至自检模块，自检模块将该时频信号转换为第一数字信号，基于该第一数字信号通过DSP控制器和FPGA模块对自检模块进行校准，在信号源生成模块输出初始电压/电流信号后，利用自检模块将初始电压/电流信号转换为第二数字信号，并基于该第二数字信号通过DSP控制器和FPGA模块对初始电压/电流信号进行校准，加快了量值溯源和传递效率，提高了检测效能，精确了校准和检定结果。
Description
技术领域
本发明涉及检定装置技术领域，尤其是指一种互感器校验仪检定装置信号源生成系统及方法。
背景技术
互感器校验仪整体检定装置是检定和校准互感器校验仪器的标准装置设备，按照计量法实施细则要求，每种互感器校验仪器和标准装置设备每年都需要定期送检校准和溯源。标准比例电源是互感器校验检定装置中的重要组成部分，其性能指标和技术参数直接影响整个装置的测量准确度和可靠性，因此，优化标准比例电源的技术指标是确保互感器的校验和检定工作可靠进行的重要前提。
目前主流互感器校验仪整检校验装置的标准比例电源采用的技术方案中，以输出标准电压和电流信号为基准，采用移相电路产生同相与正交信号，通过改变信号的相位关系来满足不同的测量和校准需求，但是，移相电路中所采用电容的电容量以及正切损耗会随着温度、湿度和时间的变化而变化，从而影响信号源的准确性和稳定性。另外，还有一些互感器校验仪检定装置标准源采用A/D转换实现标准信号的输出，但是A/D转换器的转换精度往往会受限制，同样无法保证输出的标准信号的准确性和稳定性。
综上所述，现有互感器校验仪检定装置的信号源存在准确性和稳定性较低，从而影响互感器的校准和检定结果的问题。
发明内容
为此，本发明所要解决的技术问题在于克服现有技术中互感器校验仪检定装置的信号源存在准确性和稳定性较低，从而影响互感器的校准和检定结果的问题。
为解决上述技术问题，本发明提供了一种互感器校验仪检定装置信号源生成系统，包括：
北斗时频同步模块，用于基于北斗卫星信号产生并发送时频信号；
FPGA模块，与所述北斗时频同步模块相连，用于对所述时频信号进行分频，并将分频后的时频信号传输至自检模块；
自检模块，与所述FPGA模块和信号源生成模块相连，用于将所述分频后的时频信号转换为电压信号，并将所述电压信号转换为第一数字信号传输至所述FPGA模块；将信号源生成模块输出的初始电压/电流信号转换为第二数字信号传输至所述FPGA模块；
DSP控制器，与所述FPGA模块相连，用于接收所述第一数字信号、所述第二数字信号和所述时频信号，计算所述第一数字信号和所述时频信号的第一差值，并基于所述第一差值输出第一校准信号至所述FPGA模块，以通过所述FPGA模块对所述自检模块进行校准；输出预设数字信号至所述FPGA模块；计算所述第二数字信号和所述预设数字信号的第二差值，并基于所述第二差值调整所述预设数字信号，将调整后的预设数字信号传输至所述FPGA模块；
信号源生成模块，与所述FPGA模块相连，用于接收所述预设数字信号，基于所述预设数字信号产生初始电压/电流信号并将所述初始电压/电流信号传输至所述自检模块；接收所述调整后的预设数字信号并产生标准电压/电流信号。
优选地，所述自检模块包括：
F/V转换子模块，与所述FPGA模块相连，用于将所述分频后的时频信号换转为电压信号；
继电器，其第一触头与A/D转换子模块相连，其控制端与所述FPGA模块的控制引脚相连，用于接收所述FPGA模块发送的切换信号，以控制第二触头与所述F/V转换子模块或信号调理子模块切换连接；当第二触头与所述F/V转换子模块相连时，用于将所述电压信号传输至A/D转换子模块；当第二触头与信号调理子模块相连时，用于将信号调理子模块输出的目标电压/电流信号传输至A/D转换子模块；
A/D转换子模块，用于将所述电压信号转换为第一数字信号并传输至所述FPGA模块；将所述目标电压/电流信号转换为第二数字信号传输至所述FPGA模块；
信号调理子模块，与所述信号源生成模块相连，用于对所述信号源生成模块输出的初始电压/电流信号进行缩小处理，输出所述A/D转换子模块工作范围内的目标电压/电流信号。
优选地，所述预设数字信号包括幅值信号、相位信号和波形信号。
优选地，所述信号源生成模块包括：
幅值转换子模块，与所述FPGA模块相连，用于对所述幅值信号进行D/A转换，输出幅值基准信号；
相位调节子模块，与所述FPGA模块相连，用于改变所述相位信号的相位差，输出相位基准信号；
波形转换子模块，与所述FPGA模块和所述相位调节子模块相连，用于基于所述波形信号和所述相位基准信号输出具有初始相位的连续波形信号；
调制信号子模块，与所述幅值转换子模块和所述波形转换子模块相连，用于将所述幅值基准信号和所述具有初始相位的连续波形信号相乘得到调制电压/电流信号；
电压/电流功率放大电路，与所述调制信号子模块相连，用于对所述调制电压/电流信号进行放大输出标准电压/电流信号。
优选地，所述F/V转换子模块包括：
第一与非门，其第一输入端作为F/V转换子模块的输入端；
第二与非门，其第一输入端和第二输入端均连接所述第一与非门的第一输入端；
第三与非门，其第一输入端连接所述第二与非门的输出端，其输出端与所述第一与非门的输出端相连作为F/V转换子模块的输出端；
第四与非门，其第一输入端连接所述第三与非门的第二输入端，其输出端连接所述第一与非门的第二输入端；
频率电压转换器，其第一失调电压端和第二失调电压端均连接所述第一与非门的输出端，其偏移电压端连接所述第一与非门的输出端和第二输入端以及所述第四与非门的第二输入端，其输出端连接所述第四与非门的第二输入端。
优选地，所述A/D转换子模块包括：
第一运算放大器，其第一输入端与其输出端相连，其第二输入端连接电源；
仪器仪表放大器，其正相输入端作为A/D转换子模块的输入端，其共模电压输入端与所述第一运算放大器的输出端相连；
寄存器，其正相输入端与所述仪器仪表放大器的正输出端相连，其反相输入端与所述仪器仪表放大器的负输出端相连，其输出端作为A/D转换子模块的输出端；
第二运算放大器，其第一输入端与其输出端相连，其第二输入端连接电源，其输出端与所述寄存器的基准源输入端相连。
优选地，所述幅值转换子模块包括：
第一数模转换器，其反相输入端与其反馈信号输出端相连；
第三运算放大器，其第一输入端与其输出端相连，其第二输入端作为幅值转换子模块的输入端；
第四运算放大器，其第一输入端与所述第一数模转换器的正基准检测电压输入端相连，其第二输入端与所述第三运算放大器的输出端相连，其输出端与所述第一数模转换器的正基准驱动电压输入端相连；
第五运算放大器，其第一输入端与所述第一数模转换器的负基准检测电压输入端相连，其第二输入端接地，其输出端与所述第一数模转换器的负基准驱动电压输入端相连；
第六运算放大器，其第一输入端与所述第一数模转换器的反相输入端相连，其第二输入端与所述第一数模转换器的模拟信号输出端相连，其输出端与所述第一数模转换器的反馈信号输出端相连作为幅值转换子模块的输出端。
优选地，所述波形转换子模块包括：
第二数模转换器，其反相输入端与其反馈信号输出端相连；
第七运算放大器，第一输入端作为波形转换子模块的输入端，其第二输入端与所述第二数模转换器的正基准检测电压输入端相连，其输出端与所述第二数模转换器的正基准驱动电压输入端相连；
第八运算放大器，其第一输入端与所述第二数模转换器的负基准检测电压输入端相连，其第二输入端接地，其输出端与所述第二数模转换器的负基准驱动电压输入端相连；
第九运算放大器，其第一输入端与所述第二数模转换器的反相输入端相连，其第二输入端与所述第二数模转换器的模拟信号输出端相连，其输出端与所述第二数模转换器的反馈信号输出端相连作为波形转换子模块的输出端。
优选地，所述电压/电流功率放大电路包括：
第十运算放大器，其第一输入端与其输出端相连，其第二输入端作为电压/电流功率放大电路的输入端；
电源功放器，其输入端连接所述第十运算放大器的输出端；
电压互感器，其输入端与所述电源功放器的输出端相连，其输出端作为电压/电流功率放大电路的输出端。
优选地，所述FPGA模块为10CL016YU484C8G可编辑逻辑门阵列，所述继电器为HFD4/5-S双刀双掷信号继电器，所述DSP控制器为TMS320F28377D控制器。
本发明还提供了一种应用于互感器校验仪检定装置信号源生成系统的互感器校验仪检定装置信号源生成方法，包括：
FPGA模块接收北斗时频同步模块发送的时频信号，对所述时频信号进行分频，并将分频后的时频信号传输至自检模块；
所述自检模块将所述电压信号转换为第一数字信号传输至所述FPGA模块，以便所述FPGA模块将所述第一数字信号和所述时频信号传输至DSP控制器；
所述DSP控制器计算所述第一数字信号和所述时频信号的第一差值，并基于所述第一差值输出第一校准信号至所述FPGA模块，以便所述FPGA模块基于所述第一校准信号对所述自检模块进行校准；
所述DSP控制器输出预设数字信号至所述FPGA模块，以便所述FPGA模块将所述预设数字信号传输至信号源生成模块，所述信号源生成模块基于所述预设数字信号产生初始电压/电流信号并传输至所述自检模块；
所述自检模块将所述初始电压/电流信号转换为第二数字信号传输至所述FPGA模块，以便所述FPGA模块将所述第二数字信号传输至所述DSP控制器；
所述DSP控制器计算所述第二数字信号和所述预设数字信号的第二差值并调整所述预设数字信号，将调整后的预设数字信号传输至所述FPGA模块，以便通过所述FPGA模块将所述调整后的预设数字信号传输至信号源生成模块，产生标准电压/电流信号。
本发明提供的互感器校验仪检定装置信号源生成系统在生成信号源之前先对自检模块进行校准，当信号源生成模块基于预设数字信号输出初始电压/电流时，利用校准后的自检模块将初始电压/电流转换为数字信号，以便计算初始电压/电流信号与预设数字信号之间的差值，并基于该差值对预设数字信号进行调整，以便信号源生成模块基于调整后的预设数字信号输出标准电压/电流信号；由于自检模块是经过校准的，因此，将初始电压/电流信号经过自检模块进行转换，可以得到预设数字信号和初始电压/电流信号之间的精确差值，从而实现对预设数字信号的精确调整，得到高精度的标准电压/电流信号。另外，本申请基于北斗时频同步模块产生的高精度时频信号对自检模块进行校准，不仅保证了校准精度，还实现了校准的溯源性，进一步提高了信号源的准确性和稳定性，从而提高了互感器校验仪检定装置对互感器校验和检定结果的准确性。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中：
图1为本发明提供的一种互感器校验仪检定装置信号源生成系统的结构示意图；
图2为本发明提供的一种F/V转换子模块的电路原理示意图；
图3为本发明提供的一种A/D转换子模块的电路原理示意图；
图4为本发明提供的一种幅值转换子模块的电路原理示意图；
图5为本发明提供的一种波形转换子模块的电路原理示意图；
图6为本发明提供的一种电压/电流功率放大电路的原理示意图；
图7为本发明提供的一种继电器的连接方式示意图；
图8为本发明提供的互感器校验仪检定装置信号源生成方法流程图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
请参阅图1，图1为本申请提供的一种互感器校验仪检定装置信号源生成系统结构示意图，其具体包括：
北斗时频同步模块，用于基于北斗卫星信号产生并发送时频信号；
FPGA模块，与北斗时频同步模块相连，用于对时频信号进行分频，并将分频后的时频信号传输至自检模块；
自检模块，与FPGA模块和信号源生成模块相连，用于将分频后的时频信号转换为电压信号，并将电压信号转换为第一数字信号传输至FPGA模块；将信号源生成模块输出的初始电压/电流信号转换为第二数字信号传输至FPGA模块；
DSP控制器，与FPGA模块相连，用于接收第一数字信号、第二数字信号和时频信号，计算第一数字信号和时频信号的第一差值，并基于第一差值输出第一校准信号至FPGA模块，以通过FPGA模块对所述自检模块进行校准；输出预设数字信号至FPGA模块；计算第二数字信号和预设数字信号的第二差值，并基于第二差值调整预设数字信号，将调整后的预设数字信号传输至FPGA模块；
信号源生成模块，与FPGA模块相连，用于接收预设数字信号，基于预设数字信号产生初始电压/电流信号并将初始电压/电流信号传输至自检模块；接收调整后的预设数字信号并产生标准电压/电流信号。
具体地，信号源生成模块输出的初始电压/电流信号是通过对预设数字信号进行转换处理得到的模拟信号，由于在对预设数字信号转换处理生成初始电压/电流信号的过程中受器件或电路的转换精度影响，其生成的初始电压/电流信号与预设数字信号之间往往存在偏差，导致互感器校验仪检定装置的信号源精确度不高，从而影响对互感器的校准和检定准确性；因此，需要基于初始电压/电流信号与预设数字信号之间的偏差调整预设数字信号的大小，使得信号源生成模块基于调整后的预设数字信号输出标准电压/电流信号。
本申请提供的互感器校验仪检定装置信号源生成系统在生成信号源之前，先对自检模块进行校准，再利用信号源生成模块基于预设数字信号输出初始电压/电流信号，为了保证信号源的准确性，本申请利用校准后的自检模块将该初始电压/电流信号转换为数字信号，从而计算初始电压/电流信号和预设数字信号之间的差值，并基于该差值调整预设数字信号的大小，从而使得信号源生成模块基于调整后的预设数字信号输出标准电压/电流信号。由于自检模块是经过校准的，其转换精度可以保证，因此，将初始电压/电流信号经过自检模块进行转换，可以得到预设数字信号和初始电压/电流信号之间的精确差值，从而实现对预设数字信号的精确调整，以得到高精度的标准电压/电流信号。另外，本申请中对于自检模块的校准是基于北斗时频同步模块输出的高精度时频信号实现的，保证了自检模块的校准精度，还实现了校准的溯源性，进一步提高了信号源生成系统生成的信号源的准确性和稳定性。
具体地，以上为一路标准电压/电流信号的生成过程，由于FPGA模块可以同时实现多路输出，因此，如图1中所示，可以利用一个DSP控制器和FPGA模块实现两路或多路标准电压/电流信号的输出；当互感器校验仪检定装置信号源生成系统同时输出两路标准电压/电流信号时，还可以通过差值信号产生电路输出两路标准电压/电流信号的差值，再通过程控放大器放大后使用A/D采样或隔离PT/CT输出差值小电压或小电流信号。
可选地，如图1所示，该DSP控制器还可以通过通讯接口连接其他设备，实现DSP控制器和其他设备的短距离通信；另外，还可以通过人机交互控制或调整DSP控制器的参数，例如，可以在人机交互界面输入预设数字信号，以便DSP控制器将该预设数字信号通过FPGA模块传输至信号源生成模块。
具体地，如图1所示，在本申请的一些实施例中，自检模块包括：
F/V转换子模块，与FPGA模块相连，用于将分频后的时频信号换转为电压信号；
继电器，其第一触头与A/D转换子模块相连，其控制端与FPGA模块的控制引脚相连，用于接收FPGA模块发送的切换信号，以控制第二触头与F/V转换子模块或信号调理子模块切换连接；当第二触头与F/V转换子模块相连时，用于将电压信号传输至A/D转换子模块；当第二触头与信号调理子模块相连时，用于将信号调理子模块输出的目标电压/电流信号传输至A/D转换子模块；
A/D转换子模块，用于将电压信号转换为第一数字信号并传输至FPGA模块；将目标电压/电流信号转换为第二数字信号传输至FPGA模块；
信号调理子模块，与信号源生成模块相连，用于对信号源生成模块输出的初始电压/电流信号进行缩小处理，输出A/D转换子模块工作范围内的目标电压/电流信号。
在本申请的一些实施例中，DSP控制器输出的预设数字信号包括幅值信号、相位信号和波形信号；在本申请实施例中，幅值信号、相位信号和波形信号均为离散化数字信号。
进一步地，如图1中所示，本申请实施例中的信号源生成模块包括：
幅值转换子模块，与FPGA模块相连，用于对幅值信号进行D/A转换，输出幅值基准信号；
相位调节子模块，与FPGA模块相连，用于改变相位信号的相位差，输出相位基准信号；
波形转换子模块，与FPGA模块和相位调节子模块相连，用于基于波形信号和相位基准信号输出具有初始相位的连续波形信号；
调制信号子模块，与幅值转换子模块和波形转换子模块相连，用于将幅值基准信号和具有初始相位的连续波形信号相乘得到调制电压/电流信号；
电压/电流功率放大电路，与调制信号子模块相连，用于对调制电压/电流信号进行放大输出标准电压/电流信号。
请参阅图2，图2为本申请实施例提供的一种F/V转换子模块的电路原理示意图，其具体包括：
第一与非门U1，其第一输入端作为F/V转换子模块的输入端F/V_INPUT；
第二与非门U2，其第一输入端和第二输入端均连接所述第一与非门U1的第一输入端；
第三与非门U3，其第一输入端连接所述第二与非门U2的输出端，其输出端与所述第一与非门U1的输出端相连作为F/V转换子模块的输出端F/V_OUTPUT；
第四与非门U4，其第一输入端连接所述第三与非门U3的第二输入端，其输出端连接所述第一与非门U1的第二输入端；
频率电压转换器U5，其第一失调电压端和第二失调电压端均连接所述第一与非门U1的输出端，其偏移电压端连接所述第一与非门U1的输出端和第二输入端以及所述第四与非门U4的第二输入端，其输出端连接所述第四与非门U4的第二输入端。
作为本申请的具体示例，第一与非门U1、第二与非门U2、第三与非门U3和第四与非门U4均为型号为74LS03的与非门；频率电压转换器U5为型号为AD537SD的A/D转换器，可以将FPGA模块输出的时频信号转换为0-1V的电压信号。
请参阅图3，图3为本申请实施例提供的A/D转换子模块的电路原理示意图，其具体包括：
第一运算放大器U6，其第一输入端与其输出端相连，其第二输入端连接电源；
仪器仪表放大器U7，其正相输入端作为A/D转换子模块的输入端A/D_INPUT，其共模电压输入端与所述第一运算放大器U6的输出端相连；
寄存器U8，其正相输入端与所述仪器仪表放大器U7的正输出端相连，其反相输入端与所述仪器仪表放大器U7的负输出端相连，其输出端作为A/D转换子模块的输出端A/D_OUTPUT；
第二运算放大器U9，其第一输入端与其输出端相连，其第二输入端连接电源，其输出端与所述寄存器U8的基准源输入端相连。
作为本申请的具体示例，第一运算放大器U6和第二运算放大器U7均为型号为OPA227UA的通用运算放大器；仪器仪表放大器U7为型号为LTC6373的精密仪器仪表放大器；寄存器U8为型号为AD4032-24BBCZ的A/D转换器，能够将F/V转换子模块输出的模拟信号或信号调理子模块输出的初始电压/电流信号转换为离散的数字信号。
请参阅图4，图4为本申请实施例中提供的幅值转换子模块的电路原理示意图，其具体包括：
第一数模转换器U10，其反相输入端与其反馈信号输出端相连；
第三运算放大器U11，其第一输入端与其输出端相连，其第二输入端作为幅值转换子模块的输入端A_INPUT；
第四运算放大器U12，其第一输入端与所述第一数模转换器U10的正基准检测电压输入端相连，其第二输入端与所述第三运算放大器U11的输出端相连，其输出端与所述第一数模转换器U10的正基准驱动电压输入端相连；
第五运算放大器U13，其第一输入端与所述第一数模转换器U10的负基准检测电压输入端相连，其第二输入端接地，其输出端与所述第一数模转换器U10的负基准驱动电压输入端相连；
第六运算放大器U14，其第一输入端与所述第一数模转换器U10的反相输入端相连，其第二输入端与所述第一数模转换器U10的模拟信号输出端相连，其输出端与所述第一数模转换器U10的反馈信号输出端相连作为幅值转换子模块的输出端A_OUTPUT。
作为本申请的具体示例，第一数模转换器U10是型号为AD5791BRUZ的20bitD/A转换器，能够接收FPGA模块传输的幅值数字信号并将其转换为5V的模拟基准信号；第三运算放大器U11、第四运算放大器U12、第五运算放大器U13和第六运算放大器U14均为型号为OPA227UA的通用运算放大器。
在本申请的一些实施例中，相位调节子模块是由一个10位寄存器和加法器级联构成的相位调节器，能够预先在寄存器内设定相位的初始偏置，该初始偏置可以看作对ROM地址的寻址偏置，将该初始偏置值与地址访问信号相加，使得初始读取的波形数据为偏移后的值，从而达到控制波形初始相位的目的。
请参阅图5，图5为本申请实施例提供的波形转换子模块的电路原理示意图，其具体包括：
第二数模转换器U15，其反相输入端与其反馈信号输出端相连；
第七运算放大器U16，第一输入端作为波形转换子模块的输入端W_INPUT，其第二输入端与第二数模转换器U15的正基准检测电压输入端相连，其输出端与第二数模转换器U15的正基准驱动电压输入端相连；
第八运算放大器U17，其第一输入端与第二数模转换器U15的负基准检测电压输入端相连，其第二输入端接地，其输出端与第二数模转换器U15的负基准驱动电压输入端相连；
第九运算放大器U18，其第一输入端与第二数模转换器U15的反相输入端相连，其第二输入端与第二数模转换器U15的模拟信号输出端相连，其输出端与第二数模转换器U15的反馈信号输出端相连作为波形转换子模块的输出端W_OUTPUT。
作为本申请的具体示例，第二数模转换器U15是型号为AD5791BRUZ的20bitD/A转换器，能够接收FPGA模块传输的波形数字信号和相位调节器输出的相位信号，并输出具有初始相位的连续波形信号；第七运算放大器U16、第八运算放大器U17、第九运算放大器U18均为型号为OPA227UA的通用运算放大器。
请参阅图6，图6为本申请实施例提供的电压/电流功率放大电路，其具体包括：
第十运算放大器U19，其第一输入端与其输出端相连，其第二输入端作为电压/电流功率放大电路的输入端INPUT；
电源功放器U20，其输入端连接第十运算放大器U19的输出端；
电压互感器U21，其输入端与电源功放器U20的输出端相连，其输出端作为电压/电流功率放大电路的输出端OUTPUT。
作为本申请的具体示例，第十运算放大器U19是型号为OPA227UA的通用运算放大器。
可选地，在本申请的一些实施例中，DSP控制器可以选择型号为TMS320F28377D的控制器，该控制器的处理器架构先进，拓展资源丰富，连接稳定可靠，能够接收外部控制指令。FPGA模块可以选择型号为10CL016YU484C8G的现场可编程逻辑门阵列，能够提供高密度的可编程门、板载资源和通用I/O，以满足I/O扩展和芯片到芯片接口的要求，从而进行信号传输和处理。
在本申请的一些实施例中，继电器为HFD4/5-S的双刀双掷信号继电器，其第一触头与A/D转换子模块相连，其控制端与FPGA模块的控制引脚相连，基于FPGA模块发送的切换信号控制其第二触头与F/V转换子模块或信号调理子模块切换相连；
当其第二触头与F/V转换子模块相连时，用于将F/V转换子模块输出的电压信号传输至A/D转换子模块；当其第二触头与信号调理子模块相连时，用于将信号调理子模块输出的目标电压/电流信号传输至A/D转换子模块。
示例地，如图7所示为本申请实施例中继电器与F/V转换子模块和信号调理子模块的连接关系示意图，其具体包括：
第十运算放大器U22，其第一输入端与其输出端相连，其第二输入端连接信号调理子模块的输出端S_OUTPUT；
第十一预算放大器U23，其第一输入端与其输出端相连，其第二输入端与F/V转换子模块的输出端F/V_OUTPUT相连；
继电器U24，其第一触头AD_SIGNEL_IN与A/D转换子模块的输入端A/D_INPUT相连，其控制端SIGNEL_SEL与FPGA模块的控制引脚相连，当控制端SIGNEL_SEL接收到FPGA模块输出的切换信号时，其第二触头在第十一运算放大器U23的输出端和第十运算放大器U22的输出端之间切换。
示例地，若继电器U24的第二触头与第十一运算放大器U23的输出端相连，当其控制端接收到FPGA模块输出的切换信号时，其第二触头断开与第十一运算放大器U23的输出端的连接，与第十运算放大器U22的输出端相连；当其控制端再次接收到FPGA模块输出的切换信号时，其第二触头断开与第十运算放大器U22的输出端的连接，与第十一运算放大器U23的输出端相连。
基于上述实施例提供的互感器校验仪检定装置信号源生成系统，本申请实施例还提供了一种用于该系统的互感器校验仪检定装置信号源生成方法，如图8所示，其具体包括：
S10：FPGA模块接收北斗时频同步模块发送的时频信号，对时频信号进行分频，并将分频后的时频信号传输至自检模块；
示例地，北斗时频同步模块输出10M的高精度时频信号，FPGA模块对其进行分频处理，得到频率较低的时频信号；
S20：自检模块将电压信号转换为第一数字信号传输至FPGA模块，以便FPGA模块将第一数字信号和时频信号传输至DSP控制器；
示例地，自检模块将FPGA模块输出的低频的时频信号转换为0-1V的电压信号；对于该0-1V的电压信号，取校准点20%、50%、80%和100%，即0.2V、0.5V、0.8V和1V的电压信号进行转换，并将转换得到的数字信号传输至FPGA模块；
S30：DSP控制器计算第一数字信号和时频信号的第一差值，并基于第一差值输出第一校准信号至FPGA模块，以便FPGA模块基于第一校准信号对自检模块进行校准；
S40：DSP控制器输出预设数字信号至FPGA模块，以便FPGA模块将预设数字信号传输至信号源生成模块，信号源生成模块基于预设数字信号产生初始电压/电流信号并传输至自检模块；
S50：自检模块将初始电压/电流信号转换为第二数字信号传输至FPGA模块，以便FPGA模块将第二数字信号传输至DSP控制器；
S60：DSP控制器计算第二数字信号和预设数字信号的第二差值并调整预设数字信号，将调整后的预设数字信号传输至FPGA模块，以便通过FPGA模块将调整后的预设数字信号传输至信号源生成模块，产生标准电压/电流信号。
示例地，若初始预设数字信号为50，经自检模块转换得到的第二数字信号为48，则可以调整预设数字信号为52，将调整后的预设数字信号传输至FPGA模块，以便通过FPGA模块将调整后的预设数字信号传输至信号源生成模块，从而对初始电压/电流信号进行校准，输出50V的标准电压/电流信号。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (11)
1.一种互感器校验仪检定装置信号源生成系统，其特征在于，包括：
北斗时频同步模块，用于基于北斗卫星信号产生并发送时频信号；
FPGA模块，与所述北斗时频同步模块相连，用于对所述时频信号进行分频，并将分频后的时频信号传输至自检模块；
自检模块，与所述FPGA模块和信号源生成模块相连，用于将所述分频后的时频信号转换为电压信号，并将所述电压信号转换为第一数字信号传输至所述FPGA模块；将信号源生成模块输出的初始电压/电流信号转换为第二数字信号传输至所述FPGA模块；
DSP控制器，与所述FPGA模块相连，用于接收所述第一数字信号、所述第二数字信号和所述时频信号，计算所述第一数字信号和所述时频信号的第一差值，并基于所述第一差值输出第一校准信号至所述FPGA模块，以通过所述FPGA模块对所述自检模块进行校准；输出预设数字信号至所述FPGA模块；计算所述第二数字信号和所述预设数字信号的第二差值，并基于所述第二差值调整所述预设数字信号，将调整后的预设数字信号传输至所述FPGA模块；
信号源生成模块，与所述FPGA模块相连，用于接收所述预设数字信号，基于所述预设数字信号产生初始电压/电流信号并将所述初始电压/电流信号传输至所述自检模块；接收所述调整后的预设数字信号并产生标准电压/电流信号。
2.根据权利要求1所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述自检模块包括：
F/V转换子模块，与所述FPGA模块相连，用于将所述分频后的时频信号换转为电压信号；
继电器，其第一触头与A/D转换子模块相连，其控制端与所述FPGA模块的控制引脚相连，用于接收所述FPGA模块发送的切换信号，以控制第二触头与所述F/V转换子模块或信号调理子模块切换连接；当第二触头与所述F/V转换子模块相连时，用于将所述电压信号传输至A/D转换子模块；当第二触头与信号调理子模块相连时，用于将信号调理子模块输出的目标电压/电流信号传输至A/D转换子模块；
A/D转换子模块，用于将所述电压信号转换为第一数字信号并传输至所述FPGA模块；将所述目标电压/电流信号转换为第二数字信号传输至所述FPGA模块；
信号调理子模块，与所述信号源生成模块相连，用于对所述信号源生成模块输出的初始电压/电流信号进行缩小处理，输出所述A/D转换子模块工作范围内的目标电压/电流信号。
3.根据权利要求1所述的互感器校验仪检定装置信号源生成系统，其特征在于，预设数字信号包括幅值信号、相位信号和波形信号。
4.根据权利要求3所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述信号源生成模块包括：
幅值转换子模块，与所述FPGA模块相连，用于对所述幅值信号进行D/A转换，输出幅值基准信号；
相位调节子模块，与所述FPGA模块相连，用于改变所述相位信号的相位差，输出相位基准信号；
波形转换子模块，与所述FPGA模块和所述相位调节子模块相连，用于基于所述波形信号和所述相位基准信号输出具有初始相位的连续波形信号；
调制信号子模块，与所述幅值转换子模块和所述波形转换子模块相连，用于将所述幅值基准信号和所述具有初始相位的连续波形信号相乘得到调制电压/电流信号；
电压/电流功率放大电路，与所述调制信号子模块相连，用于对所述调制电压/电流信号进行放大输出标准电压/电流信号。
5.根据权利要求2所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述F/V转换子模块包括：
第一与非门，其第一输入端作为F/V转换子模块的输入端；
第二与非门，其第一输入端和第二输入端均连接所述第一与非门的第一输入端；
第三与非门，其第一输入端连接所述第二与非门的输出端，其输出端与所述第一与非门的输出端相连作为F/V转换子模块的输出端；
第四与非门，其第一输入端连接所述第三与非门的第二输入端，其输出端连接所述第一与非门的第二输入端；
频率电压转换器，其第一失调电压端和第二失调电压端均连接所述第一与非门的输出端，其偏移电压端连接所述第一与非门的输出端和第二输入端以及所述第四与非门的第二输入端，其输出端连接所述第四与非门的第二输入端。
6.根据权利要求2所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述A/D转换子模块包括：
第一运算放大器，其第一输入端与其输出端相连，其第二输入端连接电源；
仪器仪表放大器，其正相输入端作为A/D转换子模块的输入端，其共模电压输入端与所述第一运算放大器的输出端相连；
寄存器，其正相输入端与所述仪器仪表放大器的正输出端相连，其反相输入端与所述仪器仪表放大器的负输出端相连，其输出端作为A/D转换子模块的输出端；
第二运算放大器，其第一输入端与其输出端相连，其第二输入端连接电源，其输出端与所述寄存器的基准源输入端相连。
7.根据权利要求4所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述幅值转换子模块包括：
第一数模转换器，其反相输入端与其反馈信号输出端相连；
第三运算放大器，其第一输入端与其输出端相连，其第二输入端作为幅值转换子模块的输入端；
第四运算放大器，其第一输入端与所述第一数模转换器的正基准检测电压输入端相连，其第二输入端与所述第三运算放大器的输出端相连，其输出端与所述第一数模转换器的正基准驱动电压输入端相连；
第五运算放大器，其第一输入端与所述第一数模转换器的负基准检测电压输入端相连，其第二输入端接地，其输出端与所述第一数模转换器的负基准驱动电压输入端相连；
第六运算放大器，其第一输入端与所述第一数模转换器的反相输入端相连，其第二输入端与所述第一数模转换器的模拟信号输出端相连，其输出端与所述第一数模转换器的反馈信号输出端相连作为幅值转换子模块的输出端。
8.根据权利要求4所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述波形转换子模块包括：
第二数模转换器，其反相输入端与其反馈信号输出端相连；
第七运算放大器，第一输入端作为波形转换子模块的输入端，其第二输入端与所述第二数模转换器的正基准检测电压输入端相连，其输出端与所述第二数模转换器的正基准驱动电压输入端相连；
第八运算放大器，其第一输入端与所述第二数模转换器的负基准检测电压输入端相连，其第二输入端接地，其输出端与所述第二数模转换器的负基准驱动电压输入端相连；
第九运算放大器，其第一输入端与所述第二数模转换器的反相输入端相连，其第二输入端与所述第二数模转换器的模拟信号输出端相连，其输出端与所述第二数模转换器的反馈信号输出端相连作为波形转换子模块的输出端。
9.根据权利要求4所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述电压/电流功率放大电路包括：
第十运算放大器，其第一输入端与其输出端相连，其第二输入端作为电压/电流功率放大电路的输入端；
电源功放器，其输入端连接所述第十运算放大器的输出端；
电压互感器，其输入端与所述电源功放器的输出端相连，其输出端作为电压/电流功率放大电路的输出端。
10.根据权利要求2所述的互感器校验仪检定装置信号源生成系统，其特征在于，所述FPGA模块为10CL016YU484C8G可编辑逻辑门阵列，所述继电器为HFD4/5-S双刀双掷信号继电器，所述DSP控制器为TMS320F28377D控制器。
11.一种应用于权利要求1-10任一项所述的互感器校验仪检定装置信号源生成系统的互感器校验仪检定装置信号源生成方法，其特征在于，包括：
FPGA模块接收北斗时频同步模块发送的时频信号，对所述时频信号进行分频，并将分频后的时频信号传输至自检模块；
所述自检模块将所述电压信号转换为第一数字信号传输至所述FPGA模块，以便所述FPGA模块将所述第一数字信号和所述时频信号传输至DSP控制器；
所述DSP控制器计算所述第一数字信号和所述时频信号的第一差值，并基于所述第一差值输出第一校准信号至所述FPGA模块，以便所述FPGA模块基于所述第一校准信号对所述自检模块进行校准；
所述DSP控制器输出预设数字信号至所述FPGA模块，以便所述FPGA模块将所述预设数字信号传输至信号源生成模块，所述信号源生成模块基于所述预设数字信号产生初始电压/电流信号并传输至所述自检模块；
所述自检模块将所述初始电压/电流信号转换为第二数字信号传输至所述FPGA模块，以便所述FPGA模块将所述第二数字信号传输至所述DSP控制器；
所述DSP控制器计算所述第二数字信号和所述预设数字信号的第二差值并调整所述预设数字信号，将调整后的预设数字信号传输至所述FPGA模块，以便通过所述FPGA模块将所述调整后的预设数字信号传输至信号源生成模块，产生标准电压/电流信号。
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