CN117294378A - 一种时钟同步方法、装置和系统 - Google Patents

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李延龙
陈天泉
王仁哲
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Abstract

本文提供一种时钟同步方法、装置和系统。所述方法包括：获取基于从站的时间戳时钟生成的第i个从站时间戳，其中第i个从站时间戳为从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间；获取基于从站的时间戳时钟生成的第i个提取时间戳；在通信帧的解析内容指示执行时钟同步操作时，利用第i个提取时间戳和第i个从站时间戳确定通信帧的传输时长；根据通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳；根据第i个主站时间戳，对从站的时间戳时钟进行同步操作；其中，i为正整数。

Description

一种时钟同步方法、装置和系统
技术领域
本申请实施例涉及时钟同步领域，尤指一种时钟同步方法、装置和系统。
背景技术
在工业控制领域，时间校准通常是基于脉冲时间校准方法或是精准时间协议(Precision Time Protocol，PTP)的校时机制，但没有基于Profibus-DP协议的校时方案，其中Profibus-DP通信协议是在工业控制领域中广泛应用的通信协议。
在基于Profibus-DP通信协议进行通信的系统中，设置有主站和一个或多个从站。从站需要将某时刻采集到的数据统一上传给主站进行实时处理，而主站在分析和计算数据时需要所有从站的采集数据都保证其时间精准性。这就需要主站给所有从站进行授时并校时。如果不进行校时，在主从双方运行一段时间后便会累计出较大的时间误差，这将导致从站上传的采集数据失去时效性，主站因此也无法在从站的数据中分析出准确的信息。
目前出现的校时方案并不适合于Profibus-DP协议，并且部分校时方案的校时精度也不满足我们的设计需求。
发明内容
为了解决上述任一技术问题，本申请实施例提供了一种时钟同步方法、装置和系统。
为了达到本申请实施例目的，本申请实施例提供了一种时钟同步方法，包括：
获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；
获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为处理器从所述从站FPGA提取所述通信帧的时间；
在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长；
根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作；
其中，i为正整数。
一种时钟同步装置，包括：
第一获取模块，设置为获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；
第二获取模块，设置为获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为处理器从FPGA提取到所述通信帧的时间；
确定模块，设置为在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长；
修正模块，设置为根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
同步模块，设置为根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作；
其中，i为正整数。
一种时钟同步系统，包括主站FPGA、从站FPGA、处理器以及上文所述的装置。
一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上文所述的方法。
一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上文所述的方法。
上述技术方案中的一个技术方案具有如下优点或有益效果：
针对Profibus-DP协议，基于主站FPGA和从站FPGA对通信帧的预设位置进行锁存所产生的时间，保证主站时间戳所使用的时间的准确性，并利用通信帧的传输时长进行修正，能够更加准确地确定从站FPGA所需使用的主站时间戳，提高时钟同步的准确性。
本申请实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请实施例的实施例一起用于解释本申请实施例的技术方案，并不构成对本申请实施例技术方案的限制。
图1为本申请实施例提供的时钟同步系统的结构示意图；
图2为本申请实施例提供的时钟同步方法的流程示意图；
图3为本申请实施例提供的时钟同步装置的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请实施例的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请实施例中的实施例及实施例中的特征可以相互任意组合。
图1为本申请实施例提供的时间同步系统的示意图。如图1所示，所述系统包括主站FPGA、从站FPGA、处理器以及时间同步装置，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信，其中处理器分别与主站FPGA和从站FPGA相连，用于对主站FPGA和从站FPGA所传输的通信帧进行解析。
在图1所示系统中，主站FPGA通过发送通信帧触发从站的时钟同步操作，其中该通信帧携带有指示执行时间同步操作的信息，可以将携带该信息的通信帧称为对时帧。
与现有技术不同的，主站FPGA在发送通信帧时，需要对发送的通信帧进行锁存操作，以准确记录通信帧的发送时间信息；从站FPGA在接收通信帧时，需要对发送的通信帧进行锁存操作，以准确记录通信帧的接收时间信息。
进一步的，主站FPGA和从站FPGA均对通信帧中相同位置进行锁存，该位置可以通过通信帧中某一字节中的具体比特位来表示。例如，主站FPGA对发送的通信帧中第1个字节起始位进行锁存操作；从站FPGA对接收的主站FPGA发送的通信帧中第1个字节起始位进行锁存操作。
无论是主站FPGA还是从站FPGA，均会将收到的每一字节都会送给处理器进行解析。对于从站FPGA，在接收到主站FPGA发送的通信帧后，处理器会将从站FPGA接收的数据进行提取并进行内容解析，如果处理器判断该通信帧是对时帧，则由于主站FPGA的锁存时间和从站FPGA侧通信帧实际的锁存时间会相差一个通信帧的接收时间，因此，该时间同步装置需要对主站FPGA的锁存时间进行修正，并基于修正后的时间进行时钟同步操作。
其中，该时间同步装置可以作为独立的功能模块设置在系统中，或者，集成在从站FPGA中或者处理器中。
图2为本申请实施例提供的时钟同步方法的流程示意图。如图2所示，所述方法包括：
步骤201、获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；其中，i为正整数。
具体的，从站FPGA在接收到主站FPGA发送的通信帧后执行锁存操作，生成第i个从站时间戳。其中，该预设可以为通信帧中第一字节的起始位。
步骤202、获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为处理器从所述从站FPGA提取所述通信帧的时间。
步骤203、在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长。
其中，所述通信帧的解析内容是由处理器进行解析后得到的。
其中，该通信帧的传输时长可以为第i个从站时间戳减去第i个提取时间戳的得到的数值。
步骤204、根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
在一个示例性实施例中，可以将第i个发送时间戳和通知帧的传输时长的总和作为第i个主站时间戳。
步骤205、根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作。
本申请实施例提供的方法，针对Profibus-DP协议，基于主站FPGA和从站FPGA对通信帧的预设位置进行锁存所产生的时间，保证主站时间戳所使用的时间的准确性，并利用通信帧的传输时长进行修正，能够更加准确地确定从站FPGA所需使用的主站时间戳，提高时钟同步的准确性。
下面对本申请实施例提供的方法进行说明：
在一个示例性实施例中，所述根据所述第i个主站时间戳，对从站FPGA所使用的时钟进行同步操作，包括：
根据所述第i个主站时间戳，对所述从站的时间戳时钟进行频差修正操作；
在完成频差修正操作后，利用当前主站的时间戳时钟生成的时间戳更新从站的时间戳时钟生成的时间戳。
在上述步骤中，利用第i个主站时间戳，对从站的时间戳时钟进行频差修正，并在完成频差修正后，对从站进行同步守时，使得同一系统内主从双方误差更小，能够维持在1us。
在一个示例性实施例中，所述根据所述第i个主站时间戳，对所述从站的时间戳时钟进行频差修正操作，包括：
确定所述第i个从站时间对应的校准时钟的周期总数，得到第i个校准周期；
每隔第i个校准周期，为所述从站的时间戳时钟修正时长为所述校准时钟的一个周期长度的时间。
例如，从站的时间戳时钟的频率为62.5MHz，是由250MHz的主时钟生成并校准的，表示校准时钟的一个周期为4ns，则在经历一个校准周期后，62.5M的时钟会偏移一个4ns，因此，需要对62.5M的时钟修正一个4ns。
在一个示例性实施例中，所述确定所述第i个从站时间对应的校准时钟的周期总数，得到第i个校准周期，包括：
获取第i个主站时间戳与第i-1个主站时间戳之间的时间差值，得到第i个主站时间差；以及，获取第i个从站时间戳与第i-1个从站时间戳之间的时间差值，得到第i个从站时间差；
根据第i个主站时间差和第i个从站时间差，计算所述第i个校准周期。
通过获取主站时间差和从站时间差，可以有效减低主站时间戳的误差和从站时间戳的误差对校准周期计算的影响，提高计算准确度。
在i的取值为1时，可以将第1个主站时间戳作为第1个主站时间差，以及，将第1个从站时间戳作为第1个从站时间差。或者，
在i的取值为1，在产生第1个主站时间戳之前，输出一个通信帧，以便主站FPGA产生初始的主站时间戳，对应的，从站FPGA产生初始的从站时间戳。可以将获取第1个主站时间戳与初始的主站时间戳之间的时间差值，得到第1个主站时间差；以及，获取第1个从站时间戳与初始的从站时间戳之间的时间差值，得到第1个从站时间差。
在得到第1个主站时间差与第1个从站时间差后，可以计算第1个主站时间差与第1个从站时间差之间的差值，得到第一计算值，并计算第1个从站时间差与第一计算值的比值，得到第二计算值，根据第二计算值确定第1个校准周期。
具体的，如果第二计算值不是整数，可以通过向上取整操作或向下取整操作得到一个整数，作为第1个校准周期的取值。
其中，第二计算值t2的计算表达式为
其中，t1表示第一计算值，ΔT1从表示第1个从站时间差，ΔT1主表示第1个主站时间差。
在i的取值不为1时，计算第i个主站时间差与第i个从站时间差之间的差值，得到第三计算值，并计算第i个从站时间差与第三计算值的比值，得到第四计算值，根据所述第四计算值以及第i-1个校准周期确定所述第i个校准周期。
其中，第四计算值t4的计算表达式为
其中，t3表示第三计算值，ΔTi从表示第i个从站时间差，ΔTi主表示第i个主站时间差。
在i的取值不为1时，由于存在第i-1个校准周期，可以通过迭代来获取第i个校准周期，提高校准周期的计算准确性。
进一步的，所述根据所述第四计算值以及第i-1个校准周期确定所述第i个校准周期，包括：
计算所述第四计算值与第i-1个校准周期之间的乘积，得到第五计算值；以及，计算所述第四计算值与第i-1个校准周期的总和，得到第六计算值；
计算所述第五计算值与所述第六计算值之间的比值，得到第七计算值；
根据所述第七计算值，确定所述第i个校准周期。
其中，第七计算值t7的计算表达式为
其中，t5表示第五计算值，t6表示第六计算值，Ti-1表示第i-1个校准周期。
具体的，如果第七计算值不是整数，可以通过向上取整操作或向下取整操作得到一个整数，作为第i个校准周期的取值。
在实际应用中，如果执行时钟同步操作后，检测到从站的时间戳时钟与主站的时间戳时钟之间的偏差过大，可以执行告警操作。
图3为本申请实施例提供的时钟同步装置的结构示意图。如图3所示，所述装置包括：
第一获取模块301，设置为获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；
第二获取模块302，设置为获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为得到所述通信帧的解析内容对应的时间；
确定模块303，设置为在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长；
修正模块304，设置为根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
同步模块305，设置为根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作；
其中，i为正整数。
本申请实施例提供的装置，针对Profibus-DP协议，基于主站FPGA和从站FPGA对通信帧的预设位置进行锁存所产生的时间，保证主站时间戳所使用的时间的准确性，并利用通信帧的传输时长进行修正，能够更加准确地确定从站FPGA所需使用的主站时间戳，提高时钟同步的准确性。
本申请实施例提供一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上文任一项中所述的方法。
本申请实施例提供一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上文任一项中所述的方法。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种时钟同步方法，其特征在于，包括：
获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；
获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为处理器从所述从站FPGA提取所述通信帧的时间；
在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长；
根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作；
其中，i为正整数。
2.根据权利要求1所述的方法，其特征在于，所述根据所述第i个主站时间戳，对从站FPGA所使用的时钟进行同步操作，包括：
根据所述第i个主站时间戳，对所述从站的时间戳时钟进行频差修正操作；
在完成频差修正操作后，利用当前主站的时间戳时钟生成的时间戳更新从站的时间戳时钟生成的时间戳。
3.根据权利要求2所述的方法，其特征在于，所述根据所述第i个主站时间戳，对所述从站的时间戳时钟进行频差修正操作，包括：
确定所述第i个从站时间对应的校准时钟的周期总数，得到第i个校准周期；
每隔第i个校准周期，为所述从站的时间戳时钟修正时长为所述校准时钟的一个周期长度的时间。
4.根据权利要求3所述的方法，其特征在于，所述确定所述第i个从站时间对应的校准时钟的周期总数，得到第i个校准周期，包括：
获取第i个主站时间戳与第i-1个主站时间戳之间的时间差值，得到第i个主站时间差；以及，获取第i个从站时间戳与第i-1个从站时间戳之间的时间差值，得到第i个从站时间差；
根据第i个主站时间差和第i个从站时间差，计算所述第i个校准周期。
5.根据权利要求4所述的方法，其特征在于，所述根据第i个主站时间差和第i个从站时间差，计算所述第i个校准周期，包括：
在i的取值为1时，计算第1个主站时间差与第1个从站时间差之间的差值，得到第一计算值，并计算第1个从站时间差与第一计算值的比值，得到第二计算值，根据第二计算值确定第1个校准周期；
在i的取值不为1时，计算第i个主站时间差与第i个从站时间差之间的差值，得到第三计算值，并计算第i个从站时间差与第三计算值的比值，得到第四计算值，根据所述第四计算值以及第i-1个校准周期确定所述第i个校准周期。
6.根据权利要求5所述的方法，其特征在于，所述根据所述第四计算值以及第i-1个校准周期确定所述第i个校准周期，包括：
计算所述第四计算值与第i-1个校准周期之间的乘积，得到第五计算值；以及，计算所述第四计算值与第i-1个校准周期的总和，得到第六计算值；
计算所述第五计算值与所述第六计算值之间的比值，得到第七计算值；
根据所述第七计算值，确定所述第i个校准周期。
7.一种时钟同步装置，其特征在于，包括：
第一获取模块，设置为获取基于从站的时间戳时钟生成的第i个从站时间戳，其中所述第i个从站时间戳为所述从站FPGA对接收到主站FPGA发送的通信帧中预设位置进行锁存所产生的时间，其中所述主站FPGA和所述从站FPGA之间基于Profibus-DP协议进行通信；
第二获取模块，设置为获取基于从站的时间戳时钟生成的第i个提取时间戳，其中所述提取时间戳为处理器从FPGA提取到所述通信帧的时间；
确定模块，设置为在所述通信帧的解析内容指示执行时钟同步操作时，利用所述第i个提取时间戳和第i个从站时间戳确定所述通信帧的传输时长；
修正模块，设置为根据所述通信帧的传输时长，修正基于主站的时间戳时钟生成的第i个发送时间戳，得到第i个主站时间戳，其中所述第i个发送时间戳为主站FPGA对发送的通信帧中所述预设位置进行锁存所产生的时间；
同步模块，设置为根据所述第i个主站时间戳，对所述从站的时间戳时钟进行同步操作；
其中，i为正整数。
8.一种时钟同步系统，其特征在于，包括主站FPGA、从站FPGA、处理器以及如权利要求7所述的装置。
9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至6任一项中所述的方法。
10.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至6任一项中所述的方法。
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