CN117253890A - 半导体器件及电子设备 - Google Patents

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Abstract

本申请提供了一种半导体器件及电子设备，其中，半导体器件包括衬底和多个结构单元，多个结构单元均设于衬底的一侧；每个结构单元包括源极、漏极、鳍部和栅极，每个结构单元的源极均相连，每个结构单元的漏极均相连，每个结构单元的栅极均相连；每个结构单元中：源极和漏极在衬底的投影分别位于栅极在衬底的投影的两侧，鳍部设于衬底上，鳍部在衬底的投影位于栅极在衬底的投影范围内；多个结构单元中的第一结构单元的鳍部与第二结构单元的鳍部的尺寸不同。本申请能够增加半导体器件的跨导级数。

Description

半导体器件及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及电子设备。
背景技术
随着5G通信等行业的快速发展，对功率放大器提出了更高的要求。当功率放大器的线性度过低时，则会导致严重的边带、高输入功率下输出功率饱和以及信号失真等问题。因此，在实际应用中，想要获得高线性度的功率放大器。
功率放大器属于半导体器件，半导体器件和电路板电连接，如图1a所示，半导体器件包括衬底10和结构单元20，结构单元20中包括源极21、栅极22和漏极23。半导体器件的跨导随着栅源电压而变化，会严重影响功率放大器的线性度，如图2b和图2d所示，跨导曲线a1和a2随着栅极22和源极21之间的电压的升高，跨导呈现先升高后下降的趋势，因此功率放大器的线性度也较低。
相关技术中，通常采用基于跨导补偿的方法提升功率放大器的线性度，具体地，如图1b所示，沿栅极22的长度方向(X向)将栅极的不同区域设置为不同的材料，例如，栅极22a、栅极22b和栅极22c分别为不同的材料。由此使得结构单元的不同区域的阈值电压不同，从而实现跨导补偿。具有不同阈值电压的结构单元可以获得多个跨导曲线a1、a2等，结构单元具有多个不同的阈值电压，表明半导体器件具有多个跨导级数，多个跨导曲线a1、a2等融合后获得的半导体器件的跨导曲线a3。例如，图3b所示的跨导曲线a3为将跨导曲线图2b所示的跨导曲线a1和图2d所示的跨导曲线a2融合后的跨导曲线。从图3b中可以看出，当跨导级数越多，跨导曲线a3的中部越平滑，则表明功率放大器的线性度越高。
但是随着功率放大器频率特性的提升，栅极的长度逐渐缩小，受限于光刻精度的要求，在栅极长度范围内可实现的跨导级数有限。因此，如何实现更多级数的跨导，以获得中部较大范围内较为平滑的跨导曲线是目前亟待解决的技术问题。
发明内容
为了解决上述技术问题，本申请提供一种半导体器件及电子设备，能够增加半导体器件的跨导级数。
本申请提供一种半导体器件，包括：衬底和多个结构单元，多个结构单元均设于衬底的一侧；每个结构单元包括源极、漏极、鳍部和栅极，每个结构单元的源极均相连，每个结构单元的漏极均相连，每个结构单元的栅极均相连；每个结构单元中：源极和漏极在衬底的投影分别位于栅极在衬底的投影的两侧，鳍部设于衬底上，鳍部在衬底的投影位于栅极在衬底的投影范围内；多个结构单元中的第一结构单元的鳍部与第二结构单元的鳍部的尺寸不同。
结构单元的跨导为漏极与源极之间的电流变化值和栅极与源极之间的电压变化值之间的比值，跨导曲线为跨导随栅极与源极之间的电压的变化的变化趋势曲线，通常横坐标为栅极与源极之间的电压，纵坐标为跨导。鳍部的尺寸会对结构单元的阈值电压产生影响，从而对跨导曲线产生影响，当鳍部的尺寸变化时，结构单元的跨导幅值产生变化，以及跨导曲线沿横坐标的位置不同。当多个结构单元中的第一结构单元的鳍部与第二结构单元的鳍部的尺寸不同时，这两个结构单元的跨导曲线在坐标系中的沿横坐标的位置不同。因此，本申请的半导体器件至少包含两级跨导，至少能够获得两个结构单元的跨导曲线，当这两个结构单元的跨导曲线融合后可获得中部较为平滑的跨导曲线，该跨导曲线即为半导体器件的跨导曲线。此外，可通过将较多数量个结构单元的鳍部尺寸设置为不同尺寸，以获得更多级数的跨导，从而获得中部较大范围内较为平滑的跨导曲线，进而提高半导体器件的线性度。
在一些可能实现的方式中，每个结构单元的鳍部的尺寸均不同。这样，每个结构单元的跨导曲线在坐标系中的位置均不同，因此，半导体器件至少可以获得具有与结构单元的数量相同数量的跨导曲线，由此可进一步增加半导体器件的跨导级数。
在一些可能实现的方式中，鳍部的尺寸包括沿第一方向的尺寸、沿第二方向的尺寸和沿厚度方向的尺寸中的至少一种，第一方向和第二方向均与厚度方向垂直。由于鳍部沿第一方向的尺寸、沿第二方向的尺寸以及沿厚度方向的尺寸，均会影响结构单元的跨导曲线在坐标系中的位置，因此，在设计时，可以选择各结构单元的鳍部沿任意一个方向的尺寸不同，也可以选择各结构单元的鳍部沿第一方向、第二方向以及厚度方向的尺寸均不同，由此可进一步增加半导体器件的跨导级数。另外，当各结构单元的鳍部沿第一方向和/或第二方向的尺寸不同时，由于第一方向和第二方向均与厚度方向相垂直，因此，在制造本申请的半导体器件时，可以在同一道刻蚀工艺下制作各结构单元的鳍部，由此可在不增加工艺流程的情况下，增加半导体器件的跨导级数。
在一些可能实现的方式中，第一结构单元中的栅极与源极之间的第一距离与第二结构单元的第一距离不同。当两个结构单元的栅极与源极之间的第一距离不同时，这两个结构单元的电阻值不同，跨导幅值与电阻值呈负相关，因此，这两个结构单元的跨导幅值不同，两个结构单元的跨导曲线的最高点在纵坐标的位置也不同。由于当两个结构单元的鳍部尺寸不同时，这两个结构单元的跨导幅值不同，以及跨导曲线沿横坐标的位置不同，因此，当两个结构单元中的栅极与源极之间的第一距离不同对跨导幅值的影响作用与鳍部的尺寸不同对跨导幅值的影响作用相反时，能够尽可能保证两个结构单元的跨导曲线融合后中部区域较为平滑，因此，这样也能够使得半导体器件的跨导曲线的中部较为平滑。
在一些可能实现的方式中，每个结构单元的第一距离均不同。这样，每个结构单元的跨导幅值均不同，即，每个结构单元的跨导曲线沿纵坐标的位置均不同，因此，半导体器件至少可以获得具有与结构单元的数量相同数量的跨导曲线，当每个结构单元的跨导曲线沿横坐标的位置也均不同时，可进一步使得半导体器件的跨导曲线的中部较为平滑。
在一些可能实现的方式中，第一结构单元中的栅极与漏极之间的第二距离与第二结构单元的第二距离不同。由于半导体器件通常以其中心呈对称结构，可能存在将半导体器件装配错误的情况，由于源极和漏极采用相同的材料制成，因此，在装配错误的情况下，源极可以作为漏极使用，漏极也可以作为源极使用。该种情况下，当第一结构单元的栅极与漏极之间的第二距离与第二结构单元的第二距离不同时，仍然能够实现第一结构单元中的栅极与源极之间的距离与第二结构单元中的栅极与源极之间的距离不同，由此，能够使得半导体器件的跨导曲线的中部较为平滑。
在一些可能实现的方式中，每个结构单元的第二距离均不同。这样，每个结构单元的跨导幅值均不同，即，每个结构单元的跨导曲线沿纵坐标的位置均不同，因此，半导体器件至少可以获得具有与结构单元的数量相同数量的跨导曲线，当每个结构单元的跨导曲线沿横坐标的位置也均不同时，可进一步使得半导体器件的跨导曲线的中部较为平滑。
在一些可能实现的方式中，半导体器件至少包括两个电极，两个电极设于衬底背离结构单元的第一表面；第一结构单元中的栅极在第一表面的投影与其中一个电极具有重叠，第二结构单元中的栅极在第一表面的投影与另一个电极具有重叠。半导体器件在应用时，可以为两个电极分别施加不同的电压，电压可传递至与电极对应的衬底区域，使得不同区域的衬底具有不同的衬底电压。结构单元的阈值电压与衬底电压之间呈负相关，由于第一结构单元中的栅极在第一表面的投影与其中一个电极具有重叠，第二结构单元中的栅极在第一表面的投影与另一个电极具有重叠，因此，这两个结构单元的阈值电压不同，由此可提供另一种调控结构单元的阈值电压的方法。
在一些可能实现的方式中，电极和结构单元的数量相同，且每个电极在第一表面的投影，与每个结构单元中的栅极在第一表面的投影一一对应。半导体器件在应用时，可以为各个电极分别施加不同的电压，电压可传递至与电极对应的衬底区域，使得不同区域的衬底具有不同的衬底电压。结构单元的阈值电压与衬底电压之间呈负相关，由于每个电极在第一表面的投影与每个结构单元的栅极在第一表面的投影一一对应具有重叠，因此，每个结构单元的阈值电压均不同，由此可提供另一种调控结构单元的阈值电压的方法。
在一些可能实现的方式中，多个结构单元沿第一方向排列；至少一个结构单元中：源极、栅极和漏极均沿第一方向排列以及沿第二方向延伸，鳍部的数量为多个，多个鳍部沿栅极的延伸方向排列设置，第二方向与第一方向之间具有夹角。这样，多个结构单元可形成多指结构，至少一个结构单元中的鳍部的数量为多个，因此，还可以通过将结构单元中的多个鳍部的尺寸设置为不同的尺寸，以使一个结构单元获得多个阈值电压，从而使该结构单元获得多个跨导级数，进而进一步增加半导体器件的跨导级数。
在一些可能实现的方式中，至少一个结构单元中：栅极、源极和漏极的至少一者在衬底的投影形状为环形；鳍部的数量为多个，多个鳍部沿栅极的延伸方向排列设置。由于至少一个结构单元中的鳍部的数量为多个，因此，还可以通过将结构单元中的多个鳍部的尺寸设置为不同的尺寸，以使一个结构单元获得多个阈值电压，从而使该结构单元获得多个跨导级数，进而进一步增加半导体器件的跨导级数。
在一些可能实现的方式中，至少一个结构单元中，栅极沿第一方向的尺寸，与鳍部沿第一方向的尺寸呈正相关，第一方向与栅极的延伸方向垂直。由于鳍部在衬底的投影位于栅极在衬底的投影范围内，而鳍部沿第一方向的尺寸影响结构单元的跨导幅值，栅极沿第一方向的尺寸增加时，结构单元的跨导幅值降低，因此，在确定了鳍部沿第一方向的尺寸后，可以确定栅极沿第一方向的尺寸，由此可减少鳍部沿第一方向的尺寸减小时，栅极沿第一方向的尺寸增大而导致栅极浪费以及影响半导体器件的性能的情况。
在一些可能实现的方式中，至少一个结构单元中，鳍部沿第一方向的尺寸小于栅极沿第一方向的尺寸。这样，单元结构中的栅极可包裹鳍部，由此可增加栅极对沟道的控制能力，减少半导体器件漏电的情况，且提高了结构单元的阈值电压的稳定性。
在一些可能实现的方式中，至少一个结构单元中：栅极、源极和漏极的至少一者在衬底的投影形状为环状多边形；鳍部的数量为多个，栅极包括多个依次首尾相连的多个子栅极，每个子栅极在衬底的投影均包围多个鳍部在衬底的投影，多个鳍部沿子栅极的延伸方向排列设置。由于至少一个结构单元中的鳍部的数量为多个，因此，还可以通过将结构单元中的多个鳍部的尺寸设置为不同的尺寸，以使一个结构单元获得多个阈值电压，从而使该结构单元获得多个跨导级数，进而进一步增加半导体器件的跨导级数。
在一些可能实现的方式中，至少一个结构单元中，子栅极沿第一方向的尺寸，与鳍部沿第一方向的尺寸呈正相关，第一方向与子栅极的延伸方向垂直。由于鳍部在衬底的投影位于栅极在衬底的投影范围内，而鳍部沿第一方向的尺寸影响结构单元的跨导幅值，子栅极沿第一方向的尺寸增加时，结构单元的跨导幅值降低，因此，在确定了鳍部沿第一方向的尺寸后，可以确定子栅极沿第一方向的尺寸，由此可减少鳍部沿第一方向的尺寸减小时，子栅极沿第一方向的尺寸增大而导致子栅极浪费以及影响半导体器件的性能的情况。
在一些可能实现的方式中，至少一个结构单元中，栅极、源极和漏极的至少一者在衬底的投影形状为环状正多边形。当栅极在衬底的投影形状为环状正多边形时，每两个相邻的结构单元的边缘可以相贴合，从而能够增加多个结构单元对衬底材料的利用率，减少对衬底材料的浪费。同理，当源极和/或漏极在衬底的投影形状为环状正多边形时，也能够增加多个结构单元对衬底材料的利用率，减少对衬底材料的浪费。
在一些可能实现的方式中，第一结构单元中相邻的两个鳍部的间距，与第二结构单元中相邻的两个鳍部的间距不同。当某两个结构单元中相邻的两个鳍部的间距中存在一个间距不同时，这两个结构单元的阈值电压也不同，由此可提供另一种调控结构单元的阈值电压的方法。进而能够减少因采用单一因素调控每个结构单元的阈值电压，导致加工困难的情况。
在一些可能实现的方式中，每个结构单元的所述间距均不同。由此可提供另一种调控结构单元的阈值电压的方法。进而能够减少因采用单一因素调控每个结构单元的阈值电压，导致加工困难的情况。
本申请还提供一种电子设备，包括电路板以及上述任一项的半导体器件，半导体器件与电路板电连接。电子设备能够实现半导体器件的所有效果。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1a为一种相关技术中半导体器件的结构示意图；
图1b为另一种相关技术中半导体器件的结构示意图；
图2a为一个结构单元的转移特性曲线图；
图2b为图2a对应的结构单元的跨导曲线图；
图2c为另一个结构单元的转移特性曲线图；
图2d为图2c对应的结构单元的跨导曲线图；
图3a为包含图2a对应的结构单元和图2b对应的结构单元的半导体器件的转移特性曲线图；
图3b为图3a对应的半导体器件的跨导曲线图；
图4a为本申请一种实施例中，半导体器件的结构示意图；
图4b为本申请一种实施例中，半导体器件的三维结构示意图；
图5a为本申请一种实施例中，半导体器件的结构示意图；
图5b为本申请一种实施例中，半导体器件的结构示意图；
图6为图5a的B-B剖视图；
图7为本申请一种实施例中，半导体器件的结构示意图；
图8为图5a的一种C向视图；
图9为多个结构单元的跨导曲线图；
图10a为图6的A-A剖视图；
图10b为图4a所示的半导体器件的截面示意图；
图11为图6的D-D剖视图；
图12为图5a的另一种C向视图；
图13为本申请一种实施例中，半导体器件和电路板的结构示意图；
图14为本申请一种实施例中，半导体器件和电路板的结构示意图；
图15为本申请一种实施例中，半导体器件和电路板的结构示意图；
图16为申请一种实施例中，半导体器件的结构示意图；
图17为图16的E-E剖视图；
图18为申请一种实施例中，半导体器件的结构示意图；
图19为图18中F处的局部放大图；
图20为本申请一种实施例中，半导体器件的结构示意图。
图标：10-衬底；11-第一表面；12-第二表面；20-结构单元；21-源极；22-栅极；221-子栅极；23-漏极；24-鳍部；30-沟道层；31-2DEG；40-势垒层；50-电极；61-源极连接部；62-栅极连接部；63-漏极连接部；71-第一介质层；72-第二介质层；73-空气桥；81-电源；82-分压器；83-电阻。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一目标对象和第二目标对象等是用于区别不同的目标对象，而不是用于描述目标对象的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。
在本申请实施例的描述中，“跨导”，是指半导体器件的跨导，通常为漏极与源极之间的电流变化值，和栅极与源极之间的电压变化值之间的比值。“跨导曲线”为跨导随栅极与源极之间的电压的变化的变化趋势曲线，通常横坐标(例如VGS)为栅极与源极之间的电压，纵坐标(例如gm)为跨导。
图2a和图2c所示的曲线为半导体器件的转移特性曲线，其中横坐标VGS为栅极与源极之间的电压，纵坐标IDS为漏极与源极之间的电流。其中图2a所示的半导体器件中结构单元的阈值电压与图2c所示的半导体器件中结构单元的阈值电压不同。由于“跨导”通常为漏极与源极之间的电流变化值，和栅极与源极之间的电压变化值之间的比值，因此，取转移特征曲线中各点的斜率后，可获得每个栅极与源极之间的电压VGS对应的跨导。例如，图2b的跨导曲线a1为取图2a所示的转移特性曲线b1中各点的斜率后获得的曲线，图2d的跨导曲线a2为取图2c所示的转移特性曲线b2中各点的斜率后获得的曲线。对比图2b和图2d可知，跨导曲线a1和跨导曲线a2沿横坐标的位置不同。可见，当两个结构单元的阈值电压不同时，各自对应的跨导曲线沿横坐标的位置将不同。
图3a所示的转移特性曲线b3为半导体器件的转移特性曲线，该半导体包括两个结构单元，其中一个结构单元对应的转移特性曲线为图2a所示的转移特性曲线b1，另一个结构单元对应的转移特性曲线为图2c所示的转移特性曲线b2，因此，图3a所示的转移特性曲线b3为将转移特性曲线b1和转移特性曲线b2融合后获得的转移特性曲线。图3b所示的跨导曲线a3为将图2b所示的跨导曲线a1和图2d所示的跨导曲线a2融合后获得的跨导曲线。从图3b中可以看出，跨导曲线a3相比于跨导曲线a1和跨导曲线a2，其中部平滑的范围更大。由于图3b所针对的半导体器件中包含两个具有不同阈值电压的结构单元，因此，该半导体器件的跨导级数为二，由图3b可以看出，当半导体器件的跨导级数越高，则跨导曲线的中部平滑的范围越大。
为方便描述，如图4b所示，可以定义三个方向，分别为：第一方向(X向)，表示半导体器件的长度方向；第二方向(Y向)，表示半导体器件的宽度方向；第三方向(Z向)，表示半导体器件的厚度方向。
随着5G通信等行业的快速发展，对功率放大器提出了更高的要求。当功率放大器的线性度过低时，则会导致严重的边带、高输入功率下输出功率饱和以及信号失真等问题。因此，在实际应用中，想要获得高线性度的功率放大器。
本申请实施例提供一种半导体器件，该半导体器件可应用于前述的功率放大器，也可以应用于其他的电子设备，例如，低噪声放大器等。如图4a所示，半导体器件包括衬底10、沟道层30、势垒层40、多个结构单元20和多个电极50。需要说明的是，半导体器件还可以包括其它层，例如，缓冲层、盖帽层等。当半导体器件还包括缓冲层时，缓冲层可以位于衬底10和沟道层30之间；当半导体器件还包括盖帽层时，盖帽层可以位于势垒层40和结构单元20之间。
每个结构单元20包括源极21、漏极23、鳍部24(图4a中未示出)和栅极22。在一个实施例中，多个结构单元20相互并联，应可理解，本申请中的“多个结构单元20相互并联”可以是指，每个结构单元20的源极21相连，每个结构单元20的漏极23相连，每个结构单元20的栅极22相连。例如，每个结构单元20的源极21从相连处分别向Y向延伸，和/或每个结构单元20的漏极23从相连处分别向Y向延伸，和/或每个结构单元20的栅极22从相连处分别向Y向延伸。在一个实施例中，图4a示出了半导体器件的两个结构单元20，分别为第一结构单元20a和第二结构单元20b，第一结构单元20a的源极21与第二结构单元20b的源极21相接触且制作成为一体，因此，也可以说第一结构单元20a和第二结构单元20b共用源极21。在另一个实施例中，图4b示出了半导体器件的三个结构单元20，分别为第一结构单元20a、第二结构单元20b和第三结构单元20c，其中，第一结构单元20a的源极21与第二结构单元20b的源极21连接；第二结构单元20b的漏极23与第三结构单元20c的漏极23连接。
如图6所示，每个结构单元20中可以包括多个鳍部24。如图10a和图10b所示，其中鳍部24为在势垒层40上进行刻蚀贯穿至沟道层30的多个凹槽后，每两个相邻的凹槽之间所形成的突出结构。其中，图10b与图10a所示的半导体器件的区别在于，图10a所示的半导体器件中的栅极21设置于第一介质层71上，图10b所示的半导体器件中的栅极21设置于势垒层40上。
如图10a所示，势垒层40与沟道层30之间形成二维电子气(Two-dimensionalelectron gas，2DEG)31，2DEG31可以指三维固体中具有两个自由度的自由电子，例如，半导体器件中势垒层40与沟道层30之间的自由电子的运动在Z向上受到阻挡，只能在X向和Y向上自由运动。2DEG31沿X向的尺寸与鳍部24沿X向的尺寸相同，2DEG31沿Y向的尺寸与鳍部24沿Y向的尺寸相同，当鳍部24沿某个方向的尺寸变小时，2DEG31的尺寸也变小，2DEG31被消耗地较多，因此，结构单元20的阈值电压将增大。此外，当鳍部24沿某个方向的尺寸减小时，结构单元20的电阻值将增大，跨导幅值将降低。由此可知，鳍部24的尺寸会对结构单元20的阈值电压和跨导幅值产生影响，从而对跨导曲线产生影响，当鳍部24的尺寸变化时，结构单元20的跨导幅值产生变化，且跨导曲线在横坐标的位置也产生变化。多个结构单元20中至少存在两个结构单元20，其中一个结构单元20的鳍部24与另一个结构单元20的鳍部24的尺寸不同时，这两个结构单元20的跨导幅值不同，以及跨导曲线在坐标系中的沿横坐标的位置不同。因此，本申请的半导体器件至少包含两级跨导，至少能够获得两个结构单元20的跨导曲线，当这两个结构单元20的跨导曲线融合后可获得中部较为平滑的跨导曲线，该跨导曲线即为半导体器件的跨导曲线。此外，可通过将较多数量个结构单元20的鳍部24尺寸设置为不同尺寸，以获得更多级数的跨导，从而获得中部较大范围内较为平滑的跨导曲线，进而提高半导体器件的线性度。
下面，对本申请实施例的半导体器件中的各部件进行详细地说明。
如图4a所示，衬底10具有第一表面11以及与第一表面11相对的第二表面12。在一个实施例中，衬底10的材料包括硅，碳化硅，蓝宝石，氮化镓，金刚石等。沟道层30在Z向上设于衬底10的上方。在一个实施例中，沟道层30的材料包括InxAlyGazN，其中x≥0，y＞0，z＝1-x-y。势垒层40在Z向上设于沟道层30的上方。在一个实施例中，势垒层40的材料包括InaAlbGacN，其中a≥0，b＞0，c＝1-a-b。
在本申请一种实施例中，例如在图5a和图4b的实施例中示出，多个结构单元20均设于衬底10的一侧。如图4b所示，多个结构单元20均位于势垒层40上，即，多个结构单元20在Z向均高于势垒层40。如图7所示，多个结构单元20相互并联，且多个结构单元20沿X向依次排列，且沿Y向延伸。
如图8所示，每个结构单元20均包括源极21、漏极23、鳍部24和栅极22，每个结构单元20中：源极21和漏极23在衬底10的投影分别位于栅极22在衬底10的投影的两侧，如图7所示，源极21、栅极22和漏极23均沿X向排列以及沿Y向延伸。其中，“沿Y向延伸”应理解为大体的延伸方向为Y向。每个结构单元20的源极21均相连，每个结构单元20的漏极23均相连，每个结构单元20的栅极22均相连。示例性的，半导体器件还可以包括栅极连接部62、源极连接部61和漏极连接部63，每个结构单元20中的栅极22均与栅极连接部62相连，每个单元结构中的源极21均与源极连接部61连接，每个单元结构中的漏极23均与漏极连接部63连接。
如图4a所示，源极21和漏极23位于同一层，且均与势垒层40相接触，以形成欧姆接触。如图7所示，源极连接部61和漏极连接部63与源极21和漏极23均位于同一层，源极连接部61和漏极连接部63也均与势垒层40(图4a中未示出)相接触。在一个实施例中，源极21、源极连接部61、漏极23和漏极连接部63的厚度可以相同。其中，如图5b所示，“厚度”可以指沿Z向的尺寸，且当多个部件的“厚度”相同时，可以允许多个部件的“厚度”存在一定的工艺误差或偏差。由于源极21、源极连接部61、漏极23和漏极连接部63均位于同一层，当源极21、源极连接部61、漏极23和漏极连接部63的厚度均相同时，源极21、源极连接部61、漏极23和漏极连接部63可以在同一道工艺中一次制作完成。在其他实施例中，源极21和漏极23的厚度可以相同，源极连接部61和漏极连接部63的厚度可以相同，但源极21和漏极23的厚度，与源极连接部61和漏极连接部63的厚度可以不同。
在一种可能实现的方式中，如图4a所示，栅极22可以与势垒层40相接触以形成肖特基接触(Schottky)。其中，肖特基接触是指金属和半导体材料相接触，且相接触的时候，在界面处半导体的能带弯曲，形成肖特基势垒，势垒的存在导致了大的界面电阻。在该种方案下，栅极22，源极21和漏极23均位于同一层，栅极22与源极21之间以及栅极22与漏极23之间均可以设置第一介质层71，以进行物理隔离。栅极连接部62可以位于栅极22远离势垒层40上，即，栅极连接部62在Z向上高于栅极22、源极21和漏极23。
在另一种可能实现的方式中，如图5a所示，可在势垒层上设置设置第一介质层71，且第一介质层71位于源极21和漏极23之间，栅极22设于第一介质层71上，以形成金属-绝缘层-半导体(Metal-insulator-semiconductor，MIS)结构。第一介质层71可以为单层，也可以为多层。在一个实施例中，第一介质层71的总厚度可以与源极21和漏极23的厚度相同。在其他实施例中，第一介质层71的总厚度可以与源极21和漏极23的厚度不同。当栅极22设于第一介质层71上时，栅极22在Z向上高于源极21和漏极23。该种方案下，栅极连接部62在势垒层40的投影与源极21或漏极23在势垒层40的投影之间具有重叠，因此，如图5a所示，栅极连接部62与源极21或漏极23之间可以通过第二介质层72物理隔离。如图5b所示，栅极连接部62与源极21或漏极23之间也可以通过空气桥73物理隔离。
如图7所示，多个结构单元20的各结构单元20中的栅极22与源极21之间的距离为第一距离L1。在一个实施例中，第一距离L1大于或等于10nm且小于或等于5000nm。多个结构单元20中至少存在两个结构单元20，其中，一个结构单元20中的第一距离L1与另一个结构单元20的第一距离L1不同。例如，不同结构单元20中的第一距离L1之间的差值大于5nm。
在一种可能实现的方式中，存在一部分结构单元20，其中每两个结构单元20中的一个结构单元20的栅极22与源极21之间的第一距离L1与另一个结构单元20的第一距离L1不同。当某两个结构单元20的栅极22与源极21之间的第一距离L1不同时，这两个结构单元20的电阻值不同，跨导幅值与电阻值呈负相关，因此，如图9所示，当存在3个结构单元20中的每两个结构单元20的第一距离L1不同时，这3个结构单元20的跨导幅值则不同，3个结构单元20的跨导曲线a的最高点在纵坐标的位置则不同。由此，由于当两个结构单元20的鳍部24尺寸不同时，这两个结构单元20的跨导幅值不同，以及跨导曲线沿横坐标的位置不同，因此，当两个结构单元20中的栅极22与源极21之间的第一距离L1不同对跨导幅值的影响作用与鳍部24的尺寸不同对跨导幅值的影响作用相反时，能够尽可能保证两个结构单元20的跨导曲线融合后中部区域较为平滑，因此需要说明的是，不同的结构单元20的跨导幅值之间的差值可大于1％。
在另一种可能实现的方式中，多个结构单元20中的每个结构单元20的第一距离L1均不同。示例性的，在一个实施例中，半导体器件包括4个结构单元20，4个结构单元20的第一距离L1均不同。这样，每个结构单元20的跨导幅值均不同，即，每个结构单元20的跨导曲线沿纵坐标的位置均不同，因此，半导体器件至少可以获得具有与结构单元20的数量相同数量的跨导曲线，可进一步使得半导体器件的跨导曲线的中部较为平滑。
如图7所示，在一种可能实现的方式中，多个结构单元20中，各结构单元20中的栅极22与漏极23之间的距离为第二距离L2。在一个实施例中，第二距离L2大于或等于10nm且小于或等于5000nm。多个结构单元中至少存在两个结构单元20，其中一个结构单元20中的栅极22与漏极23之间的第二距离L2与另一个结构单元20的第二距离L2不同。例如，不同结构单元20中的第二距离L2之间的差值大于5nm。
在一种可能实现的方式中，存在一部分结构单元20，其中每两个结构单元20中的一个结构单元20的栅极22与漏极23之间的第二距离L2与另一个结构单元20的第二距离L2不同。由于半导体器件通常以其中心呈对称结构，可能存在将半导体器件装配错误的情况，由于源极21和漏极23采用相同的材料制成，因此，在装配错误的情况下，源极21可以作为漏极23使用，漏极23也可以作为源极21使用。该种情况下，当其中一个结构单元20的栅极22与漏极23之间的第二距离L2与另一个结构单元20的第二距离L2不同时，仍然能够实现其中一个结构单元20中的栅极22与源极21之间的距离与另一个结构单元20中的栅极22与源极21之间的距离不同，由此，能够使得半导体器件的跨导曲线a3的中部较为平滑。
在另一种可能实现的方式中，每个结构单元20的第二距离L2均不同。示例性的，如图7所示，半导体器件包括4个结构单元20，4个结构单元20的第二距离L2均不同。这样，每个结构单元20的跨导幅值均不同，即，每个结构单元20的跨导曲线沿纵坐标的位置均不同，因此，半导体器件至少可以获得具有与结构单元20的数量相同数量的跨导曲线。当每个结构单元20的跨导曲线沿横坐标的位置均不同时，可进一步使得半导体器件的跨导曲线a3的中部较为平滑。
如图10a所示，在本实施例中，鳍部24的数量为多个，多个鳍部24均设于势垒层40上。具体来说，在制作本申请实施例的半导体器件的过程中，在依次制作好衬底10、沟道层30和势垒层40后，通过刻蚀的工艺在势垒层40上刻蚀多个凹槽，每相邻的多个凹槽之间的形成的凸起部即为鳍部24。在其他实施例中，鳍部24的数量也可以为一个。在本申请的实施例中，在势垒层40上刻蚀的多个凹槽用于形成至少一个鳍部24，应可理解，势垒层40上的多个凹槽可以仅形成在势垒层40中，也可以形成于沟道层30和势垒层40中。在形成有鳍部24的势垒层40上，进一步设置第一介质层71，第一介质层71可以在设置鳍部24的相应位置形成突出部，如图10a的实施例所示，也可以不在相应位置形成突出部。应可理解，第一介质层71在设置鳍部24的相应位置形成突出部时，该突出部的尺寸(例如，宽度，和/或长度，和/或厚度)可以与相应鳍部24的尺寸(例如，宽度，和/或长度，和/或厚度)相同或相似，或者该突出部的尺寸可以与相应鳍部24的尺寸不相同而正相关。
如图8所示，鳍部24在衬底10的投影位于栅极22在衬底10的投影范围内，且多个鳍部24沿栅极22的延伸方向排列设置。由于栅极22沿Y向延伸，因此，多个鳍部24也沿Y向排列设置。
在本实施例中，同一结构单元20中的鳍部24的尺寸均相同，不同的结构单元20之间的鳍部24的尺寸均不同。应理解，不同鳍部24的尺寸包括沿X向的尺寸L3、沿Y向的尺寸L4和沿Z向的尺寸L5中的至少一种。
在一种可能实现的方式中，不同的结构单元20的鳍部24沿一个方向的尺寸不同，示例性的，如图8所示，不同的结构单元20的鳍部24沿X向的尺寸L3不同；和/或，如图8所示，不同的结构单元20的鳍部24沿Y向的尺寸L4不同；和/或，不同的结构单元20的鳍部24沿Z向的尺寸L5不同。示例性的，如图10a所示，每个结构单元20的鳍部24沿Z向的尺寸L5均相同，其中至少两个结构单元20的鳍部24沿Z向的尺寸L5不同。由于图10a为对图6从A处进行阶梯剖后获得的视图，图6中包含两个结构单元20，图10a中位于左侧的两个鳍部24属于其中一个结构单元，这两个鳍部24沿Z向的尺寸L5均相同；位于右侧的两个鳍部24属于另一个结构单元20，这两个鳍部24沿Z向的尺寸均相同，位于左侧的两个鳍部24沿Z向的尺寸L5，与位于右侧的两个鳍部沿Z向的尺寸L5不同。其中，“左侧”可以指背离Y向的一侧，“右侧”可以指Y向指向的一侧。当不同结构单元20的鳍部24沿X向或Y向的尺寸不同时，由于X向和Y向均与Z向相垂直，因此，在制造本申请的半导体器件时，可以在同一道刻蚀工艺下制作各结构单元20的鳍部24，由此可在不增加工艺流程的情况下，增加半导体器件的跨导级数。
在另一种可能实现的方式中，不同的结构单元20的鳍部24沿两个方向的尺寸不同，示例性的，如图8所示，不同的结构单元20的鳍部24沿X向的尺寸L3不同，以及不同的结构单元20的鳍部24沿Y向的尺寸L4不同；或者，不同的结构单元20的鳍部24沿X向的尺寸L3不同，以及不同的结构单元20的鳍部24沿Z向的尺寸L5不同；或者，不同的结构单元20的鳍部24沿Y向的尺寸L4不同，以及不同的结构单元20的鳍部24沿Z向的尺寸L5不同。由于鳍部24为对势垒层40进行刻蚀后获得，受限于光刻精度，如果仅通过调整鳍部24的X向、Y向或Z向的尺寸时，加工出多个具有不同尺寸的鳍部24较难实现，因此，通过从多个方向的尺寸相结合的方式，来调整鳍部24的尺寸，使得该方案更容易实现。当各结构单元20的鳍部24沿X向和Y向的尺寸不同时，由于X向和Y向均与Z向相垂直，因此，在制造本申请的半导体器件时，可以在同一道刻蚀工艺下制作各结构单元20的鳍部24，由此可在不增加工艺流程的情况下，增加半导体器件的跨导级数。
在另一种可能实现的方式中，不同的结构单元20的鳍部24沿三个方向的尺寸均不同，示例性的，不同的鳍部24沿X向、Y向和Z向的尺寸均不同。
在其他实施例中，同一结构单元20中的多个鳍部24的尺寸也互不相同，同一结构单元20中的多个鳍部24沿一个方向的尺寸不同，示例性的，如图11所示，同一结构单元20中的多个鳍部24沿Z向的尺寸L5均不同。或者，同一结构单元20中的多个鳍部24沿两个方向的尺寸均不同，示例性的，如图12所示，半导体器件中包括2个结构单元20，每个结构单元20中包含4个鳍部24，4个鳍部24沿X向的尺寸L3均不同，4个鳍部24沿Y向的尺寸L4也均不同。或者，同一结构单元20中的多个鳍部24沿X向、Y向和Z向的尺寸均不同。鳍部24的尺寸对结构单元20的阈值电压有影响，因此，当同一结构单元20中的鳍部24的尺寸均不同时，同一结构单元20中不同鳍部24对应的部位的阈值电压均不同，因此，同一结构单元20中不同鳍部24对应的部位的跨导曲线沿横坐标的位置均不同，由此可增加每个结构单元20的跨导级数。而不同的结构单元20的鳍部24的尺寸也互不相同，因此，不同的结构单元20跨导曲线在坐标系中的位置均不同，因此，可进一步增加半导体器件的跨导级数。
如图12所示，在本实施例中，每个结构单元20中，鳍部24的数量为至少三个，每相邻的两个鳍部24的间距L6中，至少存在两个间距L6不同。需要说明的是，当半导体器件沿Y向的尺寸固定不变时，每个鳍部24沿Y向的尺寸与每两个鳍部24的间距L6之和不变，当鳍部24沿Y向的尺寸变化时，两个鳍部24的间距L6也产生变化。
在一种可能的实现方式中，同一结构单元20中一部分间距L6互不相同，另一部分间距L6均相同。由于相邻的两个鳍部24的间距L6不同时，结构单元20中两个鳍部24的间距L6对应的区域的跨导不同，因此，当结构单元20中，至少存在两个不同间距L6时，该结构单元20至少具有两个阈值电压，该结构单元20至少具有两个跨导曲线，由此可进一步增加半导体器件的跨导级数。
在另一种可能的实现方式中，如图12所示，同一结构单元20中的每个间距L6均不同。这样，结构单元20的跨导级数，与间距L6的数量相同，由此可进一步增加结构单元20的跨导级数，从而进一步增加半导体器件的跨导级数。
如图12所示，多个结构单元20中，至少存在两个结构单元20，其中一个结构单元20中的至少一个间距L6，与另一个结构单元20中的至少一个间距L6不同。
在一种可选的实施方式中，一部分结构单元20中，每两个结构单元20的间距L6互不相同，另一部分结构单元20中间距L6均相同。示例性的，半导体器件包含3个结构单元20，分别命名为结构单元1，结构单元2和结构单元3，且3个结构单元20中均存在4个互不相同的间距L6。结构单元1的4个间距L6和结构单元2的4个间距L6互不相同，结构单元2的4个间距L6和结构单元3的4个间距L6分别相同。
在另一种可选的实施方式中，如图12所示，多个结构单元20中，每两个结构单元20的间距L6均互不相同。示例性的，半导体器件包括2个结构单元20，分别为结构单元20a和结构单元20b，其中，结构单元20a的4个间距L6和结构单元20b的4个间距L6均互不相同。
在另一种可选的实施方式中，一部分结构单元20中，每两个结构单元20中的一部分间距L6相同，另一部分间距L6互不相同；另一部分结构单元20中，每两个结构单元20中的间距L6均相同或均不同。示例性的，结构单元1中的2个间距L6与结构单元2中的2个间距L6相同，结构单元1中的另外2个间距L6与结构单元2中的另外2个间距L6互不相同。结构单元2中的4个间距L6与结构单元3中的4个间距L6分别相同，或者互不相同。
在另一种可选的实施方式中，多个结构单元20中，每两个结构单元20中，一部分间距L6相同，另一部分间距L6互不相同。示例性的，结构单元1中的其中2个间距L6、结构单元2的其中2个间距L6和结构单元3的其中2个间距L6均相同，结构单元1中的另外2个间距L6、结构单元2的另外2个间距L6和结构单元3的另外2个间距L6互不相同。
在其他实施例中，同一结构单元20中，每个间距L6均相同。多个结构单元20中每两个结构单元20的间距L6均互不相同；或者，一部分结构单元20中，每两个结构单元20中的一部分间距L6相同，另一部分结构单元20中，每两个结构单元20中的间距L6互不相同，示例性的，结构单元1中的4个间距L6均相同，结构单元2中的4个间距L6均相同，结构单元3中的4个间距L6均相同，结构单元1中的间距L6与结构单元2中的间距L6相同，结构单元2和结构单元3中的间距L6不同。
如图8所示，至少一个结构单元20中，栅极22沿X向的尺寸L7，与鳍部24沿X向的尺寸L3呈正相关，栅极22沿Y向延伸。当同一个结构单元20的鳍部24沿X向的尺寸L3均相同时，则不同的结构单元20，鳍部24沿X向的尺寸L3越大，则栅极22沿X向的尺寸L7越大。当同一个结构单元20中的鳍部24沿X向的尺寸L3均不同时，则该结构单元20中，栅极20沿X向的尺寸L7随鳍部24沿X向的尺寸L3的变化而变化。由于鳍部24在衬底10的投影位于栅极22在衬底10的投影范围内，而鳍部24沿X向的尺寸L3影响结构单元20的跨导幅值，栅极22沿X向的尺寸L7增加时，结构单元20的跨导幅值降低，因此，在确定了鳍部24沿X向的尺寸L3后，可以确定栅极22沿X向的尺寸L7，由此可减少鳍部24沿X向的尺寸L3减小时，栅极22沿X向的尺寸L7增大而导致栅极22浪费以及影响半导体器件的性能的情况。
如图8所示，在一种可选的实施方式中，每个结构单元20的栅极22沿X向的尺寸L7，均与鳍部24沿X向的尺寸L3呈正相关。在一个实施例中，不同结构单元20的栅极22沿X向的尺寸L7之间的差值大于5nm。
在另一种可选的实施方式中，一部分结构单元20的栅极22沿X向的尺寸L7与鳍部24沿X向的尺寸L3呈正相关，另一部分结构单元20的栅极22沿X向的尺寸L7与鳍部24沿X向的尺寸L3呈负相关或者既不呈正相关，也不呈负相关。
如图8所示，至少一个结构单元20中，鳍部24沿X向的尺寸L3小于栅极22沿X向的尺寸L7。栅极22沿X向的尺寸L7大于或等于10nm，且小于或等于2000nm。在鳍部24沿X向尺寸固定的情况下，栅极22沿X向的尺寸L7增加，会降低半导体器件的性能。因此，根据工艺能力的不同，栅极22沿X向的尺寸L7与鳍部24沿X向的尺寸L3之间的差值大于或等于10nm，且小于或等于1um。这样，单元结构中的栅极22可视为包裹鳍部24，由此可增加栅极22对沟道的控制能力，减少半导体器件漏电的情况，且提高了结构单元20的阈值电压的稳定性。
如图8所示，在一种可选的实施方式中，每个结构单元20的鳍部24沿X向的尺寸L3均小于栅极22沿X向的尺寸L7。在另一种可选的实施方式中，一部分结构单元20的鳍部24沿X向的尺寸L3，小于栅极22沿X向的尺寸L7，另一部分结构单元20的鳍部24沿X向的尺寸L3与栅极22沿X向的尺寸L7相同。
如图4a所示，在本实施例中，电极50的数量与结构单元20的数量相同，且每个电极50在第一表面11的投影，与每个结构单元20的栅极22在第一表面11的投影一一对应且具有重叠。半导体器件在应用时，可以为各个电极50分别施加不同的电压，电压可传递至与电极50对应的衬底10区域，使得不同区域的衬底10具有不同的衬底10电压，不同结构单元20的衬底10电压之间的差值可大于0.1V。结构单元20的阈值电压与衬底10电压之间呈负相关，由于每个电极50在第一表面11的投影与每个结构单元20的栅极22在第一表面11的投影一一对应具有重叠，因此，每个结构单元20的阈值电压均不同，由此可提供另一种调控结构单元20的阈值电压的方法。在其他实施例中，电极50的数量小于结构单元20的数量。
如图13所示，在一种可能实现的方式中，电路板包括电源81和分压器82，电源81和分压器82电连接，分压器82还与各电极50电连接。这样，分压器82可对电源81的输出电压进行分压，并为各电极50提供不同的电压，由此可为衬底10的不同区域提供不同的衬底10电压。
如图14所示，在另一种可能实现的方式中，电路板包括多个电源81，电源81的数量与电极50的数量相同，每个电源81为各电极50提供不同的电压，由此可为衬底10的不同区域提供不同的衬底10电压。
如图15所示，在另一种可能实现的方式中，电路板包括电源81和多个电阻83，多个电阻83分别与电源81电连接，电阻83的数量与电极50的数量相同，且每个电阻83与每个电极50一一对应电连接，每个电阻83的电阻83值均不同，这样，每个电阻83可分别对电源81进行分压，提供至各电极50的电压互不相同，由此可为衬底10的不同区域提供不同的衬底10电压。
图16所示的实施例与图4a和图7所示实施例的区别在于，栅极22、源极21和漏极23的形状、结构单元20的排列方式以及栅极连接部62和漏极连接部63的空间排布方式。图4a所示实施例中，栅极22、源极21和漏极23均沿Y向延伸，在本实施例中，如图16所示，每个结构单元20中的源极21在衬底10的投影形状为圆形，栅极22和漏极23在衬底10的投影形状均为环形，具体可以为圆环形。
图7所示实施例中，多个结构单元20沿X向依次排列，在本实施例中，如图16所示，多个结构单元20按照矩形阵列的方式排布。在其他实施例中，多个结构单元20也可以沿直线排列，或者按照圆形阵列排布等。
图4a所示实施例中，源极连接部61和漏极连接部63位于同一层，栅极连接部62高于源极连接部61，在本实施例中，如图17所示，源极连接部61、栅极连接部62和漏极23分别位于不同层。其中，漏极23和漏极连接部63(图17中未示出)位于同一层。示例性的，漏极23设于势垒层40上，栅极连接部62高于漏极23，且栅极连接部62与漏极23之间通过第一介质层71电气隔离；源极连接部61高于栅极连接部62，且源极连接部61与栅极连接部62之间通过第二介质层72电气隔离。也就是说，沿Z向半导体器件依次包括电极50、衬底10、沟道层30、势垒层40、位于同一层的漏极23和源极21以及栅极22、第一介质层71、栅极连接部62、第二介质层72和源极连接部61。
图18所示的实施例与图16所示实施例的区别在于栅极22、源极21和漏极23在衬底10的投影形状不同。在图16所示的实施例中，源极21在衬底10的投影形状为圆形，栅极22和漏极23在衬底10的投影形状均为圆环形，在本实施例中，如图18所示，每个结构单元20中的源极21在衬底10的投影形状为多边形，例如可以为六边形，栅极22和漏极23在衬底10的投影形状均为环状多边形，例如可以为环状六边形。在其他实施例中，一部分结构单元20中，源极21、栅极22和漏极23在衬底10的投影形状为环状多边形；另一部分结构单元20中，源极21、栅极22和漏极23在衬底10的投影形状为圆环形。针对一个结构单元20，栅极22、源极21和漏极23中的一个在衬底10的投影形状为环状多边形，另外两个在衬底10的投影形状为圆环形；或者，栅极22、源极21和漏极23中的两个在衬底10的投影形状为环状多边形，另外一个在衬底10的投影形状为圆环形。
每个单元结构中，漏极23在衬底10的投影形状为环状正多边形，这样，每两个相邻的结构单元20的边缘可以相贴合，从而能够增加多个结构单元20对衬底10材料的利用率，减少对衬底10材料的浪费。同理，当漏极23在衬底10的投影形状为环状正多边形时，也能够增加多个结构单元20对衬底10材料的利用率，减少对衬底10材料的浪费。示例性的多个结构单元20在衬底10的投影，占第二表面12的比例大于10％。
如图19所示，每个单元结构中，栅极22包括多个依次首尾相连的多个子栅极221，每个子栅极221在衬底10的投影均包围多个鳍部24在衬底10的投影，多个鳍部24沿子栅极221的延伸方向排列设置。由于至少一个结构单元20中的鳍部24的数量为多个，因此，还可以通过将结构单元20中的多个鳍部24的尺寸设置为不同的尺寸，以使一个结构单元20获得多个阈值电压，从而使该结构单元20获得多个跨导级数，进而进一步增加半导体器件的跨导级数。
每个结构单元20中，子栅极221沿与子栅极221的延伸方向垂直方向的尺寸L7，与鳍部24沿与子栅极221的延伸方向垂直方向的尺寸L3呈正相关。由于鳍部24在衬底10的投影位于栅极22在衬底10的投影范围内，而鳍部24的尺寸L3影响结构单元20的跨导幅值，子栅极221的尺寸L7增加时，结构单元20的跨导幅值降低，因此，在确定了鳍部24的尺寸L3后，可以确定子栅极221的尺寸L7，由此可减少鳍部24的尺寸L3减小时，子栅极221的尺寸L7增大而导致子栅极221浪费以及影响半导体器件的性能的情况。
图20所示的实施例与图4a所示实施例的区别在于，本实施例中的半导体器件在图4a所示实施例的基础上去掉了沟道层30和势垒层40，也就是说，在本实施例中，半导体器件包括电极50、衬底10和多个结构单元20。需要说明的是，在其他可能实施的方式中，半导体器件可以在图4a所示的基础上去掉沟道层30或势垒层40。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (19)

1.一种半导体器件，其特征在于，包括：衬底和多个结构单元，多个所述结构单元均设于所述衬底的一侧；
每个所述结构单元包括源极、漏极、鳍部和栅极，每个所述结构单元的所述源极均相连，每个所述结构单元的所述漏极均相连，每个所述结构单元的所述栅极均相连；每个所述结构单元中：所述源极和所述漏极在所述衬底的投影分别位于所述栅极在所述衬底的投影的两侧，所述鳍部设于所述衬底上，所述鳍部在所述衬底的投影位于所述栅极在所述衬底的投影范围内；
多个所述结构单元中的第一结构单元的鳍部与第二结构单元的鳍部的尺寸不同。
2.根据权利要求1所述的半导体器件，其特征在于，每个所述结构单元的所述鳍部的尺寸均不同。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述鳍部的尺寸包括沿第一方向的尺寸、沿第二方向的尺寸和沿厚度方向的尺寸中的至少一种，所述第一方向和所述第二方向均与所述厚度方向垂直。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述第一结构单元中的所述栅极与所述源极之间的第一距离与所述第二结构单元的所述第一距离不同。
5.根据权利要求4所述的半导体器件，其特征在于，每个所述结构单元的所述第一距离均不同。
6.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述第一结构单元中的所述栅极与所述漏极之间的第二距离与所述第二结构单元的所述第二距离不同。
7.根据权利要求6所述的半导体器件，其特征在于，每个所述结构单元的所述第二距离均不同。
8.根据权利要求1-7任一项所述的半导体器件，其特征在于，所述半导体器件至少包括两个电极，所述两个电极设于所述衬底背离所述结构单元的第一表面；
所述第一结构单元中的所述栅极在所述第一表面的投影与其中一个所述电极具有重叠，所述第二结构单元中的所述栅极在所述第一表面的投影与另一个所述电极具有重叠。
9.根据权利要求8所述的半导体器件，其特征在于，所述电极和所述结构单元的数量相同，且每个所述电极在所述第一表面的投影，与每个所述结构单元中的所述栅极在所述第一表面的投影一一对应。
10.根据权利要求1-9任一项所述的半导体器件，其特征在于，多个所述结构单元沿第一方向排列；
至少一个所述结构单元中：所述源极、栅极和漏极均沿所述第一方向排列以及沿第二方向延伸，所述鳍部的数量为多个，多个所述鳍部沿所述栅极的延伸方向排列设置，所述第二方向与所述第一方向之间具有夹角。
11.根据权利要求1-9任一项所述的半导体器件，其特征在于，至少一个所述结构单元中：
所述栅极、所述源极和所述漏极的至少一者在所述衬底的投影形状为环形；
所述鳍部的数量为多个，多个所述鳍部沿所述栅极的延伸方向排列设置。
12.根据权利要求1-11任一项所述的半导体器件，其特征在于，至少一个所述结构单元中，所述栅极沿第一方向的尺寸，与所述鳍部沿所述第一方向的尺寸呈正相关，所述第一方向与所述栅极的延伸方向垂直。
13.根据权利要求12所述的半导体器件，其特征在于，至少一个所述结构单元中，所述鳍部沿所述第一方向的尺寸小于所述栅极沿所述第一方向的尺寸。
14.根据权利要求1-9任一项所述的半导体器件，其特征在于，至少一个所述结构单元中：
所述栅极、所述源极和所述漏极的至少一者在所述衬底的投影形状为环状多边形；
所述鳍部的数量为多个，所述栅极包括多个依次首尾相连的多个子栅极，每个所述子栅极在所述衬底的投影均包围多个所述鳍部在所述衬底的投影，多个所述鳍部沿所述子栅极的延伸方向排列设置。
15.根据权利要求14所述的半导体器件，其特征在于，至少一个所述结构单元中，所述子栅极沿第一方向的尺寸，与所述鳍部沿所述第一方向的尺寸呈正相关，所述第一方向与所述子栅极的延伸方向垂直。
16.根据权利要求1-9、14或15任一项所述的半导体器件，其特征在于，至少一个所述结构单元中，所述栅极、所述源极和所述漏极的至少一者在所述衬底的投影形状为环状正多边形。
17.根据权利要求1-16任一项所述的半导体器件，其特征在于，所述第一结构单元中相邻的两个所述鳍部的间距，与所述第二结构单元中相邻的两个所述鳍部的间距不同。
18.根据权利要求17所述的半导体器件，其特征在于，每个所述结构单元的所述间距均不同。
19.一种电子设备，其特征在在于，包括电路板以及权利要求1-18任一项所述的半导体器件，所述半导体器件与所述电路板电连接。
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