CN117250481B - 芯片测试用高密度收发测试线路及测试线路板 - Google Patents

Abstract

本发明涉及芯片测试领域，具体涉及一种芯片测试用高密度收发测试线路及测试线路板，收发测试线路布局在线路板上，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道和两路低速差分通道；其中，在每个差分通道组中：高速差分通道用于通过其电容Cap将待测芯片一发射端发出的差分信号返回待测芯片的一接收端；两路低速差分通道分别用于通过其串联的磁珠FB和电感L在一发射端和测试机之间及测试机和一接收端之间传输差分信号；高速差分通道的电容Cap和两路低速差分通道的磁珠FB、电感L共同呈一字形布置。本发明优化了线路布局，提高了线路板空间利用率，缩短环回差分测试线路的信号线长度，优化插损性能。

Description

芯片测试用高密度收发测试线路及测试线路板

技术领域

本发明涉及芯片测试领域，具体涉及一种芯片测试用高密度收发测试线路及测试线路板。

背景技术

ATE Load Board（Automatic Test Equipment Load Board）板是半导体芯片测试中设计用作自动测试设备 (ATE) 和被测设备 (DUT) 之间“接口”电路的线路板，作为一种芯片测试的特殊线路板，一般很厚（3mm以上）并且在20层以上。随着电子技术发展，信号速率越来越高，为保证信号完整性等要求，需要运用环回差分测试方法来确定待测芯片3发射器、接收器和内部逻辑连接是否正常。环回差分测试是决定芯片是否正常运行或是确定内部网络中失效节点的一种测试方式。其中环回差分测试线路（高速差分通道1）原理图如图1所示，左侧为待测芯片3，右侧为测试机4。

目前的高端半导体芯片功能越来越强，性能越来越高，测试需求越来越多。比如目前比较高级的SOC芯片，通常都会用如图2所示的高速差分通道1设计和线路板布局来进行测试。随着芯片性能和测试要求的发展，当前面临的问题是： 多芯片并行测试要求越来越多，芯片管脚数量大幅增加，芯片管脚的性能指标大幅增加，更多的元器件需要放置，但相同测试机台对应的线路板的空间不能够增大，线路板的多层数、高厚度、同时多待测芯片测试对线路设计和性能影响很大。

以上问题都造成在芯片需要进行环回差分测试线路设计和测试时难度大大提升，如果环回差分测试线路设计错误或者性能不佳，都会造成芯片测试效率低甚至测试失败。

发明内容

本发明要解决的技术问题是克服现有技术的缺陷，提供一种芯片测试用高密度收发测试线路，它优化了线路布局，缩小了线路布局面积，提高了线路板空间利用率，使环回差分测试线路距离待测芯片更近，缩短环回差分测试线路的信号线长度，同时优化了信号的插损性能。

为了解决上述技术问题，本发明的技术方案是：一种芯片测试用高密度收发测试线路，布局在线路板上，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道和两路低速差分通道；其中，在每个差分通道组中：

所述高速差分通道用于通过其电容Cap将待测芯片一发射端发出的差分信号返回所述待测芯片的一接收端；

两路低速差分通道分别用于通过其串联的磁珠FB和电感L在所述一发射端和测试机之间及测试机和所述一接收端之间传输差分信号；

所述高速差分通道的电容Cap和两路低速差分通道的磁珠FB、电感L共同呈一字形布置。

进一步，每个差分通道组中，两路低速差分通道的元器件分布于所述高速差分通道的元器件的两侧；其中，所述电容Cap、所述磁珠FB和所述电感L统称为元器件。

进一步为了更好地控制信号过孔的阻抗，所述电容Cap每个端部均配置有信号过孔，每个信号过孔侧配置有至少两个伴随地孔，所述至少两个伴随地孔位于所述差分通道组外侧，并分布在以所述信号过孔中心为圆心的圆弧上。

进一步，信号过孔外侧所有允许作为伴随地孔圆心的点形成圆弧段，每个信号过孔配置有两个伴随地孔，所述伴随地孔的圆心位于所述圆弧段的端点。

进一步为了优化性能，所述信号过孔的孔径为0.25mm，所述信号过孔所在焊盘的直径为0.45mm；

所述伴随地孔的孔径为0.25mm，所述伴随地孔所在焊盘的直径为0.5mm；

每个伴随地孔与其所对应的信号过孔之间的距离为0.93mm。

进一步，每路高速差分通道的一组差分信号内两个信号过孔之间的距离为1mm。

进一步，所述线路板的层数≤80层。

进一步为了使得差分通道组的元器件更紧凑，每个元器件的两个元器件焊盘沿所述一字形排列，且在所述一字形排列的方向上任两个相邻元器件的元器件焊盘接触设置。

进一步为了优化性能，所述电容Cap的元器件焊盘的尺寸为0.6mmx0.5mm。

本发明还提供了一种芯片测试用测试线路板，布局有芯片测试用高密度收发测试线路。

采用上述技术方案后，本发明的每个差分通道组中，高速差分通道的元器件和低速差分通道的元器件共同形成一字形布局，元器件布局占用的面积更小，使得测试线路板中，更多的元器件距离待测芯片更近，待测芯片与更多元器件之间的连线更短，较紧凑的元器件布局使得线路板上的空间利用率更高，并且，在相同元器件数量、相同可用空间的前提下，缩短环回差分测试线路的信号线长度，从而可以优化插损性能，并且，一字形布局还更容易将数量较多的环回差分测试线路同时靠近待测芯片放置，还使得每个信号过孔能够配置至少两个伴随地孔，使得线路板的性能得到优化，可以满足更高性能要求、一次测试更多待测芯片的芯片测试要求，提高测试效率，降低单颗待测芯片的测试成本。

附图说明

图1为收发测试线路的线路原理图；

图2为传统收发测试线路在线路板上的布局图；

图3为本发明的芯片测试用高密度收发测试线路在线路板上的布局图；

图4为本发明的高速差分通道的其中两个信号过孔与其对应的四个伴随地孔的设计图；

图5为本发明的芯片测试用高密度收发测试线路的环回测试线路的Return Loss(回损)仿真数据图；

图6为本发明的差分通道组的元器件采用一字形布置后40层线路板和80层线路板的性能对比图；

图7为本发明的电容焊盘优化前后的性能对比图；

图8为实际案例为4500pin(插脚)大型芯片图；

图9为采用传统线路布局在线路板放置68个环回差分线路所占空间图；

图10为采用本发明中的线路布局在线路板放置68个环回差分线路所占空间图；

图11为图9和图10中的68个环回差分线路所占空间对比图；

图12为图9和图10中的68个环回差分线路的插损对比表；

其中，图1-4中，1、高速差分通道；2、低速差分通道；3、待测芯片；4、测试机；5、信号过孔；6、伴随地孔；7、焊盘。

具体实施方式

为了使本发明的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本发明作进一步详细的说明。

在一个实施例中，如图3、8、9所示，一种芯片测试用高密度收发测试线路，布局在线路板上，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道1和两路低速差分通道2；其中，在每个差分通道组中：

高速差分通道1用于通过其电容Cap将待测芯片3一发射端发出的差分信号返回待测芯片3的一接收端；

两路低速差分通道2分别用于通过其串联的磁珠FB和电感L在一发射端和测试机4之间及测试机4和一接收端之间传输差分信号；

高速差分通道1的电容Cap和两路低速差分通道2的磁珠FB、电感L共同呈一字形布置。

具体地，在收发测试线路设计中，高速差分通道1需要重点考虑，对于高速信号传输来说，信号的阻抗控制依赖于信号的传输路径，因此，高速差分通道1相关元器件布局至关重要。如图2所示，传统的收发测试线路设计中，每个差分通道组的高速差分通道1的元器件和低速差分通道2的元器件呈90度布局，即十字形设计，元器件布局占用的面积较大，当待测芯片3的高速差分通道1很多的时候，这些高速差分通道1在布局上就不能都很靠近放置到待测芯片3附近，这样就会使整个环回差分测试的传输路径变长，使信号插损增加甚至无法满足客户测试需求，为了减少插损性能必须选用性能更高的且价格更贵的低介电常数参数和低介质损耗参数的高速板材，即使如此，也不能使所有高速差分通道1都满足插损要求。而本实施例中，每个差分通道组的高速差分通道1的元器件和低速差分通道2的元器件呈水平线布局，即一字形设计，元器件布局占用的面积较小，更多元器件距离待测芯片3更近，待测芯片3与更多元器件之间的连线更短，较紧凑的元器件布局使得线路板上的空间利用率更高，并且，在相同元器件数量、相同可用空间的前提下，缩短环回差分测试线路的信号线长度，从而可以优化插损性能，并且，一字形布局还更容易将数量较多的环回差分测试线路同时靠近待测芯片3放置，从而优化线路板性能。

因此，当测试项目并行测试的待测芯片3数量相对较多时，当待测芯片3需要进行环回差分测试的管脚数量较多时，当测试线路板可以用于摆放环回差分测试线路元器件的空间比较有限时，当待测芯片3的性能指标较高时，采用本实施例中的芯片测试用高密度收发测试线路，可以满足测试要求。

其中，如图3、8、9所示，每个差分通道组中，两路低速差分通道2的元器件分布于高速差分通道1的元器件的两侧；其中，电容Cap、磁珠FB和电感L统称为元器件。

在一个实施例中，如图3所示，电容Cap每个端部均配置有信号过孔5，每个信号过孔5侧配置有至少两个伴随地孔6，至少两个伴随地孔6位于差分通道组外侧，并分布在以信号过孔5中心为圆心的圆弧上。

具体地，对于高速信号传输来说，信号的阻抗控制不仅依赖于信号的传输路径，还要依赖于信号的参考路径，即回流路径，必须在信号过孔5附近设计合适的伴随地孔6，以此作为信号过孔5的参考路径，来控制信号过孔5的阻抗。如图2所示，受限于传统测试线路板的线路布局，每个信号过孔5旁仅能配置一个伴随地孔6，当信号速率较高时过孔信号阻抗的一致性和阻抗优化比较难。而本实施例中，高速差分通道1的元器件和低速差分通道2的元器件呈一字形布置，每个信号过孔5旁能够配置至少两个伴随地孔6，伴随地孔6的数量越多，线路板的性能就越优，可以满足更好性能要求的芯片测试。

在一个实施例中，如图3所示，信号过孔5外侧所有允许作为伴随地孔6圆心的点形成圆弧段，每个信号过孔5配置有两个伴随地孔6，伴随地孔6的圆心位于圆弧段的端点。

具体地，考虑到每个信号过孔5如果配置三个伴随地孔6，势必有一个伴随地孔6会朝外超出另两个伴随地孔6，导致每路高速差分通道1与其所连接待测芯片3管脚所对应的低速差分通道2所占的空间有所增大，在兼顾性能和高密度的情况下，优选配置两个伴随地孔6，且两个伴随地孔6尽可能靠近高速差分通道1的元器件和低速差分通道2的元器件所在直线，如此，既满足性能要求，又不至于扩大所占空间。

需要注意的是，在圆弧段的半径，即伴随地孔6到信号过孔5的距离确定的情况下，圆弧段的两个端点位置是权衡良率和生产加工能力确定的，在保证良率的情况下，在生产加工能力能够到达的前提下，尽可能地靠近元器件焊盘。

本实施例中，如图5所示，在30Ghz 频率下，环回差分测试线路的回损可以达到-20dB以下。并且，传统测试线路板中，如图2所示，一个差分通道组的元器件布局占用的面积为5.5mm x 6.2mm，而本实施例中，一个差分通道组的元器件布局占用的面积要小很多，为9mm x 2.5mm。

在一个实施例中，经过仿真优化和测量验证，信号过孔5的孔径为0.25mm，信号过孔5所在焊盘7的直径为0.45mm；

伴随地孔6的孔径为0.25mm，伴随地孔6所在焊盘7的直径为0.5mm；

每个伴随地孔6与其所对应的信号过孔5之间的距离为0.93mm。

另外，每路高速差分通道1的一组差分信号内两个信号过孔5之间的距离过近或过远，都会影响差分信号的性能，基于此，在一个实施例中，经过仿真优化和测量验证，每路高速差分通道1的一组差分信号内两个信号过孔5之间的距离为1mm。

在一个实施例中，线路板的层数≤80层。

需要注意的是，一般来说，线路板的层数越多，对设计来说，难度就越大，随着层数增多，会对高速差分通道1的回损产生影响，在同样使用本实施例的一字形设计的前提下，图6展示的是40层测试板和80层测试板的性能对比，图6中的实线对应的是40层测试板，虚线对应的是80层测试板。40层测试板的回损值:在0~20Ghz频段的情况下为-20dB，0~30Ghz频段的情况下为-18dB;80层测试板的回损值: 在0~10Ghz频段的情况下为-20dB，0~18Ghz频段的情况下为-15dB, 0~26Ghz频段的情况下为-10dB。一字形方案在高层数40和超高层数80的情况下，都可以满足0~10Ghz回损值-20db的要求。一字形设计在低层数和高层数都具有较好的性能，具有普适性。

在一个实施例中，如图3所示，每个元器件的两个元器件焊盘沿一字形排列，且在一字形排列的方向上任两个相邻元器件的元器件焊盘接触设置。

如此设置，在不影响元器件布局的情况下，进一步减少了元器件布局占用的面积。

优选地，电容Cap的元器件焊盘的尺寸为0.6mmx0.5mm。

根据阻抗计算原理，Z=F（W，H，Ɛ），信号阻抗Z是信号传输路径的宽度W、导体到参考平面的距离H及导体和参考平面之间的绝缘材料的介电常数Ɛ的一个函数。可以计算出符合阻抗要求的信号传输路径的宽度W的值。元器件焊盘也是信号的导体，元器件焊盘的宽度很有可能和计算出的信号传输路径的宽度W不同，就会影响到信号的阻抗，就会影响到信号的性能。对于低速通道来说，性能要求不高，这样就只考虑元件的生产良率，忽略信号的性能差异，最终不会更改常规易于生产的元器件焊盘的大小。对于高速通道来说，性能要求很高。这样就不能只考虑生产良率，必须要考虑信号的性能差异。传统的高速差分通道1使用的是0402封装的标准电容，0402封装的元器件焊盘标准尺寸为0.6mmx0.7mm，本实施例根据差分信号性能要求，同时结合0402元件安装的可靠性，优化了电容Cap的元器件焊盘尺寸，优化后的数据为0.6mmx0.5mm，既可以保证生产良率，还能满足性能要求。优化前后的性能对比如图7所示，虚线代表优化前，实线代表优化后，可以看到在0~30GHz频段，优化前的插损最大值为-20dB，优化后的插损最大值可以降到-33dB：

在一个实施例中，一种芯片测试用测试线路板，其布局有以上实施例中的芯片测试用高密度收发差分测试线路。

下面结合具体的待测芯片3来对上述实施例中的收发测试线路和传统收发测试线路进行对比。

图8所示的是一个4500pin大型芯片，大型芯片的右侧需要配置68个环回差分线路。图9所示的是使用传统的十字形设计在4500pin大型芯片右侧放置68个环回差分线路，图10所示的是使用上述实施例中的一字形设计在4500pin大型芯片右侧放置68个环回差分线路，图11所示的是上述实施例中的一字形设计与传统的十字形设计所占范围的对比，图11中的背景为传统的十字形设计放置68个环回差分线路所占范围，图12所示的是上述实施例中的一字形设计与传统的十字形设计线长和插损值对比表。

需要注意的是，68个环回差分线路尽可能地呈矩阵布置，相邻行和相邻列之间的间隙由差分信号线宽度以及加工能力共同决定，间隙尽可能地小。

由此可知，在同等插损值要求的前提下，传统收发测试线路使用十字形设计，部分环回差分测试线路距离待测芯片3较远，不能满足插损要求，而上述实施例中，使用一字形设计，所有环回差分测试线路都能满足插损要求。并且，上述实施例中的收发差分测试线路还更容易将数量较多的环回差分测试线路同时靠近待测芯片3布置。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (8)

1.一种芯片测试用高密度收发测试线路，布局在线路板上，其特征在于，

该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道（1）和两路低速差分通道（2）；其中，在每个差分通道组中：

所述高速差分通道（1）用于通过其电容Cap将待测芯片（3）一发射端发出的差分信号返回所述待测芯片（3）的一接收端；

两路低速差分通道（2）分别用于通过其串联的磁珠FB和电感L在所述一发射端和测试机（4）之间及测试机（4）和所述一接收端之间传输差分信号；

所述高速差分通道（1）的电容Cap和两路低速差分通道（2）的磁珠FB、电感L共同呈一字形布置；

每个差分通道组中，两路低速差分通道（2）的元器件分布于所述高速差分通道（1）的元器件的两侧；其中，所述电容Cap、所述磁珠FB和所述电感L统称为元器件；

每个元器件的两个元器件焊盘沿所述一字形排列，且在所述一字形排列的方向上任两个相邻元器件的元器件焊盘接触设置。

2.根据权利要求1所述的芯片测试用高密度收发测试线路，其特征在于，

所述电容Cap每个端部均配置有信号过孔（5），每个信号过孔（5）侧配置有至少两个伴随地孔（6），所述至少两个伴随地孔（6）位于所述差分通道组外侧，并分布在以所述信号过孔（5）中心为圆心的圆弧上。

3.根据权利要求2所述的芯片测试用高密度收发测试线路，其特征在于，

信号过孔（5）外侧所有允许作为伴随地孔（6）圆心的点形成圆弧段，每个信号过孔（5）配置有两个伴随地孔（6），所述伴随地孔（6）的圆心位于所述圆弧段的端点。

4.根据权利要求3所述的芯片测试用高密度收发测试线路，其特征在于，

所述信号过孔（5）的孔径为0.25mm，所述信号过孔（5）所在焊盘（7）的直径为0.45mm；

所述伴随地孔（6）的孔径为0.25mm，所述伴随地孔（6）所在焊盘（7）的直径为0.5mm；

每个伴随地孔（6）与其所对应的信号过孔（5）之间的距离为0.93mm。

5.根据权利要求2所述的芯片测试用高密度收发测试线路，其特征在于，

每路高速差分通道（1）的一组差分信号内两个信号过孔（5）之间的距离为1mm。

6.根据权利要求1所述的芯片测试用高密度收发测试线路，其特征在于，

所述线路板的层数≤80层。

7.根据权利要求1所述的芯片测试用高密度收发测试线路，其特征在于，

所述电容Cap的元器件焊盘的尺寸为0.6mmx0.5mm。

8.一种芯片测试用测试线路板，其特征在于，

布局有如权利要求1-7任一项所述的芯片测试用高密度收发测试线路。