CN117236247A - 一种用于芯片测试的信号屏蔽线生成方法 - Google Patents

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Abstract

本发明涉及芯片测试技术领域，尤其涉及一种用于芯片测试的信号屏蔽线生成方法，包括获取需要屏蔽对象的外围轮廓图形的边界坐标，利用最近邻插值法计算屏蔽线的坐标，将屏蔽线的坐标连接构成屏蔽线的区间。本发明解决现有技术中根据人工计算得到屏蔽对象的坐标，手动对屏蔽对象绘制屏蔽线存在效率低、易错等问题。

Description

一种用于芯片测试的信号屏蔽线生成方法
技术领域
本发明涉及芯片测试技术领域，尤其涉及一种用于芯片测试的信号屏蔽线生成方法。
背景技术
如图2所示，目前半导体芯片测试用PCB中，经常会遇到高速信号和噪声信号，需要被屏蔽的信号可以是高速信号，也可以是噪声信号；高速信号考虑做信号屏蔽是为了避免其被其他信号干扰，影响信号质量；噪声信号考虑做信号屏蔽是为了避免其产生的噪声干扰其他信号。
当前绘制信号屏蔽线时面临以下问题：
现有EDA（Electronic Design Automation）工具具有的功能均无法完全满足自动添加屏蔽线的需求。
通过人工添加屏蔽线有诸多弊端无法解决：
a)、提取被屏蔽网络中的所有对象需要很大的工作量，容易有遗漏；
b)、计算被屏蔽对象的轮廓坐标需要很大的计算量，特殊的图形几乎无法靠人工计算；
c)、计算出的被屏蔽对象的轮廓坐标转换为屏蔽线的轮廓坐标需要很大的计算量，特殊的图形几乎无法靠人工计算；
d)、根据计算出来的屏蔽线的轮廓坐标，绘制出屏蔽线需要很大的工作量，复杂的屏蔽线轮廓几乎无法靠人工绘制；
e)、绘制出屏蔽线图形后，检查正确性和合理性需要很大的工作量；
f)、被屏蔽对象有任何设计上的改动，都需要重新计算/生成屏蔽线。
发明内容
针对现有方法的不足，本发明解决现有技术中根据人工计算得到屏蔽对象的坐标，手动对屏蔽对象绘制屏蔽线存在效率低、易错等问题。
本发明所采用的技术方案是：一种用于芯片测试的信号屏蔽线生成方法包括以下步骤：
获取需要屏蔽对象的外围轮廓图形的边界坐标，利用最近邻插值法计算屏蔽线的坐标，将屏蔽线的坐标连接构成屏蔽线的区间。
进一步的，利用最近邻插值法计算屏蔽线的坐标的公式为：
Xtar= (Wtar/ Wori)*Xori
Ytar= (Htar/ Hori)*Yori
Wtar= Wori+2*GAP
Htar= Hori+2*GAP
其中，Wori、Hori分别为原始图形的宽度和高度；Wtar、Htar分别目标图形的宽度和高度；Xori、Yori分别为原始图形的横纵坐标点；Xtar、Ytar分别为目标图形的横纵坐标点；GAP为目标图形相比原始图形的间距。
进一步的，屏蔽对象是由信号管脚、导电线和导电平面至少一种元件构成的图形。
可以根据需求设置不同的屏蔽对象，需要根据元件中的信号情况判断是否为屏蔽对象。
进一步的，屏蔽对象是通过skill工具从屏蔽对象的属性参数表中获得。
进一步的，信号管脚的属性参数包括：焊盘坐标、焊盘形状、管脚层。
进一步的，导电线的属性参数包括线的起点、线的中间节点、线的终点、线宽和线层。
进一步的，导电平面的属性参数包括外围边界和空腔。
进一步的，屏蔽对象还包括信号过孔。
进一步的，当信号过孔的过孔焊盘形状在屏蔽线的间距范围内时，将信号过孔设置在屏蔽线的区间内。
进一步的，屏蔽线的区间的类型包括完全屏蔽、屏蔽区间一端开口、只对当前层屏蔽或者对当前设计全部屏蔽。
本发明的有益效果：
1、可以自动提取EDA软件中的底层数据；自动分析被屏蔽对象的图形，被屏蔽对象包括导电平面，导电线、信号管脚，信号过孔；结合最近邻插值算法和用户自定义的屏蔽线参数，最终产生出正确的屏蔽线；人工干预少，执行速度快，执行结果正确性高；
2、通过改进EDA软件功能，实现屏蔽线生成的智能化，确保设计的正确性和完整性，对信号传输性能起到明确的保障，从而对芯片测试的一次性投产成功和良率的提高提供了明确的保障。
附图说明
图1是本发明的用于芯片测试的信号屏蔽线生成方法流程图；
图2是信号屏蔽两种场景；
图3分别为PCB导电平面对应的导电平面外围轮廓图；
图4分别为PCB导电线对应的导电线外围轮廓图；
图5分别为PCB信号管脚、信号过孔对应信号管脚、信号过孔外围轮廓图；
图6分别为PCB导电平面、导电线、信号管脚、信号过孔连接图和对应外围轮廓图；
图7为最近邻插值法示意图；
图8为绘制屏蔽线后的屏蔽对象示意图；
图9为存在信号过孔冲突的示意图；
图10为存在信号过孔冲突的屏蔽线绘制示意图；
图11为屏蔽线一端开口示意图；
图12为设计变更前后屏蔽线绘制示意图；
图13为不同屏蔽线的区间的类型的示意图；
图中，1、信号管脚；2、信号过孔；3、信号管脚外围轮廓；4、信号过孔外围轮廓；5、屏蔽线；6、第一屏蔽线；7、第二屏蔽线。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，此图为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图1所示，一种用于芯片测试的信号屏蔽线生成方法包括以下步骤：
通过skill工具获取信号传输网络、导电线、信号管脚、信号过孔、导电平面的参数；其中，信号传输网络是确定被屏蔽对象的网络属性；导电平面包括外围边界和空腔；导电线包括线的起点、线的中间节点、线的终点、线宽、线层；导电线通常有曲线，通过连接起点、若干中间节点和终点组成导电线；信号管脚包括焊盘坐标、焊盘形状、管脚层；信号过孔包括过孔焊盘坐标和过孔焊盘形状、过孔层；当屏蔽对象属于不同的图层时，可以对不同的图层分别进行处理。
如图3所示，左图为导电平面的PCB图，从导电平面的参数中提取导电平面的外围边界坐标，有些导电平面中包含空腔，无需对空腔处理；通过外围边界坐标绘制外围轮廓，如右图所示。
如图4所示，左图为导电线的PCB图，根据导电线的起点、终点和线宽，提取到导电线的外围轮廓，如右图所示。
如图5所示，左图为PCB的信号管脚图，信号管脚1包括方形和圆形等形状；信号过孔2包括圆形；右图为信号管脚外围轮廓3和信号过孔外围轮廓4。
如图6所示，上图为导电平面通过导电线与信号管脚连接图，下图为对应的外围轮廓连接图。
以导电平面、导电线与信号管脚构成的外围轮廓图为屏蔽对象绘制屏蔽线；利用最近邻插值法（Nearest）对屏蔽对象的外围轮廓进行放大；
如图7为最近邻插值法示意图，对应公式如下：
Xtar= (Wtar/ Wori)*Xori
Ytar= (Htar/ Hori)*Yori
Wtar= Wori+2*GAP
Htar= Hori+2*GAP
其中，Wori、Hori分别为原始图形的宽度和高度；Wtar、Htar分别目标图形的宽度和高度；Xori、Yori分别为原始图形的横纵坐标点；Xtar、Ytar分别为目标图形的横纵坐标点；GAP为目标图形相比原始图形的间距，即屏蔽线到被屏蔽对象之间的的间距。
如图8为在屏蔽对象周围绘制的屏蔽线5，屏蔽对象包括信号管脚、导电线和导电平面。
可以根据需求设置屏蔽对象，例如可以仅对图中4个信号管脚绘制屏蔽线5，也可以对图中所有元件整体绘制一条屏蔽线5；屏蔽线5的参数包括屏蔽线的线宽、屏蔽线到被屏蔽对象的间距和屏蔽线的区间。
图9为信号过孔2与屏蔽线5存在冲突，通过判断信号过孔2的过孔焊盘形状是否在屏蔽线5的间距范围内，如果在范围内则存在冲突，不在范围内则不存在冲突。
当存在冲突时，需要将信号过孔2设置在封闭的屏蔽线5的区间内，生成的屏蔽线图像如图10所示。
完全封闭的屏蔽线的区间可能对信号产生不良影响，可以根据实际需求，设定屏蔽线5的区间在某一端做开口处理，避免产生环路；如图11为屏蔽区间一端开口，左图为右边中间第二个信号管脚朝右开孔，右图为左边中间第二个信号管脚朝左开孔。
当如果设计出现变更，可以实现一键删除和一键更新屏蔽线5，如图12所示，当导电线走向发生变化时，根据本发明方法通过Skill程序一键更新屏蔽线5。
屏蔽线的区间的类型包括完全屏蔽、屏蔽区间一端开口、只对当前层屏蔽或者对当前设计全部屏蔽。
如图10为完全屏蔽，即导电线、信号管脚、信号过孔和导电平面同层设置，需要三个信号管脚的中间一个、两个信号过孔和导电平面完全屏蔽；如图13(a)中第一屏蔽线6和第二屏蔽线7分别为不同层，图13(b)和图13(c)分别对不同层单独进行屏蔽，即只对第一屏蔽线6的当前层屏蔽或只对第二屏蔽线7的当前层屏蔽；图13(d)为当前设计全部屏蔽，即对第一屏蔽线6和第二屏蔽线7的不同层全部屏蔽。
本发明可以自动提取EDA软件中的底层数据；自动分析被屏蔽对象的图形，被屏蔽对象包括导电平面，导电线、信号管脚，信号过孔；再结合最近邻插值算法和用户自定义的屏蔽线参数；最终产生出正确的屏蔽线，人工干预少，执行速度快，执行结果正确性高。
通过改进EDA软件功能，实现屏蔽线生成的智能化，确保设计的正确性和完整性，对信号传输性能起到明确的保障，从而对芯片测试的一次性投产成功和良率的提高提供了明确的保障。

Claims (9)

1.一种用于芯片测试的信号屏蔽线生成方法，其特征在于，包括以下步骤：
获取需要屏蔽对象的外围轮廓图形的边界坐标，利用最近邻插值法计算屏蔽线的坐标，将屏蔽线的坐标连接构成屏蔽线的区间；
利用最近邻插值法计算屏蔽线的坐标的公式为：
Xtar= (Wtar/ Wori)*Xori
Ytar= （Htar/ Hori）*Yori
Wtar= Wori+2*GAP
Htar= Hori+2*GAP
其中，Wori、Hori分别为原始图形的宽度和高度；Wtar、Htar分别目标图形的宽度和高度；Xori、Yori分别为原始图形的横纵坐标点；Xtar、Ytar分别为目标图形的横纵坐标点；GAP为目标图形相比原始图形的间距。
2.根据权利要求1所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，屏蔽对象是由信号管脚、导电线和导电平面至少一种元件构成的图形。
3.根据权利要求1所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，屏蔽对象是通过skill工具从屏蔽对象的属性参数表中获得。
4.根据权利要求2所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，信号管脚的属性参数包括：焊盘坐标、焊盘形状和管脚层。
5.根据权利要求2所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，导电线的属性参数包括线的起点、线的终点、线的中间节点、线宽和线层。
6.根据权利要求2所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，导电平面的属性参数包括外围边界和空腔。
7.根据权利要求2所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，屏蔽对象还包括信号过孔。
8.根据权利要求7所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，当信号过孔的过孔焊盘形状在屏蔽线的间距范围内时，将信号过孔设置在屏蔽线的区间内。
9.根据权利要求8所述的用于芯片测试的信号屏蔽线生成方法，其特征在于，屏蔽线的区间的类型包括完全屏蔽、屏蔽区间一端开口、只对当前层屏蔽或者对当前设计全部屏蔽。
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