CN117193864A - 一种用于信号链芯片的低功耗唤醒的设计方法和电路 - Google Patents

Abstract

本发明属于信号链芯片技术领域，公开了一种用于信号链芯片的低功耗唤醒的设计方法和电路，包括：上位机，上位机内设置有spi主机；芯片，芯片内设置有spi从机，spi从机用于正常模式下的spi通信其低功耗模式下处于掉电的状态；芯片内的其他模块在未唤醒前处于低功耗掉电的状态；spi主机与spi从机电连接；在兼容通用的SPI协议的基础上实现灵活的低功耗进入和低功耗退出控制；解决了低功耗唤醒需要时钟的弊端；可以兼容内部自动进入和唤醒的低功耗的模式，当芯片需要循环间隔启动采样时，两次采样的时间芯片自动进入低功耗模式，可以被上位机spi的访问来唤醒，以应对上位机紧急的访问需求。

Description

一种用于信号链芯片的低功耗唤醒的设计方法和电路

技术领域

本发明涉及信号链芯片技术领域，更具体地说，涉及一种用于信号链芯片的低功耗唤醒的设计方法和电路。

背景技术

现有技术中，信号链芯片的低功耗唤醒通常采用外部中断或轮询的方式，这些方法存在以下缺点：

功耗高：外部中断或轮询需要频繁地唤醒信号链芯片，导致功耗较高。

响应速度慢：外部中断或轮询需要一定的时间才能唤醒信号链芯片，导致响应速度较慢。

可靠性低：外部中断或轮询容易受到干扰，导致信号链芯片唤醒的可靠性较低。

为此，本申请提出一种用于信号链芯片的低功耗唤醒的设计方法和电路，以解决上述存在的问题。

发明内容

为了解决上述问题，本申请提供一种用于信号链芯片的低功耗唤醒的设计方法和电路。

本申请提供的一种用于信号链芯片的低功耗唤醒的设计方法和电路采用如下的技术方案：

一种用于信号链芯片的低功耗唤醒的电路，包括：

上位机，所述上位机内设置有spi主机；

芯片，所述芯片内设置有spi从机，所述spi从机用于正常模式下的spi通信其低功耗模式下处于掉电的状态；所述芯片内的其他模块在未唤醒前处于低功耗掉电的状态；

所述spi主机与所述spi从机电连接。

进一步地，所述spi主机向所述spi从机输入逻辑包括spi_csb、spi_clk和spi_mosi，其中spi_csb作为所述spi从机唤醒信号的唤醒逻辑；所述spi从机向所述spi主机的输入逻辑包括spi_miso。

一种用于信号链芯片的低功耗唤醒的设计方法，其特征在于，包括以下流程：

S1、唤醒信号spi_csb经过一串由延时单元组成的链后与原始的输入spi_csb做异或逻辑，会得到一定宽度的高脉冲。

S2、高脉冲输入给D触发器作为时钟输入，D端接入高电平，会触发Q产生持续的高电平1，这个持续的高电平会作为芯片的唤醒请求。

S3、芯片根据唤醒请求产生重新打开电源以及复位的动作，等待退出低功耗状态进入正常工作状态后，系统会产生唤醒应答信号来标识系统唤醒成功。

S4、wakeup_ack会输入到唤醒逻辑中的D触发器作为复位端，此后该D触发器会被复位为低电平0，从而撤销wakeup_req，直到下次芯片进入低功耗后再进入唤醒流程。

综上所述，本申请包括以下至少一个有益技术效果：

(1)在兼容通用的SPI协议的基础上实现灵活的低功耗进入和低功耗退出控制。

(2)解决了低功耗唤醒需要时钟的弊端，不需要内部保持有时钟。

(3)还可以兼容内部自动进入和唤醒的低功耗的模式，当芯片需要循环间隔启动采样时，两次采样的时间芯片自动进入低功耗模式，这个时候也可以被上位机spi的访问来唤醒，以应对上位机紧急的访问需求。

(4)芯片在低功耗模式下消耗功耗更小，可以延长穿戴产品的电池续航待机时间。

(5)具有可复用可移植的特性，方便扩展的其他芯片的低功耗设计产品中。

附图说明

图1为本申请的电路系统图；

图2为本申请的设计方法流程图；

图3为本申请的运行流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述；显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例：

以下结合附图1－3对本申请作进一步详细说明。

本申请实施例公开了一种用于信号链芯片的低功耗唤醒的电路，包括：

上位机，上位机内设置有spi主机；

芯片，芯片内设置有spi从机，spi从机用于正常模式下的spi通信其低功耗模式下处于掉电的状态；芯片内的其他模块在未唤醒前处于低功耗掉电的状态；

spi主机与spi从机电连接。

spi主机向spi从机输入逻辑包括spi_csb、spi_clk和spi_mosi，其中spi_csb作为所述spi从机唤醒信号的唤醒逻辑；spi从机向spi主机的输入逻辑包括spi_miso。

一种用于信号链芯片的低功耗唤醒的设计方法，包括以下流程：

S1、唤醒信号spi_csb经过一串由延时单元组成的链后与原始的输入spi_csb做异或逻辑，会得到一定宽度的高脉冲。

S2、高脉冲输入给D触发器作为时钟输入，D端接入高电平，会触发Q产生持续的高电平1，这个持续的高电平会作为芯片的唤醒请求。

S3、芯片根据唤醒请求产生重新打开电源以及复位的动作，等待退出低功耗状态进入正常工作状态后，系统会产生唤醒应答信号来标识系统唤醒成功。

S4、wakeup_ack会输入到唤醒逻辑中的D触发器作为复位端，此后该D触发器会被复位为低电平0，从而撤销wakeup_req，直到下次芯片进入低功耗后再进入唤醒流程。

Claims (3)

1.一种用于信号链芯片的低功耗唤醒的电路，其特征在于，包括：

上位机，所述上位机内设置有spi主机；

芯片，所述芯片内设置有spi从机，所述spi从机用于正常模式下的spi通信其低功耗模式下处于掉电的状态；所述芯片内的其他模块在未唤醒前处于低功耗掉电的状态；

所述spi主机与所述spi从机电连接。

2.根据权利要求1所述的一种用于信号链芯片的低功耗唤醒的电路，其特征在于：所述spi主机向所述spi从机输入逻辑包括spi_csb、spi_clk和spi_mosi，其中spi_csb作为所述spi从机唤醒信号的唤醒逻辑；所述spi从机向所述spi主机的输入逻辑包括spi_miso。

3.一种用于信号链芯片的低功耗唤醒的设计方法，其特征在于，包括以下流程：

S1、唤醒信号spi_csb经过一串由延时单元组成的链后与原始的输入spi_csb做异或逻辑，会得到一定宽度的高脉冲。

S2、高脉冲输入给D触发器作为时钟输入，D端接入高电平，会触发Q产生持续的高电平1，这个持续的高电平会作为芯片的唤醒请求。

S3、芯片根据唤醒请求产生重新打开电源以及复位的动作，等待退出低功耗状态进入正常工作状态后，系统会产生唤醒应答信号来标识系统唤醒成功。

S4、wakeup_ack会输入到唤醒逻辑中的D触发器作为复位端，此后该D触发器会被复位为低电平0，从而撤销wakeup_req，直到下次芯片进入低功耗后再进入唤醒流程。