CN117177570A - 形成微电子装置的方法及相关微电子装置、存储器装置和电子系统 - Google Patents

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CN117177570A CN202310640634.2A CN202310640634A CN117177570A CN 117177570 A CN117177570 A CN 117177570A CN 202310640634 A CN202310640634 A CN 202310640634A CN 117177570 A CN117177570 A CN 117177570A
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郑鹏园
Y·J·胡
P·R·K·埃尔拉
D·R·埃科诺米
B·L·科胡特克
A·拉伊
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Abstract

本公开涉及形成微电子装置的方法及相关微电子装置、存储器装置和电子系统。一种形成微电子装置的方法包含：形成竖直延伸穿过隔离材料到耦合到柱结构的导电触点结构的导电互连结构；在所述互连结构和第一隔离材料上形成金属硅化物材料；在所述金属硅化物材料上形成导电材料；以及在所述导电材料上方形成介电材料。所述方法还包含形成竖直延伸穿过所述介电材料、所述导电材料、所述金属硅化物材料和所述隔离材料的开口，以及形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口。

Description

形成微电子装置的方法及相关微电子装置、存储器装置和电 子系统
优先权要求
本申请要求2022年6月2日提交的“形成微电子装置的方法及相关微电子装置、存储器装置和电子系统(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES,MEMORY DEVICES,AND ELECTRONIC SYSTEMS)”的第63/365,760号美国临时专利申请的申请日的权益，且要求2023年4月26日提交的“形成微电子装置的方法及相关微电子装置、存储器装置和电子系统(METHODS OF FORMING MICROELECTRONICDEVICES,AND RELATED MICROELECTRONIC DEVICES,MEMORY DEVICES,AND ELECTRONICSYSTEMS)”的第18/307,698号美国专利申请的申请日的权益，每一专利申请的公开内容由此以全文引用并入本文中。
技术领域
在各种实施例中，本公开大体上涉及微电子装置和制造领域。更具体地，本公开涉及形成包含导电线(例如，数据线，也称为位线)的微电子装置的方法，且涉及相关装置和系统。
背景技术
电子行业的持续目标是要增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每一存储器裸片的存储器单元数目)。增加非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规3D NAND快闪存储器装置包含具有竖直存储器串的竖直存储器阵列，所述竖直存储器串包含延伸穿过包含导电材料和介电材料的一或多个堆叠结构中的开口的存储器单元。每个竖直存储器串可包含与竖直堆叠式存储器单元的串联组合串联耦合的至少一个选择装置。相比于具有常规平面(例如，二维)晶体管布置的结构，此类配置准许通过在裸片上向上(例如，竖直地)构建阵列来使较大数目的切换装置(例如，晶体管)位于一个单位的裸片区域(即，所占作用表面的长度和宽度)中。
随着导电特征的尺寸和间隔减小，多层级接线结构已用于存储器装置(例如，3DNAND快闪存储器装置)中以将导电特征彼此电连接。存储器装置包含在不同层级处的接线结构，其中所述接线结构由导电材料形成以提供穿过存储器装置的导电通路。随着导电特征的尺寸和间隔继续减小，导电特征的电阻率和存储器装置内的邻近导电特征之间的寄生(例如，杂散)电容增加。增加的寄生电容可在存储器装置的使用和操作期间实现较高功率需求和信号延迟。此外，随着导电特征的尺寸和间隔减小，存储器装置内的邻近导电特征之间的短接容限减小。存储器装置内的压缩特征还可减小侧向邻近的导电特征之间的短接容限。
发明内容
在一些实施例中，一种形成微电子装置的方法包含形成导电互连结构，所述导电互连结构竖直延伸穿过隔离材料到耦合到柱结构的导电触点结构。在所述互连结构和第一隔离材料上形成金属硅化物材料。在所述金属硅化物材料上形成导电材料。在所述导电材料上方形成介电材料。形成竖直延伸穿过所述介电材料、所述导电材料和所述金属硅化物材料且进入所述隔离材料中的开口。形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口。
在额外实施例中，一种微电子装置包含：柱结构，其包括半导体材料；绝缘材料，其覆盖所述柱结构；导电互连结构，其延伸穿过隔离材料且与所述柱结构电连通；金属硅化物结构，其处于所述绝缘材料和所述导电互连结构上；导电线结构，其处于所述金属硅化物结构上；介电结构，其处于所述导电线结构上方；以及额外绝缘材料，其处于所述介电结构上方且水平上跨越且在所述介电结构之间延伸。
在另外的实施例中，一种存储器装置包含：堆叠结构，其包含各自包括竖直邻近绝缘材料的导电材料的叠层；隔离材料，其竖直上覆盖所述堆叠结构；柱结构，其包括竖直延伸穿过所述堆叠结构且进入所述隔离材料中的半导体材料，所述柱结构与所述堆叠结构的所述叠层的所述导电材料的相交处形成竖直延伸的存储器单元串；导电互连结构，其在所述隔离材料内且竖直上覆盖所述柱结构且与所述柱结构电连通；金属硅化物结构，其处于所述隔离材料和所述导电互连结构上；以及数字线结构，其处于所述金属硅化物结构上且个别地具有大于或等于约100nm的平均晶粒度。
附图说明
图1A到1F是根据本公开的实施例的形成微电子装置的方法的各个处理阶段的微电子装置结构的简化的部分纵向横截面图；
图1G是沿图1F中的A-A线截取的处于图1F的处理阶段的微电子装置结构的简化的部分侧向横截面图；
图1H是沿图1F中的B-B线截取的处于图1F的处理阶段的微电子装置结构的简化的部分侧向横截面图；
图2A是根据本公开的实施例的形成于金属硅化物内衬上的导电材料的晶粒分布的简图；
图2B是参考图2A所描述的在金属硅化物内衬不存在的情况下形成的导电材料的晶粒分布的简图；
图3是根据本公开的实施例的电子装置的部分剖面透视图；
图4是根据本公开的实施例的电子系统的框图；以及
图5是根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
本文中描述包含在导电线(例如，数据线、位线)下方的金属硅化物内衬的微电子装置(例如，设备、半导体装置、存储器装置)，以及形成微电子装置的相关系统和方法。所述微电子装置包含竖直延伸穿过第一隔离材料的柱结构。金属硅化物内衬安置在柱结构上方。根据由金属硅化物内衬提供的模板，导电线直接竖直邻近于金属硅化物内衬形成，且以操作方式耦合到柱结构。介电结构形成于导电线上方。开口经形成以在侧向相邻导电线之间水平延伸。第二隔离材料形成于介电结构上方且可至少部分地填充所述开口。如果第二隔离材料经形成以仅部分地(例如，并未完全地)填充开口，则开口的剩余部分可形成侧向插置在侧向相邻导电线之间的气隙。
可选择金属硅化物内衬的配置(例如，材料组成、密度、晶粒度、晶粒度分布)以提供用于形成导电线的所要模板。与通过常规方法形成的常规导电线相比，所述导电线可经形成以具有增加的晶粒度、减小的电阻率和增加的张应力。增加的张应力可有利地补偿覆盖介电结构所呈现的压缩应力。与通过常规方法形成的常规导电线相比，导电线的电阻率可在约5％到约20％的范围内减小。相比于通过常规方法形成的常规微电子装置，减小的电阻率可有利地准许形成相对较薄的导电线且增强特征密度和装置小型化。
以下描述提供具体细节，例如材料类型、材料厚度和工艺条件，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的普通技术人员应理解，可在不采用这些特定细节的情况下实践本文公开的实施例。实际上，所述实施例可结合半导体行业中采用的常规制造技术实践。另外，本文中提供的描述不形成电子装置的完整描述或用于制造电子装置的完整过程流程，且下文描述的结构不形成完整电子装置。下文仅详细地描述理解本文中所描述的实施例所必要的那些过程动作和结构。可使用常规技术执行额外动作以形成完整电子装置。
除非另有指示，否则本文中所描述的材料可通过包含但不限于以下各项的常规技术形成：旋涂、毯覆式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强型ALD、物理气相沉积(PVD)(包含溅镀、蒸镀、电离PVD和/或等离子体增强CVD)，或外延生长。替代地，材料可原位生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的普通技术人员选择。除非上下文另有指示，否则可通过包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平坦化(例如，化学机械平坦化)或其它已知方法的任何合适技术实现材料移除。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、电子装置或电子系统的实际视图。预期图中所描绘的形状将因例如制造和/或技术或公差而有变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区域，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为盒形的区域可能具有粗略和/或非线性特征，且说明或描述为圆形的区域可能包含一些粗略和/或线性特征。此外，所说明的锐角可能被圆化，且反之亦然。因此，图中所说明的区域在本质上是示意性的，且其形状并不意图说明区域的精确形状且不限制本发明权利要求的范围。各图未必按比例绘制。另外，图之间的共同元件可保持相同数字标号。
除非上下文另作明确指示，否则如本文所使用，单数形式“一”和“所述”还旨在包含复数形式。
如本文中所使用，“和/或”包含相关联的所列项目中的一或多者的任何组合和所有组合。
如本文中所使用，关于特定参数的数值的“约”或“大约”包含所述数值和所属领域的普通技术人员将理解的处于所述特定参数的可接受公差内的数值变异度。举例来说，关于数值的“约”或“大约”可包含额外数值，所述额外数值处于所述数值的90.0％到110.0％范围内，例如处于所述数值的95.0％到105.0％范围内，处于所述数值的97.5％到102.5％范围内，处于所述数值的99.0％到101.0％范围内，处于所述数值的99.5％到100.5％范围内，或处于所述数值的99.9％到100.1％范围内。
如本文所使用，空间相对术语，例如“下方”、“下”、“下部”、“底部”“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”等，可为了易于描述而使用以描述图中所说明的一个元件或特征与其它(多个)元件或(多个)特征的关系。除非另外指定，否则除图中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图中的材料倒置，则被描述为在其它元件或特征“下”或“下方”或“下面”或“底部”的元件将定向为所述其它元件或特征“上方”或“顶部”。因此，术语“下”可取决于使用术语的上下文而涵盖上方和下方两种定向，这对于所属领域的普通技术人员来说将是显而易见的。材料可能以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词相应地进行解释。
如本文中所使用，将元件称为在另一元件“上”或“上方”意指且包含所述元件直接在另一元件的顶部上、邻近于(例如，侧向邻近于、竖直邻近于)另一元件、直接在另一元件下方，或与另一元件直接接触。这还包含所述元件间接在另一元件的顶部上、邻近于(例如，侧向邻近于、竖直邻近于)另一元件、在另一元件下方或附近、在其间存在其它元件。相比之下，当元件被称为“直接在另一元件上”或“紧邻另一元件”时，不存在居间元件。
如本文中所使用，词组“耦合到”是指以操作方式彼此连接的结构，例如通过直接欧姆连接或通过间接连接(例如，借助于另一结构)电连接的结构。
如本文所使用，术语“经配置”是指以预定方式促进至少一个结构和至少一个设备中的一或多者的操作的所述结构和所述设备中的一或多者的大小、形状、材料组成和布置。
如本文所使用，“存储器装置”意指且包含呈现存储器功能但不必限于存储器功能的电子装置。换句话说，且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规非易失性存储器，例如常规NAND存储器；常规易失性存储器，例如常规DRAM)，且还包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、组合逻辑和存储器的电子装置，或并入有存储器的图形处理单元(GPU)。
如本文所使用，术语“集成电路”或“集成电路装置”可指“微电子装置”或“纳米电子装置”，其中的每一者都可与检查所呈现的关键尺寸相关联。术语“集成电路”包含但不限于存储器装置以及可并入有或可不并入有存储器的其它装置(例如，半导体装置)。术语“集成电路”可包含但不限于逻辑装置。术语“集成电路”可包含但不限于处理器装置，例如中央处理单元(CPU)或图形处理单元(GPU)。术语“集成电路”可包含但不限于射频(RF)装置。此外，除其它功能以外，“集成电路”装置还可并入有存储器，例如包含处理器和存储器的所谓的“芯片上系统”(SoC)，或包含逻辑和存储器的集成电路装置。此外，“集成电路”装置可并入有存储器以及其它功能，例如所谓的“分解式裸片装置”，其中不同集成电路组件经相关联以产生更高的功能，例如包含单独处理器、单独存储器、处理器和存储器的SoC的功能，或包含逻辑和存储器的集成电路装置的功能。分解式裸片装置可以是封装内系统(SiP)组合件，其包含至少一个逻辑处理器、至少一个图形处理器、例如3D NAND存储器装置的至少一个存储器装置、至少一个射频装置、至少一个模拟装置(例如电容器、电感器、电阻器、巴伦(balun))中的至少两者，且这若干的至少一个SiP装置等可组装且与至少一个嵌入式多裸片互连桥(EMIB)装置连接，且所述装置中的至少两者可利用穿硅通孔(TSV)技术组装。
如本文中所使用，术语“可选择性地蚀刻”意指且包含相对于暴露于给定蚀刻化学物质和/或工艺条件的另一材料，响应于暴露于相同蚀刻化学物质和/或工艺条件而呈现更大蚀刻速率的材料。举例来说，所述材料可呈现比另一种材料的蚀刻速率大至少约五倍的蚀刻速率，例如比另一种材料的蚀刻速率大约十倍、约二十倍或约四十倍的蚀刻速率。所属领域的普通技术人员可选择用于选择性地蚀刻所要材料的蚀刻化学物质和蚀刻条件。
如本文中所使用，术语“间距”是指两个邻近(例如，相邻)特征中的相同点之间的距离。
如本文中所使用，描述为彼此“相邻”的特征(例如，区域、结构、装置)意指且包含彼此最接近(例如，最靠近)定位的所公开身份(或多个身份)的特征。不匹配“相邻”特征的所公开身份(或多个身份)的额外特征(例如，额外区域、额外结构、额外装置)可安置在所述“相邻”特征之间。换句话说，“相邻”特征可定位成彼此直接邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的身份以外的身份的至少一个特征定位在“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指且包含位于彼此竖直最接近(例如，竖直最靠近)处的具有所公开身份(或多个身份)的特征。此外，描述为彼此“水平相邻”的特征意指且包含彼此水平最接近(例如，水平最靠近)定位的具有所公开身份(或多个身份)的特征。
如本文中所使用，“导电材料”意指且包含例如以下中的一或多种的导电材料：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)和导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意指且包含由导电材料形成且包含导电材料的结构。
如本文中所使用，“绝缘材料”意指且包含电绝缘材料，例如至少一种介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)和氧化镁(MgOx)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiNy))、至少一种介电氮氧化物材料(例如，氮氧化硅(SiOxNy))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))中的一或多种。本文中包含“x”、“y”和“z”中的一或多者的化学式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCy、SiCxOyHz、SiOxCzNy)表示含有一种元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比和不严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可以是整数或可以是非整数。如本文中所使用，术语“非化学计量化合物”意指且包含具有无法由明确限定的自然数的比表示且违反定比定律(law of definiteproportions)的某一元素组成的化合物。另外，“绝缘结构”意指且包含由绝缘材料形成且包含绝缘材料的结构。
如本文中所使用，“半导体材料”或“半导电材料”是指具有介于绝缘材料的电导率与导电材料的电导率之间的电导率的材料。举例来说，半导体材料可在室温下具有介于约10-8西门子/厘米(S/cm)与约104S/cm(106S/m)之间的电导率。半导体材料的实例包含在元素周期表的列IV中找到的元素，例如硅(Si)、锗(Ge)和碳(C)。半导体材料的其它实例包含化合物半导体材料，例如但不限于二元化合物半导体材料(例如，砷化镓(GaAs))、三元化合物半导体材料(例如，AlXGa1-XAs)，和四元化合物半导体材料(例如，GaXIn1-XAsYP1-Y)。化合物半导体材料可包含但不限于来自元素周期表的列III和V(III-V半导体材料)或来自元素周期表的列II和VI(II-VI半导体材料)的元素的组合。半导体材料的其它实例包含氧化物半导体材料，例如氧化锌锡(ZnxSnyO，通常称为“ZTO”)、氧化铟锌(InxZnyO，通常称为“IZO”)、氧化锌(ZnxO)、氧化铟镓锌(InxGayZnzO，通常称为“IGZO”)、氧化铟镓硅(InxGaySizO，通常称为“IGSO”)、氧化铟钨(InxWyO，通常称为“IWO”)、氧化镓(GaxO)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、其它二元金属氧化物、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)、氧化锆锌锡(ZrxZnySnzO)和其它类似材料。
如本文中所使用，术语“均质”意指包含于特征(例如，材料、结构)中的元素的相对量在特征的整个不同部分(例如，不同水平部分、不同竖直部分)中不发生变化。相反地，如本文所使用，术语“异质”意指包含于特征(例如，材料、结构)中的元素的相对量在特征的整个不同部分中发生变化。如果特征是异质的，则包含于特征中的一或多种元素的量可逐步变化(例如，突然改变)，或可在特征的整个不同部分中连续地变化(例如，逐渐改变，如线性地、抛物线性地改变)。特征可例如由至少两种不同材料的堆叠形成且包含至少两种不同材料的堆叠。
如本文中所使用，关于给定参数、性质或条件的术语“基本上”意指且包含所属领域的普通技术人员将理解的给定参数、性质或条件符合变异度(例如可接受容差)的程度。举例来说，取决于基本上符合的特定参数、性质或条件，所述参数、性质或条件可符合至少90.0％，符合至少95.0％，符合至少99.0％，符合至少99.9％，或甚至符合100.0％。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“侧向”是关于结构的主平面且未必由地球重力场限定。“水平”或“侧向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于所述结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对大面积的结构表面限定。参考各图，“水平”或“侧向”方向可垂直于所指示“Z”轴，且可平行于所指示“X”轴和/或平行于所指示“Y”轴；且“竖直”或“纵向”方向可平行于所指示“Z”轴，可垂直于所指示“X”轴，且可垂直于所指示“Y”轴。
图1A到1H是说明根据本公开的实施例的形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的方法的不同处理阶段的微电子装置结构的各个视图(在下文进一步详细描述)。为便于描述图1A到1H中所描绘的特征，将图1A到1H中所展示的第一方向限定为X方向。将图1A到1F中所展示的横向于(例如，垂直于)第一方向的第二方向限定为Z方向。将图1G和1H中所展示的横向于第一方向和第二方向中的每一者的第三方向限定为Y方向。如图3中所展示，限定类似方向，如下文更详细地论述。结合下文提供的描述，对于所属领域的普通技术人员将显而易见的是，本文中所描述的方法可用于形成各种装置。换句话说，每当期望形成集成电路装置时，可使用本公开的方法。
图1A是根据本公开的实施例的形成微电子装置的方法的处理阶段期间的微电子装置结构100的简化的部分纵向横截面图。如图1A中所展示，微电子装置结构100可经形成以包含第一隔离材料102、部分地竖直延伸穿过第一隔离材料102的与导电插塞结构106的上部部分接触(例如，物理接触、电接触)的柱结构104，以及与导电插塞结构106接触(例如，物理接触、电接触)的触点结构110。
第一隔离材料102可由至少一种介电材料形成且包含至少一种介电材料，例如介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、介电氮化物材料(例如，SiNy)、介电氮氧化物材料(例如，SiOxNy)和介电碳氧氮化物材料(例如，SiOxCzNy)中的一或多种。在一些实施例中，第一隔离材料102由SiO2形成且包含SiO2。在一些实施例中，第一隔离材料102可形成于微电子装置结构100的一或多个额外特征(例如，材料、结构、装置、区域)上或上方。借助于非限制性实例，隔离材料102可形成于堆叠结构上或上方，所述堆叠结构包含布置成叠层的导电材料和绝缘材料的竖直交替序列。叠层中的每一者可个别地包含与绝缘材料竖直相邻的导电材料。
柱结构104可部分地(例如，并未完全地)竖直延伸穿过第一隔离材料102。柱结构104的部分还可竖直延伸穿过竖直上在第一隔离材料102下方的额外特征(例如，堆叠结构)。柱结构104可形成于微电子装置结构100的阵列区域中，且可被配置为存储器单元柱结构，从而促进在微电子装置结构100的阵列区域内形成竖直延伸的存储器单元串，如下文进一步详细描述。
柱结构104可个别地呈现期望的几何配置(例如，大小、形状)，且还可在微电子装置结构100的阵列区域内以期望的方式相对于彼此分布。在一些实施例中，阵列区域呈现柱结构104的六边形分布(例如，六边形图案)。彼此水平相邻的柱结构104之间的间距可在约20nm到约200nm(例如约20nm到约50nm、约50nm到约100nm、约100nm到约150nm，或约150nm到约200nm)的范围内。个别柱结构104沿水平方向的关键尺寸可在约20nm到约200nm(例如约20nm到约50nm、约50nm到约100nm、约100nm到约150nm或约150nm到约200nm)的范围内。柱结构104可形成于竖直延伸(例如，在Z方向上)穿过微电子装置结构100的第一隔离材料102和下方额外特征(例如，堆叠结构)的开口内且可至少部分地填充所述开口。柱结构104可为高纵横比(HAR)结构，例如具有至少约20:1、至少约50:1、至少约100:1、至少约150:1或至少约200:1的HAR的结构。部分地限定开口的第一隔离材料102的侧壁可基本上竖直或倾斜。
柱结构104可各自个别地由材料堆叠形成且包含所述材料堆叠。举例来说，柱结构104中的每一者可包含包围介电填充材料104b(例如，介电氧化物、介电氮化物、空气)的单元膜104a。举例来说，单元膜104a可包含电荷阻挡材料，例如第一介电氧化物材料(例如，SiOx，例如SiO2；AlOx，例如Al2O3)；电荷捕集材料，例如介电氮化物材料(例如，SiNy，例如Si3N4)；隧道介电材料，例如第二介电氧化物材料(例如，SiOx，例如SiO2)；以及沟道材料，例如半导体材料(例如，硅，例如多晶Si)。为了易于理解附图和相关描述，在图1A中将单元膜104a描绘为单个膜。然而，应理解，每个柱结构104的单元膜104a包含多个膜的堆叠。电荷阻挡材料可形成于微电子装置结构100的限定含有柱结构104的开口的表面上；电荷捕集材料可由电荷阻挡材料水平包围；隧道介电材料可由电荷捕集材料水平包围；沟道材料可由隧道介电材料水平包围；且介电填充材料104b可由沟道材料水平包围。
柱结构104与在隔离材料102下方的堆叠结构中的导电结构的相交处可限定堆叠结构内彼此串联耦合的竖直延伸的存储器单元串。在一些实施例中，在堆叠结构的不同叠层内形成于导电结构与柱结构104的相交处的存储器单元包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(经带/势垒设计的TANOS)存储器单元，其中的每一者是MONOS存储器单元的子集。在另外的实施例中，存储器单元包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。浮动栅极可水平介于柱结构104的中心结构与堆叠结构的不同叠层的导电结构之间。
仍参考图1A，导电插塞结构106(例如，漏极触点插塞)可形成于柱结构104的上部部分内。导电插塞结构106可形成为竖直上处于柱结构104的填充材料104b上或上方，且向内侧向邻近于柱结构104的单元膜104a的沟道材料。导电插塞结构106可由半导体材料形成且包含半导体材料，例如多晶硅、硅锗和锗中的一或多者。导电插塞结构106可经导电掺杂。
触点结构110(例如，导电触点、数字线触点)可形成于导电插塞结构106上或上方。举例来说，触点结构110可经形成以物理接触导电插塞结构106的上表面。
触点结构110可由至少一种导电材料形成且包含所述至少一种导电材料，例如至少一种金属、至少一种合金、至少一种导电金属氧化物、至少一种导电金属氮化物、至少一种导电金属硅化物和至少一种导电掺杂半导体材料中的一或多种。借助于非限制性实例，触点结构110可由以下中的一或多者形成且包含以下中的一或多者：钨(W)、氮化钨(WNy)、镍(Ni)、钽(Ta)、氮化钽(TaNy)、硅化钽(TaSix)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al)、钼(Mo)、钛(Ti)、氮化钛(TiNy)、硅化钛(TiSix)、氮化钛硅(TiSixNy)、氮化钛铝(TiAlxNy)、氮化钼(MoNx)、铱(Ir)、氧化铱(IrOx)、钌(Ru)、氧化钌(RuOx)和导电掺杂硅。在一些实施例中，触点结构110个别地由钨(W)形成且包含钨。
触点结构110的侧壁可以是基本上竖直的，可以是倾斜的(例如，渐缩)。个别触点结构110的侧壁可呈现渐缩轮廓，其中触点结构110的上部部分具有比其下部部分更大的水平尺寸(例如，水平宽度、水平直径)，如图1A中所展示。在额外实施例中，触点结构110的侧壁呈现与图1A中所描绘的那些轮廓不同的轮廓，例如基本上正交(例如，基本上矩形)轮廓、盘形轮廓或不同轮廓。个别触点结构110的一部分(例如，接近触点结构110的上表面112的上部部分)可水平延伸超出以操作方式与之相关联(例如，竖直上处于下方且与之电连通)的柱结构104的水平边界(例如，侧壁)。第一隔离材料102的部分可包围且基本上覆盖触点结构110的侧壁和上表面112。
参考接下来的图1B，其为处于形成微电子装置的方法的在图1A的处理阶段之后的处理阶段的微电子装置结构100的简化的部分纵向横截面图，互连结构114(例如，触点通孔、位线通孔)可经形成以竖直延伸穿过第一隔离材料102的部分且接触触点结构110。互连结构114可例如经形成以物理接触(例如，“着陆于”)触点结构110的上表面112。举例来说，覆盖触点结构110的第一隔离材料102的部分可被移除(例如，通过常规光刻图案化和蚀刻工艺)以形成覆盖且部分暴露触点结构110的上表面112的开口(例如，通孔)，导电材料可形成于开口内，且开口的边界(例如，水平边界、竖直边界)之外的导电材料部分可被移除(例如，通过CMP工艺)以形成互连结构114。开口可至少部分地由第一隔离材料102的侧壁和触点结构110的上表面112限定。
如图1B中所展示，互连结构114可经形成以具有与触点结构110的上表面112相比相对较小的水平面积，且互连结构114的水平中心可相对于触点结构110的水平中心侧向偏移(例如，偏心、交错定位)。另外，互连结构114中的至少一者具有与图1B中所展示的那些不同的水平面积(例如，更大的水平面积、更小的水平面积)，和/或互连结构114中的至少一者的水平中心可与触点结构110中的至少一者的水平中心基本上对准。互连结构114从触点结构110竖直延伸(例如，在Z方向上)。互连结构114的上边界(例如，上表面)可形成为与隔离材料102的上边界(例如，上表面)基本上共平面。
互连结构114可由至少一种导电材料形成且包含所述至少一种导电材料，例如至少一种金属、至少一种合金、至少一种导电金属氧化物、至少一种导电金属氮化物、至少一种导电金属硅化物和至少一种导电掺杂半导体材料中的一或多种。借助于非限制性实例，互连结构114可以由以下中的一或多者形成且包含以下中的一或多者：W、WNy、Ni、Ta、TaNy、TaSix、Pt、Cu、Ag、Au、Al、Mo、Ti、TiNy、TiSix、TiSixNy、TiAlxNy、MoNx、Ir、IrOx、Ru、RuOx和导电掺杂硅。在一些实施例中，互连结构114由钨(W)形成且包含钨。互连结构114可包含或可不包含与触点结构110基本上相同的材料组成。
参考接下来的图1C，其为处于形成微电子装置的方法的在图1B的处理阶段之后的处理阶段的微电子装置结构100的简化的部分纵向横截面图，内衬材料116形成(例如，沉积)在第一隔离材料102和互连结构114上或上方。内衬材料116可以是如所形成的非晶形。内衬材料116可在第一隔离材料102和互连结构114的上表面上或上方基本上连续地水平延伸。另外，内衬材料116的上表面可基本上为平面的，且可基本上平行于第一隔离材料102和互连结构114的上表面而延伸。内衬材料116可经形成以具有在约10埃到约/>的范围内的竖直厚度(例如，高度)，例如约/>到约/>约/>到约/>约/>到约/>约/>到约/>约/>到约/>约/>到约/>约/>到约/>约/>到约约/>到约/>约/>到约/>或约/> 到约/>
内衬材料116可由金属硅化物材料形成且包含金属硅化物材料，例如硅化钨(WSix)、硅化钽(TaSix)、硅化钛(TiSix)、硅化镍(NiSix)或硅化铜(CuSix)中的一或多者。在一些实施例中，内衬材料116由硅化钨(WSix)形成且包含硅化钨。内衬材料116可包含单种(例如，仅一种)金属硅化物材料，或可包含多种(例如，多于一种)金属硅化物材料。举例来说，内衬材料116可包含两种或更多种金属硅化物材料的堆叠。金属硅化物材料可包含化学计量的硅或非化学计量的硅。此外，内衬材料116可任选地包含一或多种添加剂以增加内衬材料116的结晶温度。一或多种添加剂可在约5重量％(wt％)到约10wt％范围内存在于内衬材料116中。内衬材料116可改善随后形成的导电材料与互连结构114之间的粘附，如下文参考图1D进一步详细描述。
内衬材料116的顶部表面可充当形成于其上的导电材料的模板。可选择内衬材料116中硅的量以促进模板的期望特性。举例来说，内衬材料116中硅的量可在约1摩尔％(mol％)到约60mol％的范围内，例如约1mol％到约5mol％、约1mol％到约10mol％、约1mol％到约13mol％、约5mol％到约15mol％、约10mol％到约20mol％、约13mol％到约54mol％、约15mol％到约30mol％、约20mol％到约40mol％、约20mol％到约50mol％、约30mol％到约40mol％、约30mol％到约50mol％、约40mol％到约50mol％、约40mol％到约60mol％、约50mol％到约60mol％，或约54mol％到约60mol％。另外，还可选择内衬材料116内的金属硅化物粒子的平均晶粒度以促进模板的期望特性。举例来说，内衬材料116的金属硅化物材料的平均晶粒度可在约0.2纳米(nm)到约2nm的范围内，例如约0.2nm到约0.5nm、约0.2nm到约1nm、约0.2nm到约1.5nm、约0.5nm到约1nm、约0.5nm到约1.2nm、约0.5到约2nm、约1nm到约1.5nm、约1nm到约2nm、约1.2nm到约2nm，或约1.5nm到约2nm。在一些实施例中，内衬材料116至少基本上是非晶形的。
参考接下来的图1D，其为处于形成微电子装置的方法的在图1C的处理阶段之后的处理阶段的微电子装置结构100的简化的部分纵向横截面图，导电材料118可形成于内衬材料116上或上方，且介电材料120可形成于导电材料118上或上方。导电材料118可经形成以在内衬材料116上或上方基本连续地水平延伸，且可呈现基本上平行于内衬材料116的上表面延伸的基本上平坦的上表面。另外，介电材料120可经形成以在导电材料118上或上方基本连续地水平延伸，且可呈现基本上平行于导电材料118的上表面延伸的基本上平坦的上表面。
导电材料118可具有对应于随后形成的导电结构124(例如，数据线、数字线、位线)的所要竖直厚度(例如，基本上相同)的竖直厚度，如参考图1E和1F更详细地描述。举例来说，导电材料118可经形成以具有大于或等于约的竖直厚度，例如在约/>到约约/>到约/>约/>到约/>约/>到约/>约/> 到约约/>到约/>约/>到约/>约/>到约/>约/> 到约约/>到约/>约/>到约/>或约/>到约/>的范围内。在一些实施例中，导电材料118经形成以具有在约/>到约/>范围内的竖直厚度。
导电材料118可由至少一种导电材料形成且包含所述至少一种导电材料，例如金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物和导电掺杂半导体材料中的一或多种。借助于非限制性实例，导电材料118可由以下中的一或多者形成且包含以下中的一或多者：W、WNy、Ni、Ta、TaNy、TaSix、Pt、Cu、Ag、Au、Al、Mo、Ti、TiNy、TiSix、TiSixNy、TiAlxNy、MoNx、Ir、IrOx、Ru、RuOx和导电掺杂硅。在一些实施例中，导电材料118由钨(W)形成且包含钨。导电材料118可包含与触点结构110和/或互连结构114基本上相同的材料组成或不同的材料组成。
导电材料118的平均晶粒度(例如，均值晶粒度)可由内衬材料116的配置(例如，材料组成、硅浓度、晶粒度)控制。导电材料118的平均晶粒度可大于或等于约200nm，在约200nm到约800nm、约200nm到约700nm、约250nm到约700nm、约250nm到约650nm、约300nm到约650nm、约350nm到约650nm、约400nm到约650nm、约450nm到约650nm、约500nm到约650nm、约500nm到约600nm或约550nm到约600nm的范围内。在一些实施例中，导电材料118的平均晶粒度在约250nm到约650nm的范围内。导电材料118的晶粒可个别地具有在约100nm到约1000nm范围内的晶粒度，例如约100到约800nm、约200到约700nm或约250nm到约650nm。在一些实施例中，通过PVD工艺形成导电材料118，从而允许使用内衬材料116作为模板将导电材料118的平均晶粒度控制在约200nm到约800nm的范围内。
导电材料118可经调配且经配置以具有期望张应力。导电材料呈现的张应力可由内衬材料116的配置(例如，材料组成、硅浓度、晶粒度)控制。导电材料118可例如经形成以具有大于约1000MPa的张应力。举例来说，导电材料118可具有在约1000MPa到约1500MPa、约1000MPa到约2000MPa、约1500MPa到约1800MPa、约1500MPa到约2000MPa、约1500MPa到约2600MPa、约1800MPa到约2000MPa、约1800MPa到约2200MPa、约1800MPa到约2600MPa、约2000MPa到约2200MPa或约2000MPa到约2600MPa的范围内的张应力。导电材料118，受其下方充当实现导电材料118的晶粒度和相关联性质的模板的内衬材料116影响，与不存在内衬材料116的情况下形成的导电材料相比可具有更大张应力。
继续参考图1D，介电材料120可由相对于导电材料118和内衬材料116可选择性移除(例如，可选择性蚀刻)的材料形成且包含所述材料。介电材料120可充当掩模材料(例如，硬掩模材料)。借助于非限制性实例，介电材料120可由以下中的一或多者形成且包含以下中的一或多者：非晶碳、介电氧化物材料(例如，氧化硅、氧化铝)、介电氮化物材料(例如，氮化硅)、介电碳氧化物材料(例如，碳氧化硅)和介电氮氧化物材料(例如，氮氧化硅)。在一些实施例中，介电材料120由非晶碳形成且包含非晶碳。在额外实施例中，介电材料120由氮化硅(例如，Si3N4)形成且包含氮化硅。在另外的实施例中，介电材料120由氧化硅(例如，SiO2)形成且包含氧化硅。介电材料120可为均质的或可为异质的。
接下来参考图1E，其为处于形成微电子装置的方法的在图1D的处理阶段之后的处理阶段的微电子装置结构100的简化的部分纵向横截面图，介电材料120(图1D)、导电材料118(图1D)、内衬材料116(图1D)和第一隔离材料102的部分可被移除以形成开口122(例如，沟槽)。开口122可竖直地终止于第一隔离材料102内，例如，竖直上覆盖触点结构110的的上表面112的位置处。如图1E中所展示，开口122的形成可形成来自介电材料120(图1D)的剩余部分的介电结构128、来自导电材料118(图1D)的剩余部分的导电结构124(例如，导电线，例如数字线)、来自内衬材料116(图1D)的剩余部分的内衬结构126，以及来自第一隔离材料102的剩余上部部分的隔离材料突出部130。开口122可个别地沿X方向水平插置在水平相邻导电结构124(且因此，水平相邻介电结构128、水平相邻内衬结构126和水平相邻隔离材料突出部130)之间，且可沿Y方向彼此平行地延伸。
开口122可通过首先图案化介电材料120(图1D)以形成初始开口且接着使初始开口竖直延伸到导电材料118(图1D)、内衬材料116(图1D)和第一隔离材料102中而形成。举例来说，介电材料120(图1D)可经历采用光刻图案化和各向异性蚀刻的第一材料移除工艺，且接着可将介电结构128的所得图案用作掩模以用于采用各向异性蚀刻的至少一个额外材料移除工艺以形成开口122。
限定开口122的水平边界的介电结构128、导电结构124、内衬结构126和隔离材料突出部130中的每一者的侧壁可基本上竖直定向且基本上为平坦的。在额外实施例中，介电结构128、导电结构124、内衬结构126和隔离材料突出部130中的一或多者的侧壁至少部分地竖直倾斜和/或至少部分地不平坦。介电结构128、导电结构124、内衬结构126和隔离材料突出部130可经配置以使得介电结构128、导电结构124、内衬结构126和隔离材料突出部130中的每一者的外侧表面的至少一部分沿着其至少一侧形成细长的连续部分。举例来说，限定开口122的介电结构128、导电结构124、内衬结构126和隔离材料突出部130中的每一者的侧壁可沿X方向彼此基本上水平对准。介电结构128、导电结构124、内衬结构126和隔离材料突出部130可沿X方向具有基本上均匀的宽度。
开口122可经形成以具有任何合适的竖直尺寸(例如，Z方向上的高度)。开口122的总竖直尺寸可基本上对应于介电结构128、导电结构124、内衬结构126和隔离材料突出部130的组合竖直尺寸(例如，Z方向上的高度)。开口122可从介电结构128的上表面竖直延伸，且可竖直终止于第一隔离材料102内，而不延伸到触点结构110的上表面112。当从X-Z平面查看时，开口122可具有任何合适的轮廓，例如，U形轮廓、矩形轮廓或多边形轮廓。开口122可经形成以具有大于或等于约7nm的任何合适的水平宽度(例如，在X方向上)。举例来说，开口122可个别地沿X方向具有在约7nm到约200nm范围内的水平宽度，例如约7nm到约8nm、7nm到约9nm、约7nm到约10nm、约7nm到约15nm、约7nm到约20nm、约10nm到约15nm、约10nm到约20nm、约10nm到约50nm、约50nm到约100nm、约100nm到约150nm，或约150nm到约200nm。在一些实施例中，个别开口122沿X方向的水平宽度在约7nm到约9nm的范围内。
参考图1F，其为处于形成微电子装置的方法的在图1E的处理阶段之后的处理阶段的微电子装置结构100的简化的部分纵向横截面图，第二隔离材料132可形成(例如，非共形沉积)于介电结构128上或上方，且可基本上覆盖开口122(图1E)，从而从开口122(图1E)的剩余(例如，未填充)部分形成气隙134。如图1F中所展示，第二隔离材料132可经形成以具有基本上平坦的上边界(例如，上表面)和不平坦的下边界(例如，下表面)。图1G说明处于图1F的处理阶段的沿图1F中的线A-A截取的微电子装置结构100的简化的部分侧向横截面图。图1H说明处于图1F和1G的处理阶段的沿图1F中的线B-B截取的微电子装置结构100的简化的部分侧向横截面图。
第二隔离材料130的部分可竖直延伸到开口122中并且部分地填充所述开口(图1E)。举例来说，第二隔离材料130的部分可在介电结构128的上表面下方延伸且可至少部分地覆盖至少介电结构128的侧壁。在一些实施例中，第二隔离材料130的部分覆盖介电结构128、导电结构124、内衬结构126和隔离材料突出部130的侧壁。气隙134可包括开口122(图1E)的未被第二隔离材料130的部分占据的部分，且可基本上由第二隔离材料130覆盖。在额外实施例中，第二隔离材料130基本上填充开口122，使得不形成气隙134。第二隔离材料130可侧向(例如沿X方向)邻近于且直接接触介电结构128以及任选地，导电结构124、内衬结构126和隔离材料突出部130中的一或多者(例如，每一者)。
第二隔离材料132可由至少一种介电材料形成且包含至少一种介电材料，例如，至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)、至少一种介电碳氧氮化物材料(例如，SiOxCzNy)和非晶碳中的一或多种。在一些实施例中，第二隔离材料132由SiO2形成且包含SiO2。在额外实施例中，第二隔离材料132由低K介电材料形成且包含低K介电材料。第二隔离材料132可具有或可不具有与第一隔离材料102基本相同的材料组成。第二隔离材料132可为基本上均质的或可为的。第二隔离材料130和气隙134(如果存在)可减轻邻近导电结构124之间的寄生(例如，杂散)电容。
在一些实施例中，开口122(图1E)中的每一者的大部分容积保持基本上不含第二隔离材料132，如图1F中所描绘，以形成气隙134。第二隔离材料132可形成为接近开口122(图1E)的上部竖直边界且可基本上连续地从水平相邻介电结构128延伸且在所述水平相邻介电结构之间延伸以基本上完全覆盖气隙134。气隙134可填充有气态材料(例如，空气、氧气、氮气、氩气、氦气)。气隙134的上边界可由第二隔离材料132的下边界(例如，下表面)限定。气隙134的下边界可由沿着第一隔离材料102安置在开口122(图1E)底部的第一隔离材料102的表面和/或第二隔离材料132的表面限定。
气隙134可侧向(例如,沿X方向)邻近于介电结构128、导电结构124、内衬结构126和隔离材料突出部130。气隙134的至少一部分可紧邻导电结构124安置(例如，直接接触)。气隙134可个别地与触点结构110中的一或多者部分地水平重叠(例如，在X方向上)。气隙134可充当介电常数(k)为约1的介电材料。气隙134可限制电容(例如，寄生电容、杂散电容)且增加水平相邻导电结构124之间的短接容限，且可减少其间的串扰。
如图1G和1H中所展示，个别触点结构110和个别互连结构114可以操作方式与内衬结构126和导电结构124中的每一者的单个(例如，一个)结构相关联。触点结构110和下方柱结构104(图1F)可被配置成在X方向上平行延伸且在Y方向上彼此偏移的行。在个别行内，水平相邻互连结构114、触点结构110和柱结构可在X方向上彼此基本等距地间隔开。个别行的互连结构114、触点结构110和柱结构104可相对于水平相邻行的互连结构114、触点结构110和柱结构104(图1F)沿X方向偏移(例如，交错)。在一些实施例中，柱结构104(图1F)且因此触点结构110在微电子装置结构100内提供为密排六方(hexagonal close packed)布置，且选择互连结构114的水平位置以适应所述密排六方布置且有助于将触点结构110与柱结构104(图1F)耦合到在Y方向上平行延伸的导电结构124(例如，数字线)。
因此，一种形成微电子装置的方法包含：形成竖直延伸穿过隔离材料到耦合到柱结构的导电触点结构的导电互连结构；在所述互连结构和第一隔离材料上形成金属硅化物材料；在所述金属硅化物材料上形成导电材料；以及在所述导电材料上方形成介电材料。所述方法还包含形成竖直延伸穿过所述介电材料、所述导电材料、所述金属硅化物材料和所述隔离材料的开口，以及形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口。
图2A展示在先前参考图1D描述的处理阶段处形成于内衬材料116(图1D)上方的导电材料118(图1D)的晶粒分布A的简图。图2A中展示的晶粒分布A还适用于在先前参考图1E描述的处理阶段处从导电材料118(图1D)形成的导电结构124(图1E、1F和1H)。如本文中先前所论述，相比于在不使用内衬材料116(图1C和1D)作为模板的情况下形成的导电材料118，内衬材料116的金属硅化物材料(图1C和1D)形成模板以用于形成导电材料118的相对更大晶粒，从而促进导电材料118的相对较低的电阻率和增加的张应力。出于比较的目的，图2B展示在先前未形成内衬材料116(图1C和1D)的情况下形成的导电材料136的晶粒分布B的简图。
共同参考图2A和2B，形成于内衬材料116(图1D)上方的导电材料118的晶粒118A大于在没有下方内衬材料116的情况下形成的导电材料136的晶粒136A。导电材料118的平均晶粒度可在大于导电材料136的平均晶粒度约3到约10倍的范围内。举例来说，导电材料118的平均晶粒度可在大于导电材料136的平均晶粒度约3到约5倍的范围内，例如大于导电材料136的平均晶粒度约3到约7倍、大于约5到约7倍、大于约5到约10倍或大于约7到约10倍。在一些实施例中，导电材料118的平均晶粒度可在大于导电材料136的平均晶粒度约5到约7倍的范围内。
由内衬材料116的晶粒度提供的模板使得导电材料118在低电阻率相下形成。与常规导电线(例如，数据线、位线)相比，导电材料118增加的晶粒度引起自其形成的导电结构124(图1E、1F和1H)的电阻率减小、导电结构124的电流递送增加和导电结构124的张应力增加。因此，改进经形成以包含微电子装置结构100的微电子装置(例如，存储器装置)在微电子装置的使用和操作期间的性能。
如上文所论述，与导电材料136(图2B)相比，导电材料118(图2A)具有增加的张应力。导电材料118增加的张应力补偿了介电材料120(图1F)的压缩应力。在形成开口122(图1E)期间，导电材料118增加的张应力通过限制导电结构124的原本可能导致水平相邻导电结构124彼此物理接触的不合需要的侧向移动(例如，侧向“摆动”)而改善邻近导电结构124之间的短接容限。与安置在常规水平相邻导电线之间的常规开口和材料相比，导电材料118增加的张应力和改善的短接容限可有助于在减少的宽度下形成开口122(图1E)和开口122(图1E)内的任何填充材料(例如，气隙134、第二隔离材料132)。举例来说，同时参考图1E和1F，开口122(图1E)和开口122(图1E)内的填充材料(例如，气隙134(图1F)、第二隔离材料132(图1F))沿X方向的水平宽度可在比常规开口和填充材料沿X方向的水平宽度小约10％到约30％的范围内。
因此，一种微电子装置包含：包含半导体材料的柱结构，覆盖柱结构的绝缘材料，以及延伸穿过隔离材料且与柱结构电连通的导电互连结构。微电子装置还包含绝缘材料和导电互连结构上的金属硅化物结构、金属硅化物内衬上的导电线结构、导电线结构上方的介电结构，以及在介电结构上方且跨越所述介电结构且在所述介电结构之间水平延伸的额外绝缘材料。
此外，存储器装置包含堆叠结构，所述堆叠结构包含叠层。所述叠层各自包含竖直邻近绝缘材料的导电材料。存储器装置还包含覆盖堆叠结构的隔离材料和包括半导体材料的柱结构。所述柱结构竖直延伸穿过所述堆叠结构且进入所述隔离材料，所述柱结构与所述堆叠结构的叠层的导电材料的相交处形成竖直延伸的存储器单元串。存储器装置包含在隔离材料内且竖直上覆盖柱结构且与所述柱结构电连通的导电互连结构、在隔离材料和导电互连结构上的金属硅化物结构，以及金属硅化物结构上且个别地具有大于或等于约200nm的平均晶粒度的数字线结构。
图3说明微电子装置300(例如，存储器装置，例如包含微电子装置结构302的3DNAND快闪存储器装置)的一部分的部分剖面透视图。微电子装置结构302可基本上类似于先前参考图1F、1G和1H描述的处理阶段的微电子装置结构100。为了清楚和容易理解附图和相关联描述，处于先前参考图1F、1G和1H描述的处理阶段的微电子装置结构100的一些特征(例如，结构、材料、区域、装置)未在图3中展示。然而，应理解，先前参考图1F、1G和1H描述的微电子装置结构100的任何特征可包含在本文参考图3描述的微电子装置300的微电子装置结构302中。
如图3中所展示，除本文中先前关于微电子装置结构100(图1F、1G和1H)描述的微电子装置结构100的特征之外，微电子装置300包含堆叠结构301，所述堆叠结构包含布置成叠层309的绝缘结构307和导电结构308的竖直交替序列。堆叠结构301可竖直上在本文中先前参考图1A到1F所描述的第一隔离材料102下方。可将堆叠结构301划分成通过介电填充狭槽326彼此分离的块325。另外，微电子装置300可包含堆叠结构301的块325的阶梯区域内的阶梯结构304。块325的阶梯结构304可个别地包含由堆叠结构301的叠层309的水平末端(例如，边缘)限定的台阶327。台阶327具有限定堆叠结构301的叠层309的导电结构308的接触区域的梯面(例如，上表面)。
微电子装置300可另外包含存取线布设结构306、一或多个源极结构316、第一选择门324(例如，上选择门、漏极选择门(SGD))、选择线布设结构320、一或多个第二选择门322(例如，下选择门、源极选择门(SGS))、额外触点结构328(例如，存取线触点结构、选择线触点结构)和数字线结构314。数字线结构314可对应于先前参考图1E和1F所描述的导电结构124，且可竖直上覆盖且耦合到对应于先前参考图1A到1F所描述的柱结构104的柱结构310。柱结构310与堆叠结构301的叠层309的导电结构308之间的相交处形成竖直延伸穿过堆叠结构301的存储器单元串312。另外，额外触点结构328可将微电子装置300的各种特征彼此耦合，如所展示(例如，将选择线布设结构320耦合到第一选择门324；将存取线布设结构306耦合到堆叠结构301的叠层309的导电结构308)。
微电子装置300还可包含竖直定位于柱结构310(且因此，存储器单元串312)下方的基底结构330。基底结构330可包含至少一个控制逻辑区域，所述控制逻辑区域包含经配置以控制微电子装置300的其它特征(例如，存储器单元串312)的各种操作的控制逻辑装置。作为非限制性实例，基底结构330的控制逻辑区域可另外包含以下中的一或多者(例如，每一者)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定环路(DLL)电路系统(例如，环形振荡器)、Vdd调节器、驱动器(例如，串驱动器)、页缓冲器、解码器(例如，本地叠组解码器、列解码器、行解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路系统(例如，列修复电路系统、行修复电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX、错误检查和校正(ECC)装置、自刷新/耗损均衡装置，以及其它芯片/叠组控制电路系统。基底结构330的控制逻辑区域可耦合到源极结构316、存取线布设结构306、选择线布设结构320和数字线结构314。在一些实施例中，基底结构330的控制逻辑区域包含CMOS(互补金属氧化物半导体)电路系统。在此类实施例中，基底结构330的控制逻辑区域可表征为具有“阵列下CMOS”(“CuA”)配置。
根据本公开的实施例的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))可用于本公开的电子系统的实施例中。举例来说，图4是根据本公开的实施例的电子系统400的框图。电子系统400可包含例如计算机或计算机硬件组件、服务器或其它网络硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或具有蜂窝功能的桌面，例如，或平板计算机、电子书、导航装置。电子系统400包含至少一个存储器装置402。所述至少一个存储器装置402可包含本文先前所描述的例如微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。
电子系统400可另外包含至少一个电信号处理器装置404(例如，微处理器)。电信号处理器装置404可任选地包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。虽然存储器装置402和电子信号处理器装置404描绘为图4中的两(2)个单独装置，但在额外实施例中，具有存储器装置402和电子信号处理器装置404的功能的单个(例如，仅一个)存储器/处理器装置包含在电子系统400中。在此类实施例中，存储器/处理器装置可包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。
电子系统400还可包含用于由用户将信息输入到电子系统400中的一或多个输入装置406，例如鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。电子系统400还可包含用于将信息输出(例如，视觉或音频输出)到用户的一或多个输出装置408，例如监视器、显示器、打印机、音频输出插口和扬声器。在一些实施例中，输入装置406和输出装置408可包含可用于将信息输入到电子系统400和将信息输出到用户的单个装置。举例来说，输入装置406和输出装置408可包含可将来自用户的信息输入到电子系统400且将视觉信息输出到用户的单个触摸屏装置。输入装置406和输出装置408可与存储器装置402和电子信号处理器装置404中的一或多者电连通。
图5是根据本公开的实施例的基于处理器的系统500的框图。基于处理器的系统500可包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者的实施例。基于处理器的系统500可以是例如计算机、寻呼机、蜂窝电话、个人助理、控制电路或其它电子装置等各种类型中的任一者。基于处理器的系统500可包含一或多个处理器502(例如，微处理器)以控制基于处理器的系统500中的系统功能和请求的处理。处理器502和/或基于处理器的系统500的其它子组件可包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。
基于处理器的系统500可包含与处理器502与可操作连通的电源504。举例来说，如果基于处理器的系统500是便携式系统，则电源504可包含燃料电池、电力净化装置、永久电池、可更换电池以及可充电电池中的一或多者。举例来说，电源504还可包含DC适配器，使得基于处理器的系统500可插入到车辆点烟器或车辆电源端口中。
各种其它装置可取决于基于处理器的系统500所执行的功能而耦合到处理器502。举例来说，用户接口506可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字转换器和触控笔、触摸屏、语音辨识系统、麦克风或其组合。显示器508还可耦合到处理器502。显示器508可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子显示器、OLED显示器和LED显示器、三维投影、音频显示器，或其组合。此外，RF子系统/基带处理器510还可耦合到处理器502。RF子系统/基带处理器510可包含耦合到RF接收器且耦合到RF发送器(未展示)的天线。一或多个通信端口512还可耦合到处理器502。举例来说，通信端口512可适于耦合到一或多个外围装置514，例如调制解调器、打印机、计算机、扫描器或相机，或耦合到网络，例如局域网、远程局域网、内联网或互联网。
处理器502可通过实施存储于存储器中的软件程序来控制基于处理器的系统500。举例来说，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器以可操作方式耦合到处理器502以存储和促进执行各种程序。举例来说，处理器502可耦合到系统存储器516，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器(racetrack memory)以及其它已知的存储器类型中的一或多者。系统存储器516可包含易失性存储器、非易失性存储器或其组合。系统存储器516通常较大，使得其可动态地存储加载的应用和数据。在一些实施例中，系统存储器516包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。
处理器502还可耦合到非易失性存储器518。非易失性存储器518可包含STT-MRAM、MRAM、例如EPROM、电阻只读存储器(RROM)等只读存储器(ROM)以及将与系统存储器516结合使用的快闪存储器中的一或多者。非易失性存储器518的大小通常选择为仅足够存储任何必要的操作系统、应用程序和固定数据。另外，举例来说，非易失性存储器518可包含如磁盘驱动存储器的大容量存储器，例如包含电阻式存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器518可包含本文先前所描述的微电子装置结构(例如，先前参考图1F到1H描述的微电子装置结构100)和微电子装置(例如，微电子装置300(图3))中的一或多者。
因此，一种电子系统包含以可操作方式耦合到输入装置和输出装置的处理器以及以可操作方式耦合到处理器且包含至少一个微电子装置结构的存储器装置。所述至少一个微电子装置结构包含：竖直延伸穿过堆叠结构的存储器单元串，所述堆叠结构包含绝缘材料和导电材料的竖直交替序列；竖直上覆盖存储器单元串且与所述存储器单元串电连通的金属硅化物线结构；以及竖直处于金属硅化物线结构上的导电线结构。导电线结构的晶粒个别地具有在约250nm到约650nm范围内的晶粒度。
与常规结构、常规装置和常规系统相比，本公开的结构、装置和系统有利地促进较大封装密度、增加的结构产率和增加的组件小型化中的一或多者。相比于常规装置(例如，常规设备、常规微电子装置、常规存储器装置)和常规系统(例如，常规电子系统)，本公开的方法促进装置(例如，设备、微电子装置、存储器装置)和系统(例如，电子系统)的形成，所述装置和系统具有以下中的一或多者：改进的性能、可靠性和耐久性、增加的产率、增加的组件小型化以及更大的封装密度。
虽然已结合图式描述了某些说明性实施例，但所属领域的一般技术人员应认识到且了解，本公开涵盖的实施例不限于在本文中明确展示和描述的那些实施例。实际上，在不脱离本公开所涵盖的实施例(如本文中所主张的那些实施例，包含法定等同物)的范围的情况下，可对本文中所描述的实施例做出多种添加、删除和修改。另外，一个公开实施例的特征可与另一公开实施例的特征组合，同时仍然处于本公开的范围内。

Claims (20)

1.一种形成微电子装置的方法，所述方法包括：
形成导电互连结构，所述导电互连结构竖直延伸穿过隔离材料到耦合到柱结构的导电触点结构；
在所述互连结构和第一隔离材料上形成金属硅化物材料；
在所述金属硅化物材料上形成导电材料；
在所述导电材料上方形成介电材料；
形成竖直延伸穿过所述介电材料、所述导电材料和所述金属硅化物材料且进入所述隔离材料中的开口；以及
形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口。
2.根据权利要求1所述的方法，其另外包括：
形成所述金属硅化物材料以包括硅化钨；以及
形成所述导电材料以包括钨。
3.根据权利要求1所述的方法，其中形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口包括形成所述额外隔离材料以仅部分地填充所述开口。
4.根据权利要求3所述的方法，其中形成所述额外隔离材料以仅部分地填充所述开口包括形成在由所述介电材料的所述剩余部分形成的介电结构、由所述导电材料的剩余部分形成的导电结构和由所述金属硅化物材料的剩余部分形成的金属硅化物结构之间竖直重叠且水平延伸的气隙。
5.根据权利要求1所述的方法，其中形成额外隔离材料以在所述介电材料的剩余部分上方延伸且至少部分地填充所述开口包括利用所述额外隔离材料基本填充所述开口。
6.根据权利要求1所述的方法，其中在所述金属硅化物材料上形成导电材料包括形成所述导电材料以呈现大于约1000MPa的张应力。
7.根据权利要求1所述的方法，其中在所述金属硅化物材料上形成导电材料包括使所述导电材料形成为具有在从约100nm到约800nm的范围内的平均晶粒度。
8.根据权利要求1所述的方法，其中形成金属硅化物材料包括形成所述金属硅化物材料以具有在从约到约/>的范围内的竖直厚度。
9.根据权利要求1所述的方法，其中形成金属硅化物材料包括将所述金属硅化物材料形成为基本上非晶形。
10.一种微电子装置，其包括：
柱结构，其包括半导体材料；
绝缘材料，其覆盖所述柱结构；
导电互连结构，其延伸穿过隔离材料且与所述柱结构电连通；
金属硅化物结构，其处于所述绝缘材料和所述导电互连结构上；
导电线结构，其处于所述金属硅化物结构上；
介电结构，其处于所述导电线结构上方；以及
额外绝缘材料，其处于所述介电结构上方且水平上跨越且在所述介电结构之间延伸。
11.根据权利要求10所述的微电子装置，其另外包括在所述额外绝缘材料下方的气隙，所述气隙中的每一者竖直重叠且水平插置在所述介电结构的水平相邻对、所述导电线结构的水平相邻对和所述金属硅化物结构的水平相邻对中的每一者之间。
12.根据权利要求10所述的微电子装置，其中：
所述金属硅化物结构包括硅化钨；以及
所述导电线结构包括钨。
13.根据权利要求10所述的微电子装置，其中所述金属硅化物结构包括硅化钨、硅化钽、硅化钛、硅化镍和硅化铜中的一或多者。
14.根据权利要求10所述的微电子装置，其中所述金属硅化物结构基本上是均质的。
15.根据权利要求10所述的微电子装置，其中所述导电线结构个别地具有在约100nm到约800nm范围内的平均晶粒度。
16.根据权利要求10所述的微电子装置，其另外包括：
堆叠结构，其在所述绝缘材料下方且包括各自包括导电结构和与所述导电结构竖直相邻的绝缘结构的叠层，所述柱结构竖直延伸穿过所述堆叠结构且进入所述绝缘材料中；以及
所述绝缘材料内的导电插塞结构，所述导电插塞结构竖直插置在所述柱结构与所述互连结构之间且与所述柱结构和所述互连结构电连通。
17.一种存储器装置，其包括：
堆叠结构，其包含各自包括竖直邻近绝缘材料的导电材料的叠层；
隔离材料，其竖直上覆盖所述堆叠结构；
柱结构，其包括竖直延伸穿过所述堆叠结构且进入所述隔离材料中的半导体材料，所述柱结构与所述堆叠结构的所述叠层的所述导电材料的相交处形成竖直延伸的存储器单元串；
导电互连结构，其在所述隔离材料内且竖直上覆盖所述柱结构且与所述柱结构电连通；
金属硅化物结构，其处于所述隔离材料和所述导电互连结构上；以及
数字线结构，其处于所述金属硅化物结构上且个别地具有大于或等于约100nm的平均晶粒度。
18.根据权利要求17所述的存储器装置，其中所述数字线结构的平均晶粒度在约100nm到约800nm的范围内。
19.根据权利要求17所述的存储器装置，其另外包括：
介电线结构，其处于所述数字线结构上；
额外隔离材料，其竖直上处于所述介电线结构上且水平上跨越且在所述介电线结构之间延伸；以及
气隙，其竖直上在所述额外隔离材料下方且个别地水平插置在两个彼此水平相邻的所述介电线结构、两个彼此水平相邻的所述数字线结构以及两个彼此水平相邻的所述金属硅化物结构中的每一者之间。
20.根据权利要求17所述的存储器装置，其中所述气隙的下部竖直边界定位在所述导电互连结构的上部竖直边界与下部竖直边界之间。
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