CN117059621A - 芯片及其制备方法、电子设备 - Google Patents
芯片及其制备方法、电子设备 Download PDFInfo
- Publication number
- CN117059621A CN117059621A CN202311291679.XA CN202311291679A CN117059621A CN 117059621 A CN117059621 A CN 117059621A CN 202311291679 A CN202311291679 A CN 202311291679A CN 117059621 A CN117059621 A CN 117059621A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- dielectric layer
- forming
- deep
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 182
- 239000003990 capacitor Substances 0.000 claims abstract description 174
- 230000001681 protective effect Effects 0.000 claims description 97
- 238000002955 isolation Methods 0.000 claims description 50
- 238000004519 manufacturing process Methods 0.000 claims description 29
- 238000009413 insulation Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 9
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 365
- 239000010949 copper Substances 0.000 description 64
- 239000002184 metal Substances 0.000 description 62
- 229910052751 metal Inorganic materials 0.000 description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 48
- 229910052710 silicon Inorganic materials 0.000 description 48
- 239000010703 silicon Substances 0.000 description 48
- 239000000306 component Substances 0.000 description 42
- 238000000034 method Methods 0.000 description 27
- 238000011049 filling Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 10
- 150000004706 metal oxides Chemical class 0.000 description 10
- 239000004033 plastic Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 239000000945 filler Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000003190 augmentative effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- -1 connectors Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052755 nonmetal Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000004848 polyfunctional curative Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 235000013322 soy milk Nutrition 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Abstract
本申请提供了一种芯片及其制备方法、电子设备，涉及半导体器件技术领域，该芯片的制备方法包括：提供衬底；在衬底的一侧形成前层结构；其中，前层结构至少包括前层电路，前层电路包括至少一个第一元器件，第一元器件部分位于衬底中；在第一元器件远离衬底的一侧形成深槽介质层；在深槽介质层中形成深槽电容。该芯片的制备方法通过形成集成深槽电容结构，能够减小深槽电容对芯片面积的占用，从而可以有效节省空间、减小面积，并有利于芯片的集成化和小型化。
Description
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种芯片及其制备方法、电子设备。
背景技术
电子设备中的电子元件具有产生、传输、采集或处理电信号等功能。芯片是电子设备的一种核心电子元件，其性能对电子设备的稳定性等起着重要的作用。芯片能够集成多种元器件，电容就是其中的一种元器件。传统芯片常常使用到的电容包括极板（metalinsulator metal，MIM）电容、金属氧化物半导体（metal oxide semiconductor，MOS）电容等，但这些电容在芯片上的集成密度较低。
由此，相关技术还通过在芯片上集成深槽电容，以提高芯片上的电容密度。然而，目前的深槽电容通常会占据芯片的大量面积，导致芯片无法实现小型化，进而造成芯片的成本效应差。
为此，亟待提供一种新型芯片，以减小深槽电容对芯片面积的占用。
发明内容
本申请提供一种芯片及其制备方法、电子设备，该芯片的制备方法通过形成集成深槽电容结构，能够减小深槽电容对芯片面积的占用，从而可以有效节省空间、减小面积，并有利于芯片的集成化和小型化。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种芯片的制备方法，包括：
提供硅衬底；
在硅衬底上形成前层结构；其中，前层结构至少包括前层电路，前层电路包括至少一个第一元器件，第一元器件为晶体管、且部分位于衬底中；
在晶体管上形成深槽介质层；
在深槽介质层中形成深槽电容；其中，深槽电容包括至少一个子电容。
本申请实施例提供的芯片的制备方法，通过在衬底上增加一层深槽介质层，再在深槽介质层中制备深槽电容，从而形成了集成深槽电容结构，这样减小了深槽电容对芯片面积的占用，有效地节省了空间、减小了面积。
在第一方面一种可能的实现方式中，前层结构还包括金属连接电路，金属连接电路包括至少一层金属连接结构，第一层的金属连接结构与前层电路电连接；
在衬底上形成前层结构包括：
在衬底上形成多个晶体管；
在多个晶体管上形成金属连接电路；其中，金属连接电路与晶体管电连接；
在晶体管上形成深槽介质层包括：
在最后一层的金属连接结构上形成深槽介质层。
在该实现方式中，通过在前层电路的顶层金属空白处放置深槽电容，形成了IDTC结构，使得深槽电容与前层电路在空间上形成了垂直关系，最大限度地减小了深槽电容对芯片面积的占用，从而能够非常有效地节省空间、减小面积等。
在第一方面一种可能的实现方式中，前层结构还包括金属连接电路，金属连接电路包括至少一层金属连接结构，第一层的金属连接结构与前层电路电连接；
在衬底上形成前层结构包括：
在衬底上形成多个晶体管；
在多个晶体管上形成金属连接电路；其中，金属连接电路与晶体管电连接；
在晶体管上形成深槽介质层包括：
在衬底与最后一层的金属连接结构之间的任一层的前层连接结构上形成深槽介质层。
在该实现方式中，通过在前层结构中的空白处放置深槽电容，形成了IDTC结构，使深槽电容与前层电路在空间上形成了垂直关系，有效减小了深槽电容对芯片面积的占用，从而能够节省空间、减小面积等。
在第一方面一种可能的实现方式中，前层电路包括多个晶体管；金属连接电路包括多层金属连接结构，相邻层金属连接结构通过通孔相连；
在衬底上形成前层结构包括：
在衬底中形成多个隔离结构；
在相邻两个隔离结构之间形成晶体管；
在晶体管上形成接触单元；其中，接触单元包括至少一个接触结构、且与晶体管电连接；
在接触单元上形成第一层的金属连接结构；其中，第一层的金属连接结构与接触单元电连接；
在接触单元、第一层的金属连接结构和晶体管上形成多层介质层；其中，多层介质层未具有深槽介质层，或多层介质层具有深槽介质层；
在每层介质层中形成一层金属连接结构。
在该实现方式中，通过金属连接结构、接触单元等实现了前层结构中的电连接，简单易实现。
在第一方面一种可能的实现方式中，前层电路包括一个N型CMOS晶体管和一个P型CMOS晶体管，金属连接电路包括三层金属连接结构；
在衬底上形成前层结构包括：
在衬底中形成三个隔离结构；
在两个相邻隔离结构之间形成N型CMOS晶体管、且在另两个相邻隔离结构之间形成P型CMOS晶体管；
在N型CMOS晶体管和P型CMOS晶体管上形成四个分立的接触结构；其中，两个接触结构与N型CMOS晶体管电连接，且另两个接触结构与P型CMOS晶体管电连接；
在接触单元上形成四个分立的第一层的金属连接结构；其中，每个第一层的金属连接结构与一个接触结构电连接；
在接触单元、第一层的金属连接结构、N型CMOS晶体管和P型CMOS晶体管上形成两层非深槽介质层；
或者，在接触单元、第一层的金属连接结构、N型CMOS晶体管和P型CMOS晶体管上形成两层非深槽介质层和一层深槽介质层；
或者，在接触单元、第一层的金属连接结构、N型CMOS晶体管和P型CMOS晶体管上形成一层深槽介质层和两层非深槽介质层。
在该实现方式中，能够实现前层结构中的电连接，简单易实现。
在第一方面一种可能的实现方式中，芯片的制备方法包括：
提供硅衬底。
在硅衬底中分别形成第一浅槽隔离结构、第二浅槽隔离结构和第三浅槽隔离结构。
在第一浅槽隔离结构与第二浅槽隔离结构之间形成N型阱区域，并在第二浅槽隔离结构与第三浅槽隔离结构之间形成P型阱区域。
在N型阱区域中形成分立的第一源极和第一漏极，在N型阱区域上依次形成第一栅绝缘层和第一栅极，并在P型阱区域中形成分立的第二源极和第二漏极，在P型阱区域上依次形成第二栅绝缘层和第二栅极。
在第一源极上与其连接的第一接触结构，在第一漏极上形成与其连接的第二接触结构、在第二源极上形成与其连接的第三接触结构，在第二漏极上形成与其连接的第四接触结构。
在第一接触结构上形成第一连接结构，在第二接触结构上形成第二连接结构，在第三接触结构上形成第三连接结构，在第四接触结构上形成第四连接结构。
在硅衬底上形成第一介质层。
在第一介质层上形成与第一连接结构相连的第五连接结构、与第二连接结构相连的第六连接结构、与第三连接结构相连的第七连接结构、与第四连接结构相连的第八连接结构。
在第五连接结构、第六连接结构、第七连接结构和第八连接结构上形成第二介质层。
在第二介质层中形成与第五连接结构相连的第九连接结构、与第六连接结构相连的第十连接结构。
在第九连接结构和第十连接结构上形成深槽介质层。
在深槽介质层中形成深槽。
在深槽中形成深槽电容。
在深槽电容上形成第一保护介质层。
在深槽介质层和第一保护介质层中形成与第九连接结构连接的第十一连接结构、与第十连接结构连接的第十二连接结构，以及，在第一保护介质层中形成与第一子电极相连的十三连接结构、与第三子电极相连的第十四连接结构、与第四子电极相连的第十五连接结构、与第二子电极相连的第十六连接结构。
在第十一连接结构、第十二连接结构、第十三连接结构、第十四连接结构、第十五连接结构、第十六连接结构上形成第二层保护介质层。
在第二层保护介质层上形成与第十一连接结构相连的第一焊盘、与第十二连接结构相连的第二焊盘、与第十三连接结构和第十四连接结构分别相连的第三焊盘、与第十五连接结构和第十六连接结构分别相连的第四焊盘。
在该实现方式中，通过在前层电路的顶层金属空白处放置深槽电容，形成了IDTC结构，使得深槽电容与前层电路在空间上形成了垂直关系，最大限度地减小了深槽电容对芯片面积的占用，从而能够非常有效地节省空间、减小面积等。
在第一方面一种可能的实现方式中，芯片的制备方法包括：
提供硅衬底。
在硅衬底中分别形成第一浅槽隔离结构、第二浅槽隔离结构和第三浅槽隔离结构。
在第一浅槽隔离结构与第二浅槽隔离结构之间形成N型阱区域，并在第二浅槽隔离结构与第三浅槽隔离结构之间形成P型阱区域。
在N型阱区域中形成分立的第一源极和第一漏极，在N型阱区域上依次形成第一栅绝缘层和第一栅极，并在P型阱区域中形成分立的第二源极和第二漏极，在P型阱区域上依次形成第二栅绝缘层和第二栅极。
在第一源极上与其连接的第一接触结构，在第一漏极上形成与其连接的第二接触结构、在第二源极上形成与其连接的第三接触结构，在第二漏极上形成与其连接的第四接触结构。
在第一接触结构上形成第一连接结构，在第二接触结构上形成第二连接结构，在第三接触结构上形成第三连接结构，在第四接触结构上形成第四连接结构。
在硅衬底上形成第一介质层。
在第一介质层上形成与第一连接结构相连的第五连接结构、与第二连接结构相连的第六连接结构、与第三连接结构相连的第七连接结构、与第四连接结构相连的第八连接结构。
在第五连接结构、第六连接结构、第七连接结构和第八连接结构上形成深槽介质层。
在深槽介质层中形成深槽。
在深槽中形成深槽电容，以及，在深槽介质层中形成与第五连接结构相连的第九连接结构、与第六连接结构相连的第十连接结构。
在第九连接结构、第十连接结构和深槽电容上形成第二介质层。
在第二介质层上形成的第一保护介质层，以及，在第一保护介质层中形成与第九连接结构相连的第十一连接结构、与第十连接结构连接的第十二连接结构，以及，在第一保护介质层中形成与第一子电极相连的十三连接结构、与第三子电极相连的第十四连接结构、与第四子电极相连的第十五连接结构、与第二子电极相连的第十六连接结构。
在第十一连接结构、第十二连接结构、第十三连接结构、第十四连接结构、第十五连接结构、第十六连接结构上形成第二层保护介质层。
在第二层保护介质层上形成与第十一连接结构相连的第一焊盘、与第十二连接结构相连的第二焊盘、与第十三连接结构和第十四连接结构分别相连的第三焊盘、与第十五连接结构和第十六连接结构分别相连的第四焊盘。
在该实现方式中，通过在前层结构中的空白处放置深槽电容，形成了IDTC结构，使深槽电容与前层电路在空间上形成了垂直关系，有效减小了深槽电容对芯片面积的占用，从而能够节省空间、减小面积等。
在第一方面一种可能的实现方式中，芯片的制备方法包括：
提供硅衬底。
在硅衬底中分别形成第一浅槽隔离结构、第二浅槽隔离结构和第三浅槽隔离结构。
在第一浅槽隔离结构与第二浅槽隔离结构之间形成N型阱区域，并在第二浅槽隔离结构与第三浅槽隔离结构之间形成P型阱区域。
在N型阱区域中形成分立的第一源极和第一漏极，在N型阱区域上依次形成第一栅绝缘层和第一栅极，并在P型阱区域中形成分立的第二源极和第二漏极，在P型阱区域上依次形成第二栅绝缘层和第二栅极。
在第一源极上与其连接的第一接触结构，在第一漏极上形成与其连接的第二接触结构、在第二源极上形成与其连接的第三接触结构，在第二漏极上形成与其连接的第四接触结构。
在第一接触结构上形成第一连接结构，在第二接触结构上形成第二连接结构，在第三接触结构上形成第三连接结构，在第四接触结构上形成第四连接结构。
在硅衬底上形成第一介质层。
在第一介质层上形成与第一连接结构相连的第五连接结构、与第二连接结构相连的第六连接结构、与第三连接结构相连的第七连接结构、与第四连接结构相连的第八连接结构。
在深槽介质层中形成深槽。
在深槽中形成深槽电容。
在第五连接结构、第六连接结构、第七连接结构、第八连接结构和深槽电容上形成第一介质层。
在第一介质层中形成与第五连接结构相连的第九连接结构、与第六连接结构相连的第十连接结构、与第一子电极相连的第十七连接结构、与第三子电极相连的第十八连接结构、与第四子电极相连的第十九连接结构、与第二子电极相连的第二十连接结构。
在第九连接结构、第十连接结构、第十七连接结构、第十八连接结构、第十九连接结构和第二十连接结构上形成第二介质层。
在第二介质层上形成第一保护介质层。
在第一保护介质层中形成与第九连接结构相连的第十一连接结构、与第十连接结构连接的第十二连接结构，以及，在第一保护介质层中形成与第一子电极相连的十三连接结构、与第三子电极相连的第十四连接结构、与第四子电极相连的第十五连接结构、与第二子电极相连的第十六连接结构。
在第十一连接结构、第十二连接结构、第十三连接结构、第十四连接结构、第十五连接结构、第十六连接结构上形成第二层保护介质层。
在第二层保护介质层上形成与第十一连接结构相连的第一焊盘、与第十二连接结构相连的第二焊盘、与第十三连接结构和第十四连接结构分别相连的第三焊盘、与第十五连接结构和第十六连接结构分别相连的第四焊盘。
在该实现方式中，通过在前层结构中的空白处放置深槽电容，形成了IDTC结构，使深槽电容与前层电路在空间上形成了垂直关系，有效减小了深槽电容对芯片面积的占用，从而能够节省空间、减小面积等。
在第一方面一种可能的实现方式中，深槽介质层的深度的取值范围包括10nm-100μm。
在该实现方式中，能够实现深度较深的深槽介质层。
在第一方面一种可能的实现方式中，深槽介质层的宽度的取值范围包括0.001μm-200μm。
在该实现方式中，能够实现深槽介质层。
第二方面，提供了一种芯片，包括：
硅衬底；
前层结构，位于硅衬底上，前层结构至少包括前层电路，前层电路包括至少一个第一元器件，第一元器件为晶体管、且部分位于衬底中；
深槽介质层，位于晶体管上；
深槽电容，位于深槽介质层中。
本申请实施例提供的芯片能够很好的实现集成化和小型化。
在第二方面一种可能的实现方式中，前层结构还包括金属连接电路，金属连接电路位于前层电路上，金属连接电路包括至少一层金属连接结构，第一层的金属连接结构与前层电路电连接；深槽介质层位于最后一层的前层连接结构上。
在该实现方式中，芯片能够最大程度地实现集成化和小型化。
在第二方面一种可能的实现方式中，前层结构还包括金属连接电路，金属连接电路设置在前层电路上，金属连接电路包括至少一层金属连接结构，第一层的金属连接结构与前层电路电连接；深槽介质层位于衬底与最后一层的前层连接结构之间的任一层连接结构上。
在该实现方式中，芯片能够较大程度地实现集成化和小型化。
在第二方面一种可能的实现方式中，前层结构至少包括多个隔离结构、多个晶体管、金属连接电路、接触单元和多层介质层，每个晶体管位于相邻两个隔离结构之间，每个晶体管包括阱层、源极、漏极、栅绝缘层和栅极，源极和漏极位于阱层中、且与阱层一起位于衬底中，栅绝缘层与栅极位于衬底上、且栅绝缘层位于衬底与栅极之间；接触单元包括至少一个接触结构、且分别与源极和漏极电连接；第一层的金属连接结构位于接触结构上、且与接触结构连接；
芯片还包括：非深槽介质层、至少一层保护介质层和焊盘，深槽介质层和非深槽介质层位于接触单元上；金属连接结构包括至少一层金属连接结构，金属连接结构位于保护介质层中、且分别与其他金属连接电路和深槽电容电连接；焊盘位于保护介质层上、且与后层连接电路电连接。
在该实现方式中，通过金属连接结构、接触单元等实现了前层结构中的电连接。
在第二方面一种可能的实现方式中，芯片包括：
硅衬底。
设置在硅衬底上的N型CMOS晶体管和 P型CMOS晶体管。
第一接触结构、第二接触结构、第三接触结构、第四接触结构。
间隔设置的第一连接结构、第二连接结构、第三连接结构和第四连接结构。
第一介质层，覆盖第一连接结构、第二连接结构、第三连接结构、第四连接结构、第一接触结构、第二接触结构、第三接触结构、第四接触结构、第一栅极、第一栅绝缘层、第二栅极和第二栅绝缘层的表面。
间隔设置的第五连接结构、第六连接结构、第七连接结构和第八连接结构。
第二介质层，覆盖第五连接结构、第六连接结构、第七连接结构和第八连接结构的表面。
间隔设置的第九连接结构与第十连接结构。
深槽介质层，覆盖第九连接结构与第十连接结构的表面。
深槽电容，部分设置在深槽介质层中、且剩余部分设置在深槽介质层上。
第一保护介质层，覆盖深槽电容。
贯穿深槽介质层和第一保护介质层的第一深孔、第二深孔。
贯穿第一保护介质层的第七通孔、第八通孔、第九通孔和第十通孔。
间隔设置的第十一连接结构、第十二连接结构、第十三连接结构、第十四连接结构、第十五连接结构、第十六连接结构。
第二层保护介质层。
间隔设置的第一焊盘、第二焊盘、第三焊盘和第四焊盘。
在该实现方式中，芯片能够最大程度地实现集成化和小型化。
在第二方面一种可能的实现方式中，与上述实现方式的区别在于，深槽介质层，覆盖第五连接结构、第六连接结构、第七连接结构与第八连接结构的表面。
在该实现方式中，芯片能够较大程度地实现集成化和小型化。
在第二方面一种可能的实现方式中，与上述实现方式的区别在于，深槽介质层，覆盖第一连接结构、第二连接结构、N型CMOS晶体管、 P型CMOS晶体管、第一接触结构、第二接触结构、第三接触结构、第四接触结构的表面。
在该实现方式中，芯片能够较大程度地实现集成化和小型化。
第三方面，提供了一种电子设备，包括：电路板和如第二方面或第二方面的任意可能的实现方式中的芯片，该芯片通过焊球与电路板电连接。
本申请实施例提供的电子设备的性能非常好。
本申请实施例提供一种芯片及其制备方法、电子设备，通过在衬底上增加一层厚度较厚的深槽介质层，并在该深槽介质层中制备深槽电容，从而形成了集成深槽电容结构。由此，能够减小深槽电容对芯片面积的占用，并有效节省空间、减小面积，从而实现芯片的集成化和小型化，进而使得电子设备的性能得到较大的提升。
附图说明
图1是本申请实施例提供的第一种电子设备的结构示意图；
图2是本申请实施例提供的第二种电子设备的结构示意图；
图3至图9是本申请实施例提供的第一种芯片的制备工艺结构图；
图10至图16是本申请实施例提供的第二种芯片的制备工艺结构图；
图17至图24是本申请实施例提供的第三种芯片的制备工艺结构图；
图25是本申请实施例提供的一种电子设备的结构示意图。
附图标记：
01-手机；100-显示屏；105-中框；106-后壳；103-电路板组件；1031-主电路板；1032-电子元件；104-电池；
02-芯片；1-硅衬底；10-前层结构；2-浅槽隔离结构；21-第一浅槽隔离结构；22-第二浅槽隔离结构；23-第三浅槽隔离结构；
3-CMOS晶体管；31-N型CMOS晶体管；32-P型CMOS晶体管；311-N型阱区域；312-第一源极；313-第一漏极；314-第一栅绝缘层；315-第一栅极；321-P型阱区域；322-第二源极；323-第二漏极；324-第二栅绝缘层；325-第二栅极；
4-接触单元；411-第一接触结构；412-第二接触结构；421-第三接触结构；422-第四接触结构；
61-第一介质层；62-第二介质层；63-深槽介质层；64-第一保护介质层；65-第二保护介质层；d1-深槽介质层沿OY方向的深度；
71-第一通孔；72-第二通孔；73-第三通孔；74-第四通孔；91-第五通孔；92-第六通孔；113-第七通孔；114-第八通孔；115-第九通孔；116-第十通孔；131-第十一通孔；132-第十二通孔；133-第十三通孔；134-第十四通孔；135-第十五通孔；136-第十六通孔；117-第十七通孔；118-第十八通孔；119-第十九通孔；120-第二十通孔；111-第一深孔；112-第二深孔；
51-第一连接结构；52-第二连接结构；53-第三连接结构；54-第四连接结构；81-第五连接结构；82-第六连接结构；83-第七连接结构；84-第八连接结构；101-第九连接结构；102-第十连接结构；121-十一连接结构；122-第十二连接结构；123-第十三连接结构；124-第十四连接结构；125-第十五连接结构；126-第十六连接结构；141-第十七连接结构；142-第十八连接结构；143-第十九连接结构；144-第二十连接结构；
P1-第一焊盘；P2-第二焊盘；P3-第三焊盘；P4-第四焊盘；
s-深槽；c-深槽电容；c1-电容子电极；c11-第一子电极；c12-第二子电极；c13-第三子电极；c14-第四子电极；c2-电容介质层；c21-第一电容介质层；c22-第二电容介质层；c23-第三电容介质层；
03-电子设备；11-封装层；12-封装基板；13-焊球；14-电路板。
具体实施方式
下面将结合附图对本申请实施例中的技术方案进行清楚、详尽地描述。
其中，在本申请实施例的描述中，除非另有说明，“/”表示“或”的意思，例如，A/B可以表示A或B；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示为：单独存在A、单独存在B、同时存在A和B这三种情况。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为暗示或者暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上；“至少一个”的含义是指一个或者一个以上。
下面首先对本申请中的部分用语进行解释说明，以便于本领域技术人员能够更好的理解。
1、MIM电容
MIM电容的结构通常包括两个金属电极、以及夹设在这两个金属电极之间的绝缘层。MIM电容以垂直结构形成，其中，两个金属电极用来表示电晕。
2、MOS晶体管
MOS晶体管有N型金属氧化物半导体（n metal oxide semiconductor，NMOS）晶体管和P型金属氧化物半导体（p metal oxide semiconductor，PMOS）晶体管之分。
3、金属氧化物半导体集成电路（metal oxide semiconductor integratedcircuit，MOS IC）
MOS IC是指由MOS晶体管构成的集成电路。
4、MOS电容
MOS电容是MOS晶体管的重要组成部分。
MOS电容的结构通常分为三层，上层是金属氧化物半导体场效应晶体管的栅电极、下层是半导体基极、中间层填充的是氧化物。
其中，氧化物通常为二氧化硅（SiO2）。
5、互补型金属氧化物半导体集成电路（complementary metal oxidesemiconductor integrated circuit，CMOS IC）
CMOS IC是指由NMOS晶体管和PMOS晶体管共同构成的互补型MOS IC。
6、板级工艺
板级工艺是指在电路板上进行的封装。具体是将组件放置于电路板上的预定位置后，通过焊接或其他连接技术将组件固定在电路板上，最后可能会在组件上涂覆防护层，主要目的是保护和连接安装在电路板上的组件。
其中，板级工艺通常包括表面组装贴片技术（surface mounted technology，SMT）、第五过孔插装技术（through hole insertion technology，THT）等多种技术。
以上是对本申请实施例所涉及到的名词的简单介绍，以下不再赘述。
为了便于理解本申请实施例，下面对本申请的应用背景予以介绍。
本申请实施例提供一种电子设备，此处对于电子设备的具体类型不做任何限制。在一些实施例中，本申请提供的电子设备可以包括消费性电子产品、家居式电子产品、车载式电子产品、金融终端电子产品和通信电子产品等。
其中，消费性电子产品可以包括手机（mobile phone）、平板电脑（pad）、膝上型计算机（laptop）、笔记本电脑、手持计算机、个人计算机（personal computer，PC）、电子阅读器、桌面显示器、蜂窝电话、无人机、个人数字助理（personal digital assistant，PDA）、智能穿戴设备（例如，智能手环、智能手表、耳机等）、超级移动个人计算机（ultra-mobilepersonal computer，UMPC）、增强现实（augmented reality，AR）/虚拟现实（virtualreality，VR）设备等物联网（internet of things，IOT）设备等。家居式电子产品可以包括电视、智能门锁、遥控器、冰箱、充电家用小型电器（例如，豆浆机、扫地机器人等）、打印机、投影仪等。车载式电子产品可以包括车载导航仪、车载高密度数字视频光盘（digitalvideo disc，DVD）等。金融终端电子产品可以包括自动取款机（automated tellermachine，ATM）、自助办理业务的终端等。通信电子产品可以包括服务器、存储器、基站等通信设备。
为了方便说明，图1示意出了一种本申请实施例适用的电子设备的整体示意图，图2为图1中电子设备的拆分示意图。其中，图1和图2中的电子设备是以平板手机为例进行的说明。可以理解的是，在其他实施例中，电子设备也可以是其他类型的手机，例如，可折叠手机等。
下面对本申请实施例适用的电子设备的结构做进一步地阐述。
请参考图1和图2，以电子设备为手机01为例，该手机01可以包括显示屏100和中框105，显示屏100位于中框105的一侧。
其中，显示屏100用于显示图像、视频等。
应用中，该手机01还可以包括透光盖板（图1和图2中未示出），透光盖板可以与显示屏100层叠设置、且主要用于对显示屏100起到保护、防尘等作用。
在图1所示的实施例中，电子设备的形状可以为矩形平板状。当然，电子设备的形状还可以是其他任意形状，具体以实际应用为准。
如图2所示，手机01还可以包括后壳106、电路板组件103和电池104等。
其中，后壳106设置在中框105远离显示屏100的一侧，后壳106与中框105之间可以围成手机01的内部容纳空间，该内部容纳空间可以将电路板组件103和电池104等容纳在内。
电池104用于向手机01内诸如显示屏100等提供电量。
又如图2所示，电路板组件103包括主电路板1031和电子元件1032等。
其中，主电路板1031可以用于承载电子元件1032、且与电子元件1032完成信号交互。图2以电路板组件103包括两个电子元件1032为例进行说明，当然，电子元件1032的数量不限定为两个，具体以实际应用为准。
应用中，主电路板1031可以包括印刷电路板（printed circuit boards，PCB）、柔性电路板（flexible printed circuit，FPC）等。
电子元件1032可以包括芯片、电阻、电容、电感、电位器、电子管、散热器、机电组件、连接器、半导体分立器、传感器、电源、开关、微特电机、电子变压器、继电器、客户识别模块（subscriber identity module，SIM）卡座等。
其中，芯片可以为逻辑芯片、存储芯片、驱动芯片等任意类型的芯片。具体的，芯片可以是处理器（center processing unit，CPU）芯片、射频芯片、射频功率放大器（poweramplifier，PA）芯片、系统芯片（system on a chip，SOC）、电源管理芯片（powermanagement integrated circuit，PMIC）、高带宽存储器芯片（high bandwidth memory，HBM）、音频处理芯片、触摸屏控制芯片、NAND flash（闪存）芯片、图像传感器芯片、充电保护芯片等。
应用中，显示屏100可以是液晶显示屏（liquid crystal display，LCD）、有机发光二极管（organic light emitting diode，OLED）显示屏、次毫米发光二极管（mini lightemitting diode，Mini LED）显示屏、微发光二极管（micro light emitting diode，MicroLED）显示屏等中的任一种。
应用中，后壳106可以包括背盖（图1和图2未示出）、边框（图1和图2未示出）等。
其中，背盖可以设置在显示屏100远离透光盖板的一侧、且与透光盖板和显示屏100层叠设置。
边框可以设置在背盖与透光盖板之间、且固定于背盖上；并且，透光盖板固定于边框上。
应理解，当电子设备不包括中框105时，电路板组件103、电池104等可以固定于显示屏100靠近背盖一侧的表面；或者，电路板组件103、电池104等也可以固定于背盖的内表面。
在一些实施例中，中框105朝向背盖的表面可以设置电池安装槽，电池104可以安装于该电池安装槽内，具体以实际应用为准。
此外，手机01还可以包括麦克风、扬声器、摄像头等其他结构，此处仅介绍与发明点相关的内容，其余不再详细说明。
需要说明的是，图1、图2以及下文相关附图仅示意性的示出了电子设备包括的一些部件，这些部件的实际形状、大小、位置和构造等都不受图1、图2以及下文各个附图的限定。
下面对相关技术中提供的芯片进行详细地说明。
众所周知，芯片是电子设备的一种核心部件，芯片的性能对电子设备的稳定性、可靠性等都至关重要。随着科技的发展，电子设备例如，手机不断朝着小型化等方向发展，对于手机内部重要的芯片而言，也需要其实现小型化，并具备较好的可靠性等。
传统的芯片通常负载有成百上千的元器件，这里的元器件可以包括晶体管、电容、电感、电阻等。
在传统芯片中，电容常常使用的有MIM电容、MOS电容等，但这些电容在芯片上集成时的容值密度较低，其容值密度一般小于10nF/mm2。
为了改善芯片上集成电容的容值密度较低的问题，相关技术中还使用到了深槽电容，这是因为深槽电容在芯片上集成时的容值密度一般较高，其容值密度通常能够达到500nF/mm2以上。
下面对相关技术中深槽电容的两种设置方式进行介绍。
作为一种示例，目前是将深槽电容设置在硅（Si）衬底中。
通常来说，在制备元器件以形成芯片的过程中，首先是提供Si衬底，再从Si衬底开始，由下而上制备成百上千的元器件。这样就使得在Si衬底中、以及靠近Si衬底的附近位置设置的元器件数量较多，同时，远离Si衬底的位置设置的元器件的数量较少。也就是说，从Si衬底开始向上，芯片中元器件的密度越来越小。
那么，此时再将深槽电容设置在元器件密度较大的区域，加上深槽电容本身的面积不小，深槽电容又与其他多个元器件沿平行于Si衬底的方向并排排布，从而使深槽电容占据芯片的大量面积，导致无法实现小型化。
作为另一种示例，目前是将MIM电容、MOS电容集成在一个芯片上，而将深槽电容设置为单独的芯片，当需要使用深槽电容时，将这些芯片连接起来使用。
那么，这些芯片连接起来后的芯片不仅无法实现小型化，还使得制备工艺更加复杂。
由此，基于上述两种示例可以看出，相关技术中的深槽电容占据芯片的面积较大，导致芯片存在无法实现小型化、成本效应差等问题。
有鉴于此，本申请提供一种芯片的制备方法，通过在衬底上增加一层厚度较厚的深槽介质层，并在该深槽介质层中制备深槽电容，从而形成了集成深槽电容结构，能够减小深槽电容对芯片面积的占用，从而能够实现有效节省空间、减小面积等，并有利于在高频电源、系统芯片或其他需要集成较大电容的芯片中使用。
进一步地，通过该芯片的制备方法制得的芯片，能够实现集成化和小型化，性能较佳。
更进一步地，当该芯片应用于电子设备时，能够有效提升电子设备的性能。
下面请参考图3至图24，对本申请实施例提供的芯片02的制备方法、以及通过该制备方法制得的芯片02进行详细地介绍。
如图3至图24所示，本申请提供的芯片02的制备方法包括如下步骤：
步骤1、提供衬底。
应用中，上述衬底可以是硅（Si）衬底。
对于硅衬底的具体类型不做限定，示例性的，硅衬底可以是正（positive，P）型硅衬底或者负（negative，N）型硅衬底。
步骤2、在衬底的一侧形成前层结构。
如图3至图24所示，上述前层结构10可以包括多个浅槽隔离结构、前层电路、前层连接电路、接触单元4等。
其中，前层电路可以包括至少一个第一元器件，第一元器件部分位于衬底中。前层连接电路包括至少一层前层连接结构。接触单元包括多个分立的接触结构。
应用中，对于上述第一元器件的具体类型不做限定，示例性的，第一元器件可以包括晶体管、三极管、电感、电容等元器件。
在第一元器件为晶体管的情况下，该晶体管可以为CMOS晶体管，具体可以包括如图3至图24所示的N型CMOS晶体管31与P型CMOS晶体管32。
需要说明的是，前层电路还可以包括第二元器件，第二元器件可以位于任意位置，这里不做具体限定。
应用中，可以通过在衬底中挖槽，再在槽中填充不导电介质，以形成浅槽隔离结构，从而通过这些浅槽隔离结构将不同的元器件隔离开，防止短路。
应用中，上述接触单元可以将元器件引出，作为信号连接。对于接触单元中接触结构的材料不做具体限定，示例性的，接触结构的材料可以是金属，例如，钨（Wu）等。
应用中，上述前层连接电路能够将多个元器件互连。对于前层连接电路中前层连接结构的材料不做具体限定，示例性的，前层连接结构的材料可以是金属，例如，铜（Cu）、铝（Al）等。
步骤3、在第一元器件远离衬底的一侧形成深槽介质层。
应用中，对于上述深槽介质层的材料、结构、深度、宽度等不做具体限定，示例性的，深槽介质层的材料可以是非金属，该非金属可以包括氧化硅（SiO2）、氮氧化硅（SiON）等。
示例性的，深槽介质层可以是整层结构。
示例性的，如图4和图5、图11和图12所示，深槽介质层63沿OY方向的深度为d1，d1的取值范围可以包括10nm-100μm。具体的，d1可以是10nm、100nm、1μm、10μm、50μm或者100μm等。
示例性的，如图4和图5、图11和图12所示，深槽介质层63沿OX方向的宽度的取值范围可以包括0.001μm-200μm。具体的，深槽介质层63沿OX方向的宽度可以是0.001μm、0.01μm、0.1μm、1μm、10μm、100μm或者200μm等。
步骤4、在深槽介质层中形成深槽电容。
应用中，可以通过光刻、刻蚀等工艺在上述深槽介质层中形成图5、图12和图18中的深槽s，再在深槽s中逐层沉积、光刻、刻蚀金属和不导电介质，以形成深槽电容。
上述深槽电容为一种沟槽式电容。
应用中，上述深槽电容可以仅位于深槽介质层中；或者，如图6至图9、图13至图16、图19至图24所示，上述深槽电容可以部分位于深槽介质层中、且部分位于深槽介质层上，这里不做具体限定。
对于上述深槽电容的结构不做具体限定，示例性的，深槽电容可以包括至少一个子电容，每个子电容由两个电容子电极、以及夹设在两个电容子电极中的电容介质层构成。
对于上述电容子电极的材料不做具体限定，示例性的，电容子电极的材料可以是氮化钛（TiN）等。
对于上述电容介质层的材料不做具体限定，示例性的，电容介质层的材料可以是氧化锆、氧化铝和氧化锆叠层（ZAZ）等。
作为一个示例，如图6至图9、图13至图16、图19至图24所示，本申请实施例提供的深槽电容c包括：电容子电极c1和电容介质层c2。
上述电容子电极c1包括第一子电极C11、第二子电极C12、第三子电极C13和第四子电极C14；上述电容介质层c2包括第一电容介质层c21、第二电容介质层c22和第三电容介质层c23。
其中，第一子电极C11、第一电容介质层c21和第二子电极C12构成第一子电容；第二子电极C12、第二电容介质层c22和第三子电极C13构成第二子电容；第三子电极C13、第三电容介质层c23和第四子电极C14构成第三子电容。该第一子电容、第二子电容与第三子电容互相并联。
再参考图6至图9、图13至图16、图19至图24，第一子电极C11依次通过第七通孔113、第十三连接结构123、第十三通孔133与第三焊盘P3电连接，第二子电极C12依次通过第十通孔116、第十六连接结构126、第十六通孔136与第四焊盘P4电连接，第三子电极C13依次通过第八通孔114、第十四连接结构124、第十四通孔134与第三焊盘P3电连接，第四子电极C14依次通过第九通孔115、第十五连接结构125、第十五通孔135与第四焊盘P4电连接。
由此，深槽电容c通过将金属基板奇数层互连、且偶数层互连，从而能够形成每个子电容的两个电极，并实现每个子电容的连通。
需要说明的是，深槽电容加工放在了前层电路的MOS有源器件之后，由于深槽电容加工工艺中需要高温，例如，电容深槽相关结构的沉积温度可能达到300-500℃，可能给MOS阈值电压、饱和电流等性能造成不良影响。因此，可以将在前层结构加工时，将退火时间减少，以达成最终MOS器件性能不变。
步骤5、在深槽电容上形成后层结构。
上述后层结构可以包括后层连接电路、保护介质层等。
其中，后层连接电路可以包括多个第一层后层连接结构、第二层后层连接结构。保护介质层可以包括第一层保护介质层、第二层保护介质层。
应用中，对于上述保护介质层的工艺不做具体限定，示例性的，可以通过金属层间电介质层（inter metal dieletric，IMD）形成工艺制得保护介质层。
应用中，对于上述后层连接结构的材料不做具体限定，示例性的，后层连接结构的材料可以是金属，例如，铜（Cu）、铝（Al）等。
对于上述后层连接电路、深孔、通孔等的工艺不做具体限定，示例性的，可以通过金属光刻、刻蚀、沉积、化学机械抛光（chemical mechanical polishing，CMP）等形成这些结构。
需要说明的是，后层连接结构可以与前层连接结构相同或不同，具体以实际应用为准。
步骤6、在后层结构上形成多个焊盘。
应用中，对于上述焊盘的类型不做具体限定，示例性的，焊盘可以是Al焊盘。Al焊盘可以通过通孔与后层连接电路电连接。
这里仅介绍与发明点相关的内容，其余可以参考相关技术获取，此处不再详细说明。
本申请实施例提供的芯片的制备方法，通过在衬底上增加一层厚度较厚的深槽介质层，并在该深槽介质层中制备深槽电容，从而形成了集成深槽电容（integrated deeptrench capacitor，IDTC）结构。因为深槽电容未设置在衬底中，深槽电容与前层电路在空间上形成了垂直关系，又由于越远离衬底处的元器件密度越小，空间越大，也就减小了深槽电容对芯片面积的占用，从而能够实现有效节省空间、减小面积等，并有利于在高频电源、系统芯片（system on chip，SOC）或其他需要集成较大电容的芯片中使用。
由此，该方法制备的芯片能够实现集成化和小型化，性能较佳。
现对本申请实施例提供的芯片的不同制备方法、以及通过各制备方法制得的芯片进行详细地介绍。
实施例一
如图3至图9所示，本申请实施例的芯片02的制备方法包括如下步骤：
S10、如图3所示，提供硅衬底1。
S11、如图3所示，在硅衬底1上形成前层结构（图3中未示出）。
其中，前层结构包括一个N型CMOS晶体管31、一个P型CMOS晶体管32、四个接触结构、三层连接结构等。
进一步地，上述步骤S11、在硅衬底上形成前层结构可以包括：
S110、在硅衬底1中形成第一凹槽、第二凹槽和第三凹槽，并在每个凹槽中填充不导电介质，分别形成第一浅槽隔离结构21、第二浅槽隔离结构22和第三浅槽隔离结构23。
S111、在第一浅槽隔离结构21与第二浅槽隔离结构22之间进行N型离子注入，形成N型阱区域（n-well，NW）311，且在第二浅槽隔离结构22与第三浅槽隔离结构23之间进行P型离子注入，形成P型阱区域（p-well，PW）321。
应用中，对于硅衬底1的具体处理过程不进行限定，仅以用于制备N型CMOS晶体管31和P型CMOS晶体管32为例，说明硅衬底1上不同区域的离子注入类型。
S112、在N型阱区域311中形成分立的第一源极312和第一漏极313，在N型阱区域311上依次形成第一栅绝缘层314和第一栅极315，以构成N型CMOS晶体管31；以及，在P型阱区域321中形成分立的第二源极322和第二漏极323，在P型阱区域321上依次形成第二栅绝缘层324和第二栅极325，以构成P型CMOS晶体管32。
其中，如图3所示，第一栅极315在硅衬底1上的正投影与第一栅绝缘层314在硅衬底1上的正投影重合。
第二栅极325在硅衬底1上的正投影与第二栅绝缘层324在硅衬底1上的正投影重合。
应用中，对于上述N型CMOS晶体管31与 P型CMOS晶体管32的制备顺序不做具体限定，示例性的，可以先形成N型CMOS晶体管31，再形成P型CMOS晶体管32；或者，可以先形成P型CMOS晶体管32，再形成N型CMOS晶体管31；或者，可以同时形成N型CMOS晶体管31和 P型CMOS晶体管32。
对于上述N型CMOS晶体管31中第一源极312、第一漏极313、第一栅绝缘层314和第一栅极315的制备顺序不做具体限定，示例性的，可以依次形成第一源极312、第一漏极313、第一栅绝缘层314和第一栅极315；或者，可以同时形成第一源极312和第一漏极313，再形成第一栅绝缘层314，最后形成第一栅极315。
P型CMOS晶体管32中各结构的制备顺序可以参考N型CMOS晶体管31，此处不再赘述。
S113、在第一源极312上形成第一接触孔、在第一漏极313上形成第二接触孔、在第二源极322上形成第三接触孔、在第二漏极323上形成第四接触孔后，再在每个接触孔内填充钨，分别形成与第一源极312连接的第一接触结构411，与第一漏极313连接的第二接触结构412，与第二源极322连接的第三接触结构421，与第二漏极323连接的第四接触结构422。
由此，可以通过每个接触结构将与其相连的结构引出去，以实现信号连接。
其中，第一接触结构411与第二接触结构412分布在第一栅极315两侧、且均与第一栅极315不接触。第三接触结构421与第四接触结构422分布在第二栅极325两侧、且均与第二栅极325不接触。
应用中，对于上述第一接触结构411、第二接触结构412、第三接触结构421和第四接触结构422的制备顺序不做具体限定。示例性的，可以依次形成第一接触结构411、第二接触结构412、第三接触结构421和第四接触结构422；或者，可以依次形成第四接触结构422、第三接触结构421、第二接触结构412和第一接触结构411；或者，可以同时形成第一接触结构411、第二接触结构412、第三接触结构421和第四接触结构422。
S114、在第一接触结构411上形成Cu的第一连接结构51，在第二接触结构412上形成Cu的第二连接结构52，在第三接触结构421上形成Cu的第三连接结构53，在第四接触结构422上形成Cu的第四连接结构54。
其中，上述每个连接结构间隔设置。
如图3所示，第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54的形状均相同，都是沿OY方向的截面形状为矩形。当然也可以全部不同或部分相同，这里不做具体限定。
并且，第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54沿OX方向的宽度相同、且沿OY方向的高度相同，也即矩形的面积相同。
S115、在硅衬底1上形成SiO2的第一介质层61。
其中，第一介质层61覆盖第一连接结构51、第二连接结构52、第三连接结构53、第四连接结构54、第一接触结构411、第二接触结构412、第三接触结构421、第四接触结构422、第一栅极315、第一栅绝缘层314、第二栅极325和第二栅绝缘层324的表面。
S116、在第一介质层61中形成与第一连接结构51相连的第一通孔71、与第二连接结构52相连的第二通孔72、与第三连接结构53相连的第三通孔73、与第四连接结构54相连的第四通孔74。
S117、在第一通孔71上形成Cu的第五连接结构81、且Cu填充第一通孔71，在第二通孔72上形成Cu的第六连接结构82、且Cu填充第二通孔72；以及，在第三通孔73上形成Cu的第七连接结构83、且Cu填充第三通孔73，在第四通孔74上形成Cu的第八连接结构84、且Cu填充第四通孔74。
其中，每个连接结构间隔设置。
需要说明的是，第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84的形状、沿OX方向的宽度、沿OY方向的高度等可以参考第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54，此处不再赘述。
S118、在第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84上形成SiO2的第二介质层62。
S119、在第二介质层62中形成与第五连接结构81相连的第五通孔91、与第六连接结构82相连的第六通孔92。
S120、在第五通孔91上形成Cu的第九连接结构101、且Cu填充第五通孔91，在第六通孔92上形成Cu的第十连接结构102、且Cu填充第六通孔92。
其中，两个连接结构间隔设置。
需要说明的是，第九连接结构101和第十连接结构102的形状、沿OX方向的宽度、沿OY方向的高度等可以参考第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54，此处不再赘述。
S12、如图4所示，在第九连接结构101和第十连接结构102上形成SiO2的深槽介质层63。
其中，深槽介质层63沿OY方向的深度为d1。
S13、如图5所示，在深槽介质层63中形成深槽s。
S14、如图6所示，在深槽s中形成深槽电容c。
其中，深槽电容c包括第一子电极c11、第二子电极c12、第三子电极c13、第四子电极c14、第一电容介质层c21、第二电容介质层c22和第三电容介质层c23。
上述第一子电极c11、第一电容介质层c21和第二子电极c12可以构成第一子电容，第二子电极c12、第二电容介质层c22和第三子电极c13可以构成第二子电容，第三子电极c13、第三电容介质层c23和第四子电极c14可以构成第三子电容。
S15、如图7所示，在深槽电容c上形成SiO2的第一保护介质层64。
S16、如图8所示，在深槽介质层63中、以及在第一保护介质层64中均形成第一深孔111和第二深孔112，并在第一保护介质层64中还形成与第一深孔111相连的Cu的第十一连接结构121、且Cu填充第一深孔111，在第一保护介质层64 中还形成与第二深孔112相连的Cu的第十二连接结构122、且Cu填充第二深孔112；以及，在第一保护介质层64中形成第七通孔113、第八通孔114、第九通孔115和第十通孔116，并在第一保护介质层64中形成与第七通孔113相连的Cu的第十三连接结构123、且Cu填充第七通孔113，在第一保护介质层64中形成与第八通孔114相连的Cu的第十四连接结构124、且Cu填充第八通孔114，在第一保护介质层64中形成与第九通孔115相连的Cu的第十五连接结构125、且Cu填充第九通孔115，在第一保护介质层64中形成与第十通孔116相连的Cu的第十六连接结构126、且Cu填充第十通孔116。
其中，每个连接结构间隔设置。
需要说明的是，第十一连接结构121、第十二连接结构122、第十三连接结构123、第十四连接结构124、第十五连接结构125、第十六连接结构126的形状、沿OX方向的宽度、沿OY方向的高度等可以参考第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54，此处不再赘述。
S17、如图9所示，在第十一连接结构121、第十二连接结构122、第十三连接结构123、第十四连接结构124、第十五连接结构125、第十六连接结构126上形成SiO2的第二保护介质层65，并在第二保护介质层65中形成与第十一连接结构121相连的第十一通孔131、与第十二连接结构122相连的第十二通孔132、与第十三连接结构123相连的第十三通孔133、与第十四连接结构124相连的第十四通孔134、与第十五连接结构125相连的第十五通孔135、与第十六连接结构126相连的第十六通孔136；以及，在第二保护介质层65上形成与第十一通孔131相连的Al的第一焊盘P1、与第十二通孔132相连的Al的第二焊盘P2、分别与第十三通孔133和第十四通孔134相连的Al的第三焊盘P3、分别与第十五通孔135和第十六通孔136相连的Al的第四焊盘P4。
其中，每个焊盘间隔分布。
本申请实施例提供的芯片的制备方法，通过在前层电路的顶层金属空白处放置深槽电容，形成了IDTC结构，使得深槽电容与前层电路在空间上形成了垂直关系，最大限度地减小了深槽电容对芯片面积的占用，从而能够非常有效地节省空间、减小面积等。
通过实施例一制备得到图9所示的芯片02，下面对该芯片02进行具体介绍。
如图9所示，该芯片02包括：
硅衬底1。
设置在硅衬底1上的N型CMOS晶体管31和 P型CMOS晶体管32。其中，N型CMOS晶体管31包括位于硅衬底1中的N型阱区域311、第一源极312和第一漏极313，以及依次位于硅衬底1上的第一栅绝缘层314和第一栅极315，第一栅极315在硅衬底1上的正投影与第一栅绝缘层314在硅衬底1上的正投影重合；P型CMOS晶体管32包括位于硅衬底1中的P型阱区域321、第二源极322和第二漏极323，以及依次位于硅衬底1上的第二栅绝缘层324和第二栅极325，第二栅极325在硅衬底1上的正投影与第二栅绝缘层324在硅衬底1上的正投影重合。
第一接触结构411、第二接触结构412、第三接触结构421、第四接触结构422。其中，第一接触结构411和第二接触结构412分别设置在第一栅极315两侧、且均与第一栅极315不接触；第三接触结构421和第四接触结构422分别设置在第二栅极325两侧、且均与第二栅极325不接触。
间隔设置的第一连接结构51、第二连接结构52、第三连接结构53和第四连接结构54。
第一介质层61，覆盖第一连接结构51、第二连接结构52、第三连接结构53、第四连接结构54、第一接触结构411、第二接触结构412、第三接触结构421、第四接触结构422、第一栅极315、第一栅绝缘层314、第二栅极325和第二栅绝缘层324的表面。
间隔设置的第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84。
第二介质层62，覆盖第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84的表面。
间隔设置的第九连接结构101与第十连接结构102。
深槽介质层63，覆盖第九连接结构101与第十连接结构102的表面。
深槽电容c，部分设置在深槽介质层63中、且剩余部分设置在深槽介质层63上。其中，深槽电容c包括第一子电极c11、第二子电极c12、第三子电极c13、第四子电极c14、第一电容介质层c21、第二电容介质层c22和第三电容介质层c23。
第一保护介质层64，覆盖深槽电容c。
贯穿深槽介质层63和第一保护介质层64的第一深孔111、第二深孔112。
贯穿第一保护介质层64的第七通孔113、第八通孔114、第九通孔115和第十通孔116。
间隔设置的第十一连接结构121、第十二连接结构122、第十三连接结构123、第十四连接结构124、第十五连接结构125、第十六连接结构126。其中，第十一连接结构121通过第一深孔111与101连接，第十二连接结构122通过第二深孔112与102连接，第十三连接结构123通过第七通孔113与第一子电极c11连接，第十四连接结构124通过第八通孔114与第三子电极c13连接，第十五连接结构125通过第九通孔115与第四子电极c14连接，第十六连接结构126通过第十通孔116与第二子电极c12连接。
第二保护介质层65。
间隔设置的第一焊盘P1、第二焊盘P2、第三焊盘P3和第四焊盘P4。
本申请实施例提供的芯片能够最大限度地实现集成化和小型化，性能非常好。
实施例二
如图10至图16所示，本申请实施例的芯片02的制备方法包括：
首先，如图10所示，本实施例从提供硅衬底1直至在硅衬底1上形成前层结构中的第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84可以参考实施例一中的步骤S10至S117；以及，如图16所示，本实施例形成第二保护介质层65及以后可以参考实施例一的步骤S17，此处不再赘述。
其次，实施例二与实施例一的区别在于：
在实施例一的步骤S117之后、且在实施例一的步骤S17之前，本实施例的制备方法还可以包括：
S220、如图11所示，在第五连接结构81、第六连接结构82、第七连接结构83和第八连接结构84上形成SiO2的深槽介质层63。
S22、如图12所示，在深槽介质层63中形成深槽s。
S23、如图13所示，在深槽s中形成深槽电容c，以及，在深槽介质层63中形成与第五连接结构81相连的第一深孔111、与第六连接结构82相连的第二深孔112，在深槽介质层63上形成与第一深孔111相连的Cu的第九连接结构101、且Cu填充第一深孔111，在深槽介质层63上形成与第二深孔112相连的Cu的第十连接结构102、且Cu填充第二深孔112。
需要说明的是，对于深槽电容c、第九连接结构101、第十连接结构102的制备顺序不做具体限定，示例性的，可以先形成深槽电容c，再依次形成第九连接结构101和第十连接结构102；或者，可以同时形成深槽电容c、第九连接结构101和第十连接结构102。
S24、如图14所示，在第九连接结构101、第十连接结构102和深槽电容c上形成SiO2的第二介质层62。
S25、如图15所示，在第二介质层62上形成SiO2的第一保护介质层64，以及，在第二介质层62和第一保护介质层64中分别形成与第九连接结构101相连的第五通孔91、与第十连接结构102相连的第六通孔92、与第一子电极c11相连的第七通孔113、与第三子电极c13相连的第八通孔114、与第四子电极c14相连的第九通孔115、与第二子电极c12相连的第十通孔116，在第一保护介质层64中分别形成与第五通孔91相连的Cu的第十一连接结构121、且Cu填充第五通孔91，与第六通孔92相连的Cu的第十二连接结构122、且Cu填充第六通孔92，与第七通孔113相连的Cu的第十三连接结构123、且Cu填充第七通孔113，在第一保护介质层64中形成与第八通孔114相连的Cu的第十四连接结构124、且Cu填充第八通孔114，在第一保护介质层64中形成与第九通孔115相连的Cu的第十五连接结构125、且Cu填充第九通孔115，在第一保护介质层64中形成与第十通孔116相连的Cu的第十六连接结构126、且Cu填充第十通孔116。
需要说明的是，本实施例中深槽介质层63、深槽s、深槽电容c、第一深孔111、第二深孔112、第五连接结构81、第六连接结构82、第九连接结构101、第十连接结构102、第二介质层62、第十一连接结构121、第十二连接结构122、第十三连接结构123、第十四连接结构124、第十五连接结构125、第十六连接结构126等可以参考实施例一，此处不再赘述。
本申请实施例提供的芯片的制备方法，通过在前层结构中的空白处放置深槽电容，形成了IDTC结构，使深槽电容与前层电路在空间上形成了垂直关系，有效减小了深槽电容对芯片面积的占用，从而能够节省空间、减小面积等。
通过实施例二制备得到图16所示的芯片02，下面对该芯片02进行具体介绍。
图16中芯片02包括的各膜层、各元器件等与图9中芯片02包括的各膜层、各元器件对应相同。
图16中芯片02与图9中芯片02的区别在于：
图16中芯片02的深槽介质层63、深槽电容c的位置等与图9的不同，具体可以参考实施例二的制备方法，此处不再赘述。
实施例三
如图17至图24所示，本申请实施例的芯片02的制备方法包括：
首先，如图17所示，本实施例从提供硅衬底1直至在硅衬底1上形成前层电路中的第五连接结构81、第六连接结构82、第七连接结构83、第八连接结构84可以参考实施例一的步骤S10至S117；以及，如图24所示，本实施例形成第一焊盘P1、第二焊盘P2、第三焊盘P3和第四焊盘P4等可以参考实施例一的步骤S17，此处不再赘述。
其次，实施例三与实施例一的区别在于：
在实施例一的步骤S119之后、且在实施例一的步骤S17之前，本实施例的制备方法还可以包括：
S32、如图18所示，在SiO2的深槽介质层63中形成深槽s。
S33、如图19所示，在深槽s中形成深槽电容c。
S34、如图20所示，在第五连接结构81、第六连接结构82、第七连接结构83、第八连接结构84和深槽电容c上形成SiO2的第一介质层61。
S35、如图21所示，在第一介质层61中形成与第五连接结构81相连的第五通孔91、与第六连接结构82相连的第六通孔92，在第一介质层61上形成与第五通孔91相连的Cu的第九连接结构101、且Cu填充第五通孔91，在第一介质层61上形成与第六通孔92相连的Cu的第十连接结构102、且Cu填充第六通孔92，以及，在第一介质层61中形成与第一子电极c11相连的第十七通孔117、与第三子电极c13相连的第十八通孔118、与第四子电极c14相连的第十九通孔119、与第二子电极c12相连的第二十通孔120，在第一介质层61上形成与第十七通孔117相连的Cu的第十七连接结构141、且Cu填充第十七通孔117，在第一介质层61上形成与第十八通孔118相连的Cu的第十八连接结构142、且Cu填充第十八通孔118，在第一介质层61上形成与第十九通孔119相连的Cu的第十九连接结构143、且Cu填充第十九通孔119，在第一介质层61上形成与第二十通孔120相连的Cu的第二十连接结构144、且Cu填充第二十通孔120。
需要说明的是，对于第九连接结构101、第十连接结构102、第十七连接结构141、第十八连接结构142、第十九连接结构143和第二十连接结构144的制备顺序不做具体限定，示例性的，可以先形成第九连接结构101和第十连接结构102，再形成第十七连接结构141、第十八连接结构142、第十九连接结构143和第二十连接结构144；或者，可以同时形成第九连接结构101、第十连接结构102、第十七连接结构141、第十八连接结构142、第十九连接结构143和第二十连接结构144。
S36、如图22所示，在第九连接结构101、第十连接结构102、第十七连接结构141、第十八连接结构142、第十九连接结构143和第二十连接结构144上形成SiO2的第二介质层62。
S37、如图22所示，在第二介质层62上形成SiO2的第一保护介质层64。
S38、如图23所示，在第二介质层62和第一保护介质层64中形成第一深孔111和第二深孔112，并在第一保护介质层64中形成与第一深孔111相连的Cu的第十一连接结构121、且Cu填充第一深孔111，在第一保护介质层64中形成与第二深孔112相连的Cu的第十二连接结构122、且Cu填充第二深孔112；以及，在第一保护介质层64中形成第七通孔113、第八通孔114、第九通孔115和第十通孔116，并在第一保护介质层64中形成与第七通孔113相连的Cu的第十三连接结构123、且Cu填充第七通孔113，在第一保护介质层64中形成与第八通孔114相连的Cu的第十四连接结构124、且Cu填充第八通孔114，在第一保护介质层64中形成与第九通孔115相连的Cu的第十五连接结构125、且Cu填充第九通孔115，在第一保护介质层64中形成与第十通孔116相连的Cu的第十六连接结构126、且Cu填充第十通孔116。
本申请实施例提供的芯片的制备方法，通过在前层结构中的空白处放置深槽电容，形成了IDTC结构，使深槽电容与前层电路在空间上形成了垂直关系，有效减小了深槽电容对芯片面积的占用，从而能够节省空间、减小面积等。
通过实施例三制备得到图24所示的芯片02，下面对该芯片02进行具体介绍。
图24中芯片02包括的各膜层、各元器件等与图9中芯片02包括的各膜层、各元器件等相同。
区别在于：
图24中芯片02的深槽介质层63、深槽电容c的位置等与图9的不同，具体可以参考实施例二的制备方法，此处不再赘述。
下面请参考图25，对本申请实施例提供的电子设备03进行详细地介绍。
图25示意出了将图9的芯片02通过SMT与电路板14连接的电子设备03。
如图25所示，通过封装层11对芯片进行封装后，再将第一焊盘P1、第二焊盘P2、第三焊盘P3和第四焊盘P4与封装基板12连接，然后在封装基板12远离芯片的一侧形成多个焊球13，并通过焊球13与电路板14连接。
当然，图16、图24和其他情况下制得的芯片02也可以通过SMT组装到电路板14上，具体可以参考图25，此处不再赘述。
应用中，对于上述电路板的类型不做具体限定，示例性的，电路板可以为PCB、FPC等。
应用中，对于上述封装层不做具体限定，示例性的，封装层可以是通过塑封工艺形成的塑封层。
具体的，塑封层中的塑封材料可以包括环氧塑封料（epoxy molding compound，EMC）等。
对于上述EMC不做具体限定，示例性的，EMC可以包括树脂和分散于树脂中的填料、硬化剂、促进剂等。其中，树脂可以是环氧树脂、硅胶树脂、硅烷改性树脂、二氧化硅树脂等中的任一种或多种的组合。
对于上述填料不做具体限定，这里的填料可以为颗粒，示例性的，该颗粒可以为SiO2、三氧化二铝（Al2O3）、氮化硅（Si3N4）、氮化硼（BN）等中的任一种或多种的组合。
对于上述塑封工艺不做具体限定，示例性的，塑封工艺可以包括压缩模塑（compression molding）、层压模塑（lamination molding）等中的任一种。
本申请实施例提供的电子设备，由于芯片能够很好的实现集成化和小型化，由此使得电子设备的性能较佳。
本申请实施例中关于芯片等的说明可以参考上述实施例，这里不再赘述。
应理解，上述只是为了帮助本领域技术人员更好地理解本申请实施例，而非要限制本申请实施例的范围。本领域技术人员根据所给出的上述示例，显然可以进行各种等价的修改或变化，例如，可以新加入某些制备步骤等；或者，可以是上述任意两种或任意多种实施例的组合，这样的修改、变化或者组合后的方案也落入本申请实施例的范围内。
还应理解，上文对本申请实施例的描述着重于强调各个实施例之间的不同之处，未提到的相同或者相似之处可以互相参考，为了简洁，这里不再赘述。
还应理解，本申请实施例中的方式、情况、类别以及实施例的划分仅是为了描述的方便，不应构成特别的限定，各种方式、类别、情况以及实施例中的特征在不矛盾的情况下可以相结合。
还应理解，在本申请的各个实施例中，如果没有特殊说明以及逻辑冲突，不同的实施例之间的术语和/或描述具有一致性、且可以相互引用，不同的实施例中的技术特征根据其内在的关系可以组合形成新的实施例。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (23)
1.一种芯片的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧形成前层结构；其中，所述前层结构至少包括前层电路，所述前层电路包括至少一个第一元器件，所述第一元器件部分位于所述衬底中；
在所述第一元器件远离所述衬底的一侧形成深槽介质层；
在所述深槽介质层中形成深槽电容。
2.根据权利要求1所述的芯片的制备方法，其特征在于，所述在所述第一元器件远离所述衬底的一侧形成深槽介质层包括：
在所述前层结构远离所述衬底的一侧形成所述深槽介质层。
3.根据权利要求2所述的芯片的制备方法，其特征在于，所述前层结构还包括前层连接电路；
所述在所述衬底的一侧形成前层结构包括：
在所述衬底的一侧形成所述前层电路；
在所述前层电路远离所述衬底的一侧形成所述前层连接电路；其中，所述前层连接电路与所述前层电路电连接；
所述在所述前层结构远离所述衬底的一侧形成所述深槽介质层包括：
在所述前层连接电路远离所述衬底的一侧形成所述深槽介质层。
4.根据权利要求3所述的芯片的制备方法，其特征在于，所述前层连接电路包括至少一层前层连接结构，第一层的所述前层连接结构与所述前层电路电连接；
所述在所述前层连接电路远离所述衬底的一侧形成所述深槽介质层包括：
在最后一层的所述前层连接结构远离所述衬底的一侧形成所述深槽介质层。
5.根据权利要求1所述的芯片的制备方法，其特征在于，所述在所述第一元器件远离所述衬底的一侧形成深槽介质层包括：
在所述前层结构中形成所述深槽介质层。
6.根据权利要求5所述的芯片的制备方法，其特征在于，所述前层结构还包括前层连接电路；
所述在所述衬底的一侧形成前层结构包括：
在所述衬底的一侧形成所述前层电路；
在所述前层电路远离所述衬底的一侧形成所述前层连接电路；其中，所述前层连接电路与所述前层电路电连接；
所述在所述前层结构中形成所述深槽介质层包括：
在所述衬底与所述前层连接电路之间形成所述深槽介质层。
7.根据权利要求6所述的芯片的制备方法，其特征在于，所述前层连接电路包括至少一层前层连接结构，第一层的所述前层连接结构与所述前层电路电连接；
所述在所述衬底与所述前层连接电路之间形成所述深槽介质层包括：
在所述衬底与最后一层的所述前层连接结构之间，任一层的所述前层连接结构远离所述衬底的一侧形成所述深槽介质层。
8.根据权利要求2至7中任一项所述的芯片的制备方法，其特征在于，所述前层电路包括多个第一元器件；所述前层连接电路包括多层前层连接结构，相邻层前层连接结构通过通孔相连；
所述在所述衬底的一侧形成前层结构包括：
在所述衬底中形成多个隔离结构；
在相邻两个隔离结构之间形成所述第一元器件；
在所述第一元器件远离所述衬底的一侧形成接触单元；其中，所述接触单元包括至少一个接触结构、且与所述第一元器件电连接；
在所述接触单元远离所述衬底的一侧形成第一层的所述前层连接结构；其中，所述第一层的所述前层连接结构与所述接触单元电连接；
在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成多层介质层；其中，所述多层介质层未具有所述深槽介质层，或所述多层介质层具有所述深槽介质层；
在每层介质层中形成一层前层连接结构。
9.根据权利要求8所述的芯片的制备方法，其特征在于，所述前层电路包括极性相反的两个晶体管；所述前层连接电路包括三层前层连接结构；
所述在所述衬底中形成多个隔离结构包括：
在所述衬底中形成三个隔离结构；
所述在相邻两个隔离结构之间形成所述第一元器件包括：
在相邻两个所述隔离结构之间形成一个晶体管；
所述在所述第一元器件远离所述衬底的一侧形成接触单元包括：
在所述第一元器件远离所述衬底的一侧形成四个分立的接触结构；其中，每两个接触结构与一个所述晶体管电连接；
所述在所述接触单元远离所述衬底的一侧形成第一层的所述前层连接结构包括：
在所述接触单元远离所述衬底的一侧形成四个分立的第一层的所述前层连接结构；其中，每个第一层的所述前层连接结构与一个所述接触结构电连接；
所述在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成多层介质层包括：
在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成两层非深槽介质层；
或者，在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成两层所述非深槽介质层和一层所述深槽介质层；
或者，在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成一层所述深槽介质层和两层所述非深槽介质层。
10.根据权利要求9所述的芯片的制备方法，其特征在于，所述深槽电容包括三个子电容；
所述在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成两层所述非深槽介质层的情况下，所述在所述接触单元远离所述衬底的一侧形成第一层的所述前层连接结构之后，所述制备方法还包括：
在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件的表面形成第一层介质层；
在所述第一层介质层中形成四个通孔，并在所述第一层介质层远离所述衬底的一侧形成第二层前层连接结构；其中，所述第二层前层连接结构通过所述通孔与所述第一层的所述前层连接结构电连接；
在所述第二层连接结构远离所述衬底的一侧形成第二层介质层；
在所述第二层介质层中形成通孔，并在所述第二层介质层远离所述衬底的一侧形成第三层前层连接结构；其中，所述第三层前层连接结构通过所述通孔与所述第二层前层连接结构；
在所述第三层前层连接结构远离所述衬底的一侧形成所述深槽介质层；
在所述深槽介质层中形成所述三个子电容；其中，所述三个子电容均部分位于所述深槽介质层中、且部分位于所述深槽介质层远离所述衬底的一侧；
在所述三个子电容远离所述衬底的一侧形成第一层保护介质层；
在所述第一层保护介质层中形成分立的深孔和通孔、以及后层连接电路；其中，所述深孔还贯穿所述深槽介质层；所述后层连接电路包括多个第一层后层连接结构，部分第一层后层连接结构通过所述深孔与所述第三层前层连接结构电连接、且剩余部分所述第一层后层连接结构通过所述通孔与所述三个子电容电连接；
在所述后层连接电路远离所述衬底的一侧形成第二层保护介质层；
在所述第二层保护介质层中形成多个通孔、且在所述第二层保护介质层远离所述衬底的一侧形成多个焊盘；其中，所述多个焊盘通过所述通孔与所述后层连接电路电连接。
11.根据权利要求9所述的芯片的制备方法，其特征在于，所述深槽电容包括三个子电容；
所述在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成两层所述非深槽介质层和一层所述深槽介质层的情况下，所述在所述接触单元远离所述衬底的一侧形成第一层的所述前层连接结构之后，所述制备方法还包括：
在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件的表面形成第一层介质层；
在所述第一层介质层中形成四个通孔，并在所述第一层介质层远离所述衬底的一侧形成第二层前层连接结构；其中，所述第二层前层连接结构通过所述通孔与所述第一层的所述前层连接结构电连接；
在所述第二层前层连接结构远离所述衬底的一侧形成所述深槽介质层；
在所述深槽介质层中形成所述三个子电容和深孔，并在所述深槽介质层远离所述衬底的一侧形成第三层前层连接结构；其中，所述三个子电容均部分位于所述深槽介质层中、且部分位于所述深槽介质层远离所述衬底的一侧；所述第三层前层连接结构通过所述深孔与所述第二层前层连接结构电连接；
在所述第三层前层连接结构和所述三个子电容远离所述衬底的一侧形成第二层介质层；
在所述第二层介质层远离所述衬底的一侧形成第一层保护介质层；
在所述第一层保护介质层中形成后层连接电路和多个通孔；其中，所述通孔还贯穿所述第二层介质层，所述后层连接电路包括多个第一层后层连接结构，部分第一层后层连接结构通过所述通孔与所述第三层前层连接结构电连接、且剩余部分第一层后层连接结构通过所述通孔与所述三个子电容电连接；
在所述后层连接电路远离所述衬底的一侧形成第二层保护介质层；
在所述第二层保护介质层中形成多个通孔、且在所述第二层保护介质层远离所述衬底的一侧形成多个焊盘；其中，所述多个焊盘通过所述通孔与所述后层连接电路电连接。
12.根据权利要求9所述的芯片的制备方法，其特征在于，所述深槽电容包括三个子电容；
所述在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件上形成一层所述深槽介质层和两层所述非深槽介质层的情况下，所述在所述接触单元远离所述衬底的一侧形成第一层的所述前层连接结构之后，所述制备方法还包括：
在所述接触单元、所述第一层的所述前层连接结构和所述第一元器件的表面形成所述深槽介质层；
在所述深槽介质层中形成所述三个子电容和四个通孔，并在所述深槽介质层远离所述衬底的一侧形成四个第二层前层连接结构；其中，每个所述第二层前层连接结构通过所述通孔与所述第一层的所述前层连接结构电连接；
在所述三个子电容和所述第二层前层连接结构远离所述衬底的一侧形成第一层介质层；
在所述第一层介质层中形成多个通孔，并在所述第一层介质层远离所述衬底的一侧形成第三层前层连接结构和第二层后层连接结构；其中，所述第三层前层连接结构通过所述通孔与所述第二层前层连接结构电连接，所述第二层后层连接结构通过所述通孔与所述三个子电容电连接；
在所述第三层前层连接结构和所述第二层后层连接结构远离所述衬底的一侧形成第二层介质层；
在所述第二层介质层远离所述衬底的一侧形成第一层保护介质层；
在所述第一层保护介质层中形成多个深孔和后层连接电路；其中，所述深孔还贯穿所述第二层介质层，所述后层连接电路包括多个第一层后层连接结构，部分第一层后层连接结构通过所述通孔与所述第三层前层连接结构电连接、且剩余部分第一层后层连接结构通过所述通孔与所述三个子电容电连接；
在所述后层连接电路远离所述衬底的一侧形成第二层保护介质层；
在所述第二层保护介质层中形成多个通孔、且在所述第二层保护介质层远离所述衬底的一侧形成多个焊盘；其中，所述多个焊盘通过所述通孔与所述后层连接电路电连接。
13.根据权利要求9所述的芯片的制备方法，其特征在于，所述深槽介质层沿垂直于所述衬底方向的深度的取值范围包括10nm-100μm。
14.一种芯片，其特征在于，包括：
衬底；
前层结构，位于所述衬底的一侧，所述前层结构至少包括前层电路，所述前层电路包括至少一个第一元器件，所述第一元器件部分位于所述衬底中；
深槽介质层，位于所述第一元器件远离所述衬底的一侧；
深槽电容，位于所述深槽介质层中。
15.根据权利要求14所述的芯片，其特征在于，所述深槽介质层位于所述前层结构远离所述衬底的一侧。
16.根据权利要求15所述的芯片，其特征在于，所述前层结构还包括前层连接电路，所述前层连接电路位于所述前层电路远离所述衬底的一侧，所述前层连接电路包括至少一层前层连接结构，第一层的所述前层连接结构与所述前层电路电连接；
所述深槽介质层位于最后一层的所述前层连接结构远离所述衬底的一侧。
17.根据权利要求14所述的芯片，其特征在于，所述深槽介质层位于所述前层结构中。
18.根据权利要求17所述的芯片，其特征在于，所述前层结构还包括前层连接电路，所述前层连接电路设置在所述前层电路远离所述衬底的一侧，所述前层连接电路包括至少一层前层连接结构，第一层的所述前层连接结构与所述前层电路电连接；
所述深槽介质层位于所述衬底与最后一层的所述前层连接结构之间，任一层的所述连接结构远离所述衬底的一侧。
19.根据权利要求15至18中任一项所述的芯片，其特征在于，所述前层结构至少包括多个隔离结构、多个晶体管、前层连接电路、接触单元和多层介质层，每个晶体管位于相邻两个隔离结构之间，每个所述晶体管包括阱层、源极、漏极、栅绝缘层和栅极，所述源极和所述漏极位于所述阱层中、且与所述阱层一起位于所述衬底中，所述栅绝缘层与所述栅极位于所述衬底上、且所述栅绝缘层位于所述衬底与所述栅极之间；所述接触单元包括至少一个接触结构、且分别与所述源极和所述漏极电连接；第一层的所述前层连接结构位于所述接触结构远离所述衬底的一侧、且与所述接触结构连接；
所述芯片还包括：非深槽介质层、后层连接电路、至少一层保护介质层和焊盘，所述深槽介质层和所述非深槽介质层位于所述接触单元远离所述衬底的一侧；所述后层连接结构包括至少一层后层连接结构，所述后层连接结构位于所述保护介质层中、且分别与所述前层连接电路和所述深槽电容电连接；所述焊盘位于所述保护介质层远离所述衬底的一侧、且与所述后层连接电路电连接。
20.根据权利要求19所述的芯片，其特征在于，所述深槽电容包括三个子电容，所述三个子电容均部分位于所述深槽介质层中、且剩余部分位于所述深槽介质层远离所述衬底的一侧；
所述深槽介质层覆盖第三层前层连接结构的表面；所述非深槽介质层包括第一层介质层和第二层介质层，所述第一层介质层覆盖所述接触结构、所述第一层的所述前层连接结构和所述晶体管的表面，所述第二层介质层覆盖第二层前层连接结构的表面；
所述前层连接电路包括第一层前层连接结构、第二层前层连接结构和第三层前层连接结构，相邻前层连接结构之间通过通孔连接，所述第一层前层连接结构位于所述接触结构远离所述衬底的一侧、且与所述接触结构相连，所述第二层前层连接结构位于所述第一层介质层远离所述衬底的一侧，所述第三层前层连接结构位于所述第二层介质层远离所述衬底的一侧；
所述保护介质层包括第一层保护介质层和第二层保护介质层，所述第一层保护介质层覆盖所述三个子电容；所述第二层保护介质层位于所述第一层保护介质层远离所述衬底的一侧；
后层连接电路，包括多个第一层后层连接结构，部分第一层后层连接结构通过贯穿所述第一层保护介质层和所述深槽介质层的深孔与所述第三层前层连接结构电连接、且剩余部分第一层后层连接结构通过所述第一层保护介质层中的通孔与所述三个子电容电连接；
多个焊盘，位于所述第二层保护介质层远离所述衬底的一侧，所述多个焊盘通过所述第二层保护介质层中的通孔与所述后层连接电路电连接。
21.根据权利要求19所述的芯片，其特征在于，所述深槽电容包括三个子电容，所述三个子电容均部分位于所述深槽介质层中、且剩余部分位于所述深槽介质层远离所述衬底的一侧；
所述深槽介质层覆盖第二层前层连接结构的表面；所述非深槽介质层包括第一层介质层和第二层介质层，所述第一层介质层覆盖所述接触结构、所述第一层的所述前层连接结构和所述晶体管的表面，所述第二层介质层覆盖第三层前层连接结构的表面和所述三个子电容的部分表面；
所述前层连接电路包括第一层前层连接结构、第二层前层连接结构和第三层前层连接结构，相邻前层连接结构之间通过通孔连接，所述第一层前层连接结构位于所述接触结构远离所述衬底的一侧、且与所述接触结构相连，所述第二层前层连接结构位于所述第一层介质层远离所述衬底的一侧，所述第三层前层连接结构位于所述深槽介质层远离所述衬底的一侧；
所述保护介质层包括第一层保护介质层和第二层保护介质层，所述第一层保护介质层位于所述第二层介质层远离所述衬底的一侧；所述第二层保护介质层位于所述第一层保护介质层远离所述衬底的一侧；
后层连接电路，包括多个第一层后层连接结构，部分第一层后层连接结构通过贯穿所述第一层保护介质层和所述第二层介质层的深孔与所述第三层前层连接结构电连接、且剩余部分第一层后层连接结构通过贯穿所述第一层保护介质层和所述第二层介质层的通孔与所述三个子电容电连接；
多个焊盘，位于所述第二层保护介质层远离所述衬底的一侧，所述多个焊盘通过所述第二层保护介质层中的通孔与所述后层连接电路电连接。
22.根据权利要求19所述的芯片，其特征在于，所述深槽电容包括三个子电容，所述三个子电容均部分位于所述深槽介质层中、且剩余部分位于所述深槽介质层远离所述衬底的一侧；
所述深槽介质层覆盖所述接触结构、所述第一层的所述前层连接结构和所述晶体管的表面，所述非深槽介质层包括第一层介质层和第二层介质层，所述第一层介质层覆盖第二层前层连接结构的表面和所述三个子电容的部分表面，所述第二层介质层覆盖第三层前层连接结构和第二层后层连接结构的表面；
所述前层连接电路包括第一层前层连接结构、第二层前层连接结构和第三层前层连接结构，相邻前层连接结构之间通过通孔连接，所述第一层前层连接结构位于所述接触结构远离所述衬底的一侧、且与所述接触结构相连，所述第二层前层连接结构位于所述深槽介质层远离所述衬底的一侧，所述第三层前层连接结构位于所述第一层介质层远离所述衬底的一侧；
所述保护介质层包括第一层保护介质层和第二层保护介质层，所述第一层保护介质层位于所述第二层介质层远离所述衬底的一侧；所述第二层保护介质层位于所述第一层保护介质层远离所述衬底的一侧；
后层连接电路，包括多个第一层后层连接结构和第二层后层连接结构，部分第一层后层连接结构通过贯穿所述第一层保护介质层和所述第二层介质层的深孔与所述第三层前层连接结构电连接、且剩余部分第一层后层连接结构通过贯穿所述第一层保护介质层和所述第二层介质层的通孔与所述第二层后层连接结构电连接；
多个焊盘，位于所述第二层保护介质层远离所述衬底的一侧，所述多个焊盘通过所述第二层保护介质层中的通孔与所述后层连接电路电连接。
23.一种电子设备，其特征在于，包括：电路板和如权利要求14至22中任一项所述的芯片，所述芯片通过焊接结构与所述电路板电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311291679.XA CN117059621A (zh) | 2023-10-08 | 2023-10-08 | 芯片及其制备方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311291679.XA CN117059621A (zh) | 2023-10-08 | 2023-10-08 | 芯片及其制备方法、电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117059621A true CN117059621A (zh) | 2023-11-14 |
Family
ID=88657580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311291679.XA Pending CN117059621A (zh) | 2023-10-08 | 2023-10-08 | 芯片及其制备方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117059621A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180047807A1 (en) * | 2016-08-10 | 2018-02-15 | Globalfoundries Inc. | Deep trench capacitors with a diffusion pad |
| CN111199954A (zh) * | 2018-11-16 | 2020-05-26 | 格科微电子（上海）有限公司 | 金属层-绝缘层-金属层电容器的制作方法、存储器单元 |
| CN112510012A (zh) * | 2020-12-24 | 2021-03-16 | 上海集成电路装备材料产业创新中心有限公司 | 一种沟槽式电容器件及制备方法 |
| CN114256200A (zh) * | 2021-12-13 | 2022-03-29 | 上海集成电路研发中心有限公司 | 半导体器件及其制备方法 |
| CN115241162A (zh) * | 2022-08-26 | 2022-10-25 | 上海华虹宏力半导体制造有限公司 | 一种深沟槽电容器及其制造方法 |
| CN115528007A (zh) * | 2021-08-26 | 2022-12-27 | 台湾积体电路制造股份有限公司 | 三维元件结构及其形成方法 |
-
2023
- 2023-10-08 CN CN202311291679.XA patent/CN117059621A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180047807A1 (en) * | 2016-08-10 | 2018-02-15 | Globalfoundries Inc. | Deep trench capacitors with a diffusion pad |
| CN111199954A (zh) * | 2018-11-16 | 2020-05-26 | 格科微电子（上海）有限公司 | 金属层-绝缘层-金属层电容器的制作方法、存储器单元 |
| CN112510012A (zh) * | 2020-12-24 | 2021-03-16 | 上海集成电路装备材料产业创新中心有限公司 | 一种沟槽式电容器件及制备方法 |
| CN115528007A (zh) * | 2021-08-26 | 2022-12-27 | 台湾积体电路制造股份有限公司 | 三维元件结构及其形成方法 |
| CN114256200A (zh) * | 2021-12-13 | 2022-03-29 | 上海集成电路研发中心有限公司 | 半导体器件及其制备方法 |
| CN115241162A (zh) * | 2022-08-26 | 2022-10-25 | 上海华虹宏力半导体制造有限公司 | 一种深沟槽电容器及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI228295B (en) | IC structure and a manufacturing method | |
| US8916471B1 (en) | Method for forming semiconductor structure having through silicon via for signal and shielding structure | |
| CN102047412B (zh) | 三维半导体器件结构及方法 | |
| CN103329264A (zh) | 带有复数个具有分段式贯通硅通路的堆叠有源芯片的微电子组件 | |
| US20050001326A1 (en) | Semiconductor device, stacked semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument | |
| US9502490B2 (en) | Embedded package substrate capacitor | |
| KR20130135005A (ko) | 인터포저를 위한 캐패시터 및 그 제조방법 | |
| US10916938B2 (en) | ESD-protective surface-mount composite component | |
| US20090160019A1 (en) | Semiconductor capacitor | |
| CN111279474B (zh) | 具有分层保护机制的半导体装置及相关系统、装置及方法 | |
| CN108735716B (zh) | 封装结构 | |
| US11538774B2 (en) | Wireless transmission module and manufacturing method | |
| US20210265555A1 (en) | Mountable electronic component and electronic circuit module | |
| US10453774B1 (en) | Thermally enhanced substrate | |
| EP3132661B1 (en) | Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package | |
| US7216406B2 (en) | Method forming split thin film capacitors with multiple voltages | |
| CN117059621A (zh) | 芯片及其制备方法、电子设备 | |
| US7911026B2 (en) | Chip carrier with reduced interference signal sensitivity | |
| CN100587951C (zh) | 包括集成电路和电容元件的电子设备 | |
| JP5291946B2 (ja) | 半導体装置およびその製造方法 | |
| WO2023074233A1 (ja) | 半導体装置及びその製造方法並びに電子機器 | |
| US20240063148A1 (en) | Deep trench capacitor bridge for multi-chip package | |
| KR20220132819A (ko) | 탄탈 커패시터 및 그 제조 방법 | |
| KR101225193B1 (ko) | 반도체 패키지 및 이의 제조 방법 | |
| CN114335342A (zh) | 一种ppm电容器及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |