CN117059033A - 屏幕驱动电路、显示屏及电子设备 - Google Patents

Abstract

本申请提供了一种屏幕驱动电路、显示屏和电子设备，该屏幕驱动电路中的驱动选择电路的输入端输入行驱动信号，控制端输入行地址选择信号，驱动选择电路基于所述行地址选择信号输出与显示内容有变化的像素行对应的所述行驱动信号。其中，行地址选择信号由显示屏连接的显示驱动芯片基于显示内容发生变化的像素行产生。可见，该屏幕驱动电路可以根据显示屏中显示内容的更新频率，分别选择像素阵列中的部分像素行进行内容刷新，即通过驱动选择电路实现内容更新的区域的显示内容被刷新，画面保持区域的显示内容不刷新，实现了基于显示内容的局部刷新。

Description

屏幕驱动电路、显示屏及电子设备

技术领域

本申请涉及显示屏技术领域，尤其涉及屏幕驱动电路、显示屏及电子设备。

背景技术

有机发光二极管(organic light-emitting diode，OLED)显示屏因为色彩艳丽、对比度高、响应速度快等优势，近年被广泛应用于电子产品中。

目前的主流的OLED驱动方式是：数据信号在行扫描信号(亦称为GOA、或移位寄存器)的驱动下线性写入，通过屏幕整面的像素信号写入，实现内容的刷新，全局刷新导致功耗高、延时高。

发明内容

有鉴于此，本申请提供了屏幕驱动电路、显示屏及电子设备，以解决上述的至少部分问题，其公开的技术方案如下：

第一方面，本申请提供了一种屏幕驱动电路，应用于显示屏，包括：阵列驱动电路和驱动选择电路，阵列驱动电路包括行驱动电路和列驱动电路；行驱动电路产生用于驱动显示屏中的像素行的行驱动信号；驱动选择电路的输入端连接行驱动电路的输出端，驱动选择电路的控制端接收行地址选择信号用于基于行地址选择信号输出与显示内容有变化的像素行对应的行驱动信号，行地址选择信号由显示屏连接的显示驱动芯片基于显示内容发生变化的像素行产生。可见，该方案实现了基于需要更新的显示内容刷新AMOLED屏幕中的部分像素行，而非整个AMOLED屏幕都进行刷新更新，从而降低了AMOLED屏幕的显示内容刷新的功耗，降低了内容刷新的时延。

在第一方面一种可能的实现方式中，驱动选择电路用于当所述行地址选择信号有效时，输出所述行驱动信号，当所述行地址选择信号无效时，屏蔽所述行驱动信号。该方案可以根据显示屏中显示内容的更新频率分别选择像素阵列中的部分像素行进行内容刷新，即通过驱动选择电路实现内容更新的区域的显示内容被刷新，画面保持区域的显示内容不刷新。

在第一方面另一种可能的实现方式中，驱动选择电路包括选择电路和驱动电路；选择电路的输入端连接行驱动电路的输出端，选择电路的控制端接收行地址选择信号，选择电路的输出端连接驱动电路的输入端，用于当行地址选择信号有效时，输出与行驱动信号频率相同的脉冲信号，当行地址选择信号无效时，输出写无效信号；驱动电路，用于基于脉冲信号生成具有驱动能力的写驱动信号输出，或者，输出写无效信号。

在第一方面又一种可能的实现方式中，行地址选择信号为低电平信号时有效，高电平信号时无效。

在第一方面又一种可能的实现方式中，选择电路包括：第一串联支路、第二串联支路、第三串联支路和第四串联支路；第一串联支路包括串联的第一开关管和第二开关管，第一开关管的控制端为选择电路的输入端，第二开关管的控制端输入第一电压信号，第一开关管的第一端为选择电路的输出端；第二串联支路与第一串联支路并联，第二串联支路包括串联的第三开关管和第四开关管，第三开关管与第四开关管的公共端输入负电压信号，第三开关管的第一端连接选择电路的输出端，第三开关管和第四开关管的栅极连接第四开关管的第二端，且第四开关管的第二端与第一串联支路连接；第三串联支路包括串联的第五开关管和第六开关管，第五开关管的第一端输入负电压信号，第六开关管的第二端输入正电压信号，第五开关管和第六开关管的栅极连接第一开关管和第二开关管的公共端；第四串联支路包括串联的第七开关管和第八开关管，第七开关管的第一端输入正电压信号，第八开关管的第二端输入负电压信号，第七开关管和第八开关管的栅极连接第五开关管和第六开关管的串联节点并输入行地址选择信号，第七开关管和第八开关管的串联节点连接第一开关管和第二开关管的公共端。

在第一方面又一种可能的实现方式中，驱动电路包括第一CMOS反相器，第一CMOS反相器的输入端连接选择电路的输出端，第一CMOS反相器的输出端为驱动选择电路的输出端，第一CMOS反相器的第一电源端输入正电压信号，第一CMOS反相器的第二电源端输入负电压信号。

在第一方面又一种可能的实现方式中，选择电路包括：第九开关管的控制端输入行地址选择信号，第一端输入正电压信号；第十开关管与第十一开关管串联，第十开关管的第一端连接第九开关管的第二端，第十开关管的控制端输入第一电压信号，第十一开关管的第二端输入负电压信号，第十一开关管的控制端连接第十一开关管的第一端；第十二开关管与第十三开关管串联，第十二开关管的控制端连接行驱动电路的输出端，第二端连接第十开关管与第九开关管的公共节点，第十三开关管的第二端输入负电压信号，第十二开关管与第十三开关管的公共端连接驱动电路的输入端。

在第一方面又一种可能的实现方式中，选择电路包括：依次串联的第十四开关管、第十五开关管和第十六开关管，第十四开关管的第一端输入正电压信号，第十六开关管的第二端输入负电压信号；第十四开关管和第十六开关管的控制端连接行驱动电路，第十五开关管的控制端输入行地址选择信号；第十五开关管和第十六开关管的公共端连接驱动电路的输入端；第十七开关管的第一端连接第十五开关管的第二端，第十七开关管的第二端输入负电压信号，第十七开关管的控制端输入行地址选择信号。

在第一方面又一种可能的实现方式中，选择电路包括：第二CMOS反相器、第三CMOS反相器、第五串联支路、第四CMOS反相器和第五CMOS反相器；第二CMOS反相器的输入端连接扫描驱动电路的输出端，第二CMOS反相器的输出端连接第三CMOS反相器的输入端；第五串联支路包括依次串联的第十八开关管、第十九开关管和第二十开关管，第十八开关管的第一端输入正电压信号，第二十开关管的第二端输入负电压信号；第十八开关管和第二十开关管的控制端连接第三CMOS反相器的输出端，第十九开关管和第二十开关管的公共端连接驱动电路的输入端；第四CMOS反相器的输入端输入行地址选择信号，输出端连接第五CMOS反相器的输入端；第五CMOS反相器的输出端连接第二十一开关管和第十九开关管的控制端，第二十一开关管的第一端连接驱动电路的输入端。

在第一方面又一种可能的实现方式中，选择电路包括：第六CMOS反相器、第六串联支路、第七串联支路、第八串联支路、第七CMOS反相器、第八CMOS反相器和第九CMOS反相器；第六CMOS反相器的输入端输入行地址选择信号；第六串联支路包括第二十二开关管，第二十二开关管的控制端连接第六CMOS反相器的输出端，第二十二开关管的第一端输入正电压信号，二十二开关管的第二端连接第一公共节点；第七串联支路包括第二十三开关管，第二十三开关管的控制端连接第二公共节点，第二十三开关管的第一端输入正电压信号，第二十三开关管的第二端连接第一公共节点；第八串联支路包括串联的第二十四开关管和第二十五开关管，二十四开关管的控制端连接第二公共节点、第二端输入负电压信号，第二十五开关管的控制端连接第六CMOS反相器的输出端；第七CMOS反相器的输入端连接第八CMOS反相器的输出端，八CMOS反相器的输入端连接行驱动电路的输出端；第九CMOS反相器的输入端连接第一公共节点，输出端连接驱动电路的输入端。

第二方面，本申请还提供了一种显示屏，包括像素、像素驱动阵列电路，以及第一方面任一种可能的实现方式所述的屏幕驱动电路，所述屏幕驱动电路的输出端与像素驱动阵列电路的行驱动信号耦接。这样，显示屏可以基于显示内容的更新选择性驱动像素阵列中的部分像素行，即可以将显示屏的有效显示区域划分为至少两个不同的工作分区。每个工作可以单独刷新显示内容，如采用不同的刷新率刷新显示内容。此外，各个工作分区依据显示内容的变更数据(Δdata)，进行动态调整，即各个工作分区在显示屏上的位置不固定。每个工作分区中的行驱动电路的操作单位可以是单个子像素(如，R型的OLED、G型OLED或B型OLED等)，或者也可以是多个子像素形成的准像素(如，RB型OLED)。

第三方面，本申请是提供了一种电子设备，所述电子设备包括：一个或多个处理器、存储器和第二方面所述的显示屏。

应当理解的是，本申请中对技术特征、技术方案、有益效果或类似语言的描述并不是暗示在任意的单个实施例中可以实现所有的特点和优点。相反，可以理解的是对于特征或有益效果的描述意味着在至少一个实施例中包括特定的技术特征、技术方案或有益效果。因此，本说明书中对于技术特征、技术方案或有益效果的描述并不一定是指相同的实施例。进而，还可以任何适当的方式组合本实施例中所描述的技术特征、技术方案和有益效果。本领域技术人员将会理解，无需特定实施例的一个或多个特定的技术特征、技术方案或有益效果即可实现实施例。在其他实施例中，还可在没有体现所有实施例的特定实施例中识别出额外的技术特征和有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种AMOLED显示屏的结构示意图；

图2是本申请实施例提供的一种外围驱动电路的结构示意图；

图3是本申请实施例提供的一种传统的行驱动过程的原理示意图；

图4是本申请实施例提供的一种多个显示窗口的应用场景示意图；

图5是本申请实施例提供的一种屏幕的驱动电路的原理图；

图6是图5所示电路中各节点的电压信号波形图；

图7是图5所示电路在行地址选择信号有效时的等效电路图；

图8是图5所示电路在行地址选择信号无效时的等效电路图；

图9是本申请实施例提供的多个行驱动电路的示意图；

图10是本申请实施例提供的屏幕行驱动过程的示意图；

图11是本申请实施例提供的另一种行驱动电路的原理示意图；

图12是图11所示电路在行地址选择信号有效时的等效电路图；

图13是图11所示电路在行地址选择信号无效时的等效电路图；

图14是本申请实施例提供的又一种行驱动电路的原理示意图；

图15是图14所示电路在行地址选择信号有效时的等效电路图；

图16是图14所示电路在行地址选择信号无效时的等效电路图；

图17是本申请实施例提供的再一种行驱动电路在行地址选择信号有效时的等效电路图；

图18是本申请实施例提供的再一种行驱动电路在行地址选择信号无效时的等效电路图；

图19是本申请实施例提供的另一种驱动选择电路的电路原理图；

图20是本申请实施例提供的又一种行驱动电路在行地址选择信号有效时的等效电路图；

图21是本申请实施例提供的再一种行驱动电路在行地址选择信号有效时的等效电路图；

图22是本申请实施例提供的显示屏上的各个工作分区的刷新率的对比示意图；

图23是本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

本申请说明书和权利要求书及附图说明中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而不是用于限定特定顺序。

在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

为了下述各实施例的描述清楚简洁，首先给出相关技术的简要介绍：

AMOLED，Active-matrix organic light-emitting diode，有源矩阵有机发光二极管，是OLED的一种形态，AM是指每个OLED像素的驱动方式是主动驱动，即在每个OLED上加装TFT和电容层，具有反应速度较快、对比度更高、视角较广等特点。

刷新率，是指电子设备的显示帧频，，单位是Hz，简而言之，屏幕刷新率就是一块屏幕每秒钟可以刷新的次数。屏幕刷新率越高则动态画面显示越流畅，但高刷新率也会增加系统耗电，同时引起电子设备发热等问题。

PMOS，positive channel Metal Oxide Semiconductor，P型金属氧化物半导体。

NMOS，N-Metal-Oxide-Semiconductor，N型金属氧化物半导体。

LTPS，Low Temperature Poly-silicon，低温多晶硅。

IGZO，indium gallium zinc oxide，氧化铟镓锌。

下面先介绍AMOLED的结构，如图1所示，AMOLED屏幕主要包括位于中间的像素阵列，位于像素阵列下方的像素驱动电路，与像素驱动电路处于同一层的外围驱动电路，以及，外围驱动电路下方的支撑背板及顶部的封装层。

像素阵列是AMOLED显示屏的有效显示区域，用于显示内容。例如，像素阵列的一种典型的分布是1920*1080像素的阵列。像素阵列中的每个像素包括RGB发光二极管，即RGBOLED。

其中，像素驱动电路和外围驱动电路也可以称为ActiveMatrix(有源矩阵)，AMOLED显示屏由DDIC和ActiveMatrix驱动RGBOLED进行混色，将图像显示内容转换为显示屏的光学信号。

在一示例性实施例中，如图2所示，外围驱动电路(或称为阵列驱动电路)包括行驱动电路和列驱动电路。

行驱动电路接收DDIC输出的串行总线时钟信号，按照DDIC时钟顺序写入像素电路。行驱动电路的作用是将DDIC的串行时钟转换为具有驱动能力的顺序写入脉冲，其本质是线性控制器。线性控制器的缺点是方向单一，即，或者从第一行扫描到第N行，或者，从末行(endLine)扫描到首行(firstLine)。

列驱动电路是将DDIC引出的Data线直接或经过时间位移器(multiplexer，MUX)写入像素电路。数据信号在行驱动信号的驱动下线性写入像素电路，实现整面屏幕的内容更新。

可见，目前主流的OLED驱动方式是数据信号在行扫描信号的驱动下线性写入，整面屏幕内容刷新例如，如图3所示，假设屏幕包括12*10的像素，即12行、10列像素。其中，需要显示的内容是中间的爱心形状(共16个像素)，按照目前的逐行扫描的驱动方式，刷新面积是100％，即整面屏幕的像素都刷新，存在功耗高、延时高的问题。

又如，以电子设备是手机或平板等为例，在一种典型的应用场景下，屏幕分为两个显示窗口，如图4所示，一个是聊天窗口1，另一个是视频播放窗口2。对于聊天窗口1，此窗口的内容变化率较低，理论上该区域需要的刷新率较低，如30Hz。而对于视频播放窗口2，此窗口的内容变化率较高，该区域需要的刷新率较高，如120Hz、60Hz等。因此，此种应用场景下，整块屏幕的刷新率需要设定在满足最高要求的窗口的要求，即视频播放窗口2的刷新率要求，120Hz或60Hz，这样，不需要高刷新率的显示窗口也必须采用高刷新率，因此，功耗高、延时高。

上述的AMOLED行驱动方式，在AMOLED屏幕只有部分像素的内容需要刷新，而部分像素的内容不需要刷新的场景下，仍要整面屏幕进行内容，这样存在内容写入功耗高，而且，这种线性写入方式存在时延高，可能无法满足主动笔等I/O设备的反馈时延。此外，无法适用于分屏驱动的场景，如折叠机的一个大屏幕可以划分为至少两个屏幕显示不同的内容。

为了解决上述的AMOLED屏幕的行驱动方式存在的问题，本申请提供了一种屏幕驱动电路，该屏幕驱动电路包括：像素驱动电路、阵列驱动(包括行驱动电路)电路以及驱动选择电路，其中，驱动选择电路与阵列驱动电路耦接，驱动选择电路的控制端连接DDIC的一信号输出端(行地址选择信号)，驱动选择电路的输出端与像素行驱动信号耦接(如输出级栅线)。当DDIC输出的行地址选择信号有效时，驱动选择电路的输出端输出GOA电路输出的写驱动信号；当DDIC输出的行地址选择信号无效时，驱动选择电路输出写无效信号，即，驱动相应的像素行更新相应的内容数据。即，通过驱动选择电路实现内容更新的区域的显示内容被刷新，画面保持区域的显示内容不刷新，换言之，实现AMOLED屏幕基于显示内容或应用(如图4所示的应用场景不同窗口显示不同的应用)主动刷新。可见，该方案实现了基于需要更新的显示内容刷新AMOLED屏幕中的部分像素行，而非整个AMOLED屏幕都进行刷新更新，从而降低了AMOLED屏幕的显示内容刷新的功耗，降低了内容刷新的时延，进而可以有效降低主动笔等IO设备的反馈时延。此外，该驱动方案还可适用于分屏驱动的场景，扩展了AMOLED屏幕的适用范围。

下面将结合附图详细介绍本申请实施例提供的屏幕驱动电路及其工作过程。

本文均以行驱动电路为GOA电路为例进行说明，前已叙及，阵列驱动电路还可以是EM驱动电路等其它类型的驱动电路，本文对阵列驱动电路的类型不做限定。

请参见图5，示出了本申请实施例提供的一种屏幕的行驱动电路的原理示意图。

如图5所示，屏幕的行驱动电路包括GOA电路100和驱动选择电路200。

GOA电路100为像素阵列中一行像素的行驱动电路。GOA电路100的输入端连接DDIC的输出端，分别接收DDIC发出的启动信号(STV)和两路时钟信号(CLK1和CKB)，用于接收DDIC输出的串行时钟信号，并按照串行时钟顺序将数据写入像素驱动电路，即输出写驱动信号。

在一示例中，其中，该GOA电路可以包括至少一个GOA单元，一个GOA单元用于单独驱动R(red)像素、G(green)像素或B(blue)像素。本申请对一个GOA电路包含的GOA单元的数量不限制。

驱动选择电路200的输入端连接GOA电路100的输出端，控制端连接DDIC的控制信号输出端。驱动选择电路200用于根据DDIC输出的控制信号CLK2，确定是否输出驱动所连接行的像素电路刷新显示内容。具体的，若CLK2有效，则将GOA电路100输出的写驱动信号输出至后级连接的一行像素驱动电路，即为该行像素电路提供写驱动信号。若CLK2无效，则屏蔽掉GOA电路100输出端的写驱动信号，即保持该行像素电路的显示内容不变。

在一示例性实施例中，驱动选择电路200可以包括选择电路201和驱动电路202。

选择电路201包括输入端和控制端，其中，选择电路201的输入端即驱动选择电路200的输入端，控制端即驱动选择电路200的控制端，与DDIC的一个控制信号输出端连接。

选择电路201的输入端连接GOA电路100的输出端，同时，选择电路201的输出端还连接驱动电路202的输入端。驱动电路202的输出端为驱动选择电路200的输出端，通过行列线中的一个行线连接该行的像素电路。

选择电路201根据控制端输入的CLK2确定是否输出GOA电路100输出的写驱动信号。如果CLK2有效，则向后级的驱动电路202传递写脉冲信号，该写脉冲信号与GOA电路100输出的写驱动信号的周期相同，方向相反。

由驱动电路202将该写脉冲信号转化为具有驱动能力的驱动信号传输至与该驱动电路202连接的一行像素电路，以便根据列驱动电路提供的数据信号将数据写入相应的像素电路，即刷新该像素的显示内容。

在一示例性实施例中，如图5所示，选择电路201可以包括开关管Q1～Q8。

Q1和Q2串联得到第一串联支路、Q3和Q4串联得到第二串联支路，第一串联支路与第二串联支路并联。

其中，Q1的栅极为选择电路201的输入端，Q1的第二端连接Q2的第二端，Q1的第一端连接Q3的第一端，此外，Q1的第一端还连接驱动电路202的输入端。Q3的第二端连接Q4的第一端，Q4的第二端连接Q2的第一端，Q3和Q4的公共端输入负电压信号VgL(如，-8V)。Q3和Q4的栅极连接后与Q4的第二端连接。Q2的栅极输入第一电压信号V1。其中，第一电压信号V1为低电平信号，如0V电压信号，或一直流电压。

Q5～Q7构成两级锁定电路，其中，Q5和Q6为一级锁定电路，Q7和Q8为另一级锁定电路。

Q5与Q6串联在负电压信号VgL和正电压信号VgH(如，+8V)之间，Q5的第一端输入负电压信号VgL，Q6的第二端输入正电压信号VgH。Q5和Q6的栅极连接Q2的第二端(即，节点B)。

Q7的第一端输入正电压信号VgH，Q7的第二端连接Q8的第一端，Q8的第二端输入负电压信号VgL。Q7和Q8的栅极输入控制信号CLK2。而且，Q7和Q8的公共端(即，节点A)。

驱动电路202包括开关管Q9和Q10。Q9的第一端输入正电压信号VgH，Q9的第二端连接Q10的第一端，Q10的第二端输入负电压信号VgL。而且，Q9和Q10的漏源公共端(即Q9和Q10的串联节点)为驱动电路的输出端OUT。Q9和Q10的栅极为驱动电路202的输入端连接Q1的第一端。

此外，在其它实施例中，为了提高驱动电路的驱动时效性，即，驱动电路输出的驱动信号能够快速达到驱动要求，Q9和Q10可以分别由多个同类型的开关管并联得到的开关管组，本申请对并联的开关管的数量。

上述实施例中，开关管Q1、Q2、Q6、Q7为PMOS管，具体可以采用LTPS-PMOS。Q3、Q4、Q5、Q8可以采用NMOS，具体可以是IGZO-NMOS。

本申请并不限定驱动选择电路中每个开关管的类型，如，Q1也可以采用NMOS管，相应的电路中其它开关管采用相应类型的半导体管，本申请对此不做限定。

请参见图6，示出了本申请实施例提供的一种驱动选择电路中各信号的波形示意图，GOA out为GOA电路的输出信号，CLK2为DDIC输出的控制信号，OUT为驱动选择电路200输出的信号。

如图6所示，CLK2为低电平信号时，驱动选择电路200将GOA电路100输出的写驱动信号传输至后级的像素驱动电路，以驱动相应行的像素刷新内容。即，驱动选择电路200的输出的OUT信号的波形与GOA out的脉冲信号波形相同。CLK2为高电平时，屏蔽该GOA电路100输出的写驱动信号，即屏蔽该行像素对应的写驱动信号，也即，不刷新该行的像素电路显示内容，如图6所示，当CLK2为高电平时，驱动选择电路200输出的OUT信号也为高电平信号，写无效信号。

下面将结合图7～图8详细介绍图5所示的驱动选择电路200的工作过程：

请参见图7，示出了CLK2有效时驱动选择电路对应的电路原理图。本实施例以CLK2是低电平有效为例进行说明。在本申请的其它实施例中，CLK2可以是高电平有效，驱动选择电路需要适应性调整，此处不再赘述，本申请对CLK2的有效电平的类型不做限定。

其中，图7所示的驱动选择电路中，Q3和Q4处于高阻状态，Q1和Q3串联后相当于一大阻值电阻，同理，Q2和Q4也相当于一大阻值电阻。

如图7所示，当CLK2为低电平时，Q7导通、Q8关闭，A点电压为正电压信号VgH，而且，A点的VgH传输至B点，即B点电压接近于VgH，因此触发Q5导通，进一步，VgL经Q5传输至E点，即Q7的栅极电压保持在VgL，完成向CLK2的反充电。

同时，B点电压被拉高后，Q1和Q3上的压差为VgH-VgL，当Q1的栅极输入脉冲信号(即写驱动信号)时，从C点差分输出同频率的脉冲信号，即驱动电路的输入端(即D点)输入脉冲信号，经驱动电路驱动增强后，在输出端OUT输出与C点输出的脉冲信号同频率、且具有驱动能力的脉冲信号。可见，在CLK2有效时，在输出端OUT输出GOA电路输出的写驱动信号。如图8所示，当CLK2为高电平时，Q7关闭，Q8导通，VgL经Q8传输至A点，进一步，B点的电压被拉低至低电平，即Q1和Q3的支路上都是接近于VgL的低电位，因此，C点的电位被拉低至接近于VgL，进一步，D点电位也被拉低，导致Q9导通，输出端OUT恒定为VgH，即写无效信号。

200的输出端OUT最终输出的信号也是高电平信号，即无效信号。

以上内容是以一行像素的驱动过程为例进行说明，其它像素行的驱动过程相同，都是基于接收到的CLK2信号选择是否输出相应的写驱动信号。

请参见图9，示出了本申请实施例提供的一种多个行驱动电路的示意图。

如图9所示，每一个行驱动电路包括一个GOA电路和一个驱动选择电路，其中，各个GOA电路的输出信号即GOAout信号波形，即每一行(S01～SN)像素都需要刷新显示内容，而CLK2是行地址选择的控制信号，以CLK2低电平有效为例，CLK2为低电平时，各个驱动选择电路最终输出的OUT信号只包括显示内容有更新的行对应的行驱动信号，对于内容无更新的行，输出无效信号。

如图9所示，根据CLK2信号选择的行地址是S01～S04，则OUT信号中S01～S04为写驱动信号(即脉冲信号)，其它行均为高电平信号。可见，CLK2信号为选择行地址的控制信号，或称为行选择信号，当某一行像素对应的CLK2信号有效时，则输出该行像素对应的行驱动信号。当某一行像素对应的CLK2信号无效时，则屏蔽掉该行像素对应的行驱动信号。配合列方向的地址选择，实现基于显示内容仅针对屏幕的部分显示区域的显示内容进行刷新。

如图10所示，以12*10的像素阵列为例进行说明。每个行GOA电路的输出端连接一驱动选择电路，DDIC输出缓冲器输出串行时钟信号，以及，DDIC基于有内容更新的像素行生成行地址选择信号CLK2。CLK2与N个GOA电路输出的行驱动信号进行逻辑处理，最终仅针对有内容更新的行输出相应的行驱动信号。

对于CLK2有效的行，驱动选择电路导通，即输出对应的行驱动信号；对于CLK2无效的行，驱动选择电路关闭，屏蔽对应的行驱动信号。如图10所示，需要显示的图像是爱心图案，即第3～8行的内容有更新，而其他行没有更新，驱动选择电路仅输出第3～8行对应的行驱动信号。

本实施例提供的屏幕驱动电路，该屏幕的每一个行驱动电路包括GOA电路和驱动选择电路。驱动选择电路接收DDIC输出的行地址选择信号CLK2，并基于该行地址选择信号确定是否输出输入端输入的写驱动信号。其中，当某一行对应的CLK2有效时，驱动选择电路输出该像素行对应的写驱动信号，使得该行进行显示内容刷新。当某一行对应的CLK2信号无效时，则屏蔽该像素行对应的写驱动信号，即不刷新该行的显示内容。利用该方案实现了根据显示内容刷新显示内容有更新的行驱动信号。同时，屏蔽内容无更新的行对应的写驱动信号。配合列方向的列地址选择，最终实现了基于显示内容仅刷新屏幕的部分区域。从而降低了屏幕刷新过程的功耗及时延。

请参见图11，示出了本申请实施例提供的另一种屏幕驱动电路的原理示意图。

如图11所示，GOA电路的输出端连接驱动选择电路的输入端，驱动选择电路的控制端输入DDIC输出的行地址选择信号CLK2，驱动选择电路的输出端OUT连接一行像素电路。

如图11所示，驱动选择电路包括选择电路和驱动电路。其中，选择电路包括开关管Q11～Q15，驱动电路包括串联连接的Q16和Q17。

其中，Q11的栅极输入CLK2信号，第一端输入正电压信号VgH，第二端连接Q12的第一端，Q12的栅极输入第一电压信号V1，Q12的第二端连接Q14的第一端。同时，Q12的第一端还连接Q13的第二端，Q13的第一端连接Q15的第一端。Q13的栅极为驱动选择电路的输入端连接GOA电路的输出端。

Q14和Q15的第二端输入负电压信号VgL。Q14和Q15的栅极均连接Q14的第一端。Q13和Q15的公共端为选择电路的输出端连接驱动电路的输入端。

驱动电路的输入端即Q16和Q17的栅极，Q16的第一端输入VgH，Q17的第二端输入VgL，Q16和Q17的漏源公共端为驱动选择电路的输出端OUT。

本实施例中，开关管Q11、Q12、Q13、Q16均为PMOS，如可以采用LTPS-PMOS。开关管Q14、Q15和Q17均为NMOS，如可以采用IGZO-NMOS。

下面将结合图12和图13详细介绍图11所示的驱动选择电路的工作过程：

如图12所示，示出了CLK2有效时驱动选择电路的等效电路原理图，本实施例以CLK2是低电平有效为例进行说明。

本实施例中，Q14和Q15处于高阻状态，Q13和Q15串联相当于一大阻值电阻，同理，Q12和Q14也相当于一大阻值电阻。

如图12所示，当CLK2为低电平时，Q11导通，VgH经Q11传输至B点，此时，Q13和Q15上的压差接近于VgH-VgL，当Q13的栅极输入脉冲信号时，从A点差分输出同频的脉冲信号并输入至驱动电路，该脉冲信号经驱动电路驱动增强后经输出端OUT输出，即输出端OUT输出与A点的脉冲信号同频率且具有驱动能力的脉冲信号，即写驱动信号。可见，在CLK2有效时，输出端OUT输出GOA电路输出的写驱动信号。

如图13所示，示出了CLK2无效时驱动选择电路的等效电路示意图，CLK2高电平时无效。

如图13所示，当CLK2为高电平时，Q11关闭，B点电压为Floating(漂移)，此时，Q11的压差接近于VgH-VgL，A点电压被拉低，即驱动电路的输入端为低电平，此时Q16导通，输出端OUT输出VgH，即，写无效信号。

可见，图11所示的驱动选择电路对应的各关键节点的信号波形图与图6相同，此处不再赘述。

在本申请的其它实施例中，开关管Q11还可以采用NMOS，此时，CLK2是高电平有效，低电平无效，此处不再赘述。

请参见图14，示出了本申请实施例提供的又一种屏幕驱动电路的原理示意图。

如图14所示，驱动选择电路包括选择电路和驱动电路，其中选择电路包括开关管Q21～Q24，驱动电路包括开关管Q25和Q26。

Q21的栅极输入行地址选择信号CLK2，Q22与Q21串联，Q22的栅极连接GOA电路的输出端，Q22的第一端输入正电压信号VgH，Q22的第二端连接Q21的第一端，Q21的第一端连接驱动电路的输入端。

Q23的栅极输入行地址选择信号CLK2，Q23的第一端连接驱动电路的输入端，Q23的第二端输入负电压信号VgL。

Q24的栅极连接GOA电路的输出端，第一端连接驱动电路的输入端，Q24的第二端输入负电压信号VgL。

驱动电路包括串联的Q25和Q26，Q25和Q26的栅极即驱动电路的输入端，Q25的第一端连接Q26的第二端，Q25的第二端输入有VgL，Q26的第一端输入有VgH。Q25和Q26的漏源公共端为驱动选择电路的输出端OUT。

本实施例中，开关管Q23、Q24、Q25均为NMOS，具体可以是IGZO-NMOS。开关管Q21、Q22和Q26均采用PMOS，具体可以采用LTPS-PMOS。

本申请并不限定驱动选择电路中各开关管的类型，如，Q23也可以采用PMOS管，相应的其它开关管采用相应类型的半导体管，本申请对此不做限定。

下面将结合图15和图16详细介绍图14所示的驱动选择电路的工作过程：

请参见图15，示出CLK2有效时驱动选择电路对应的等效电路原理图。本实施例以CLK2低电平有效为例进行说明。

如图15所示，CLK2为低电平时，Q21导通，Q23关闭。GOA电路的输出信号GOA out是脉冲信号。

对于GOA out脉冲信号的高电平时段，Q24导通，A点(驱动电路的输入端)的电压为拉低为VgL。Q25关闭，Q26导通，输出端OUT输出正电压信号VgH。

对于GOA out脉冲信号的低电平时段，Q24关闭，Q22导通，由于Q21也处于导通状态，因此，VgH经Q21和Q22传输至A点。此时，Q25导通，Q26关闭，输出端OUT输出信号为负电压信号VgL。

可见，CLK2为低电平时，输出端OUT输出VGL与VgH交替变化的脉冲信号，即CLK2有效时，驱动选择电路导通输出所连接的GOA电路输出的写驱动信号。

如图16所示，CLK2为高电平时，Q21关闭，Q23导通，VgL经Q23传输至A点，此时，Q25关闭，Q26导通，输出端OUT输出信号为正电压信号VgH。可见，CLK2无效时，驱动选择电路屏蔽GOA电路输出的写驱动信号，即输出端OUT输出的信号无效。

由于CLK2为无效的时间较长，即Q23会长时间处于正向偏置状态，这可能导致Q23由于长时间正向偏置而损坏，导致选择电路无法输出正电压信号VgH。为了进一步解决该问题，本申请还提供了另一种屏幕驱动电路。

如图17所示，驱动选择电路包括开关管Q31～Q45，驱动电路包括串联的Q46和Q47(即CMOS反相器)。

如图17所示，Q31、Q32和Q33的栅极连接GOA电路的输出端，且Q31、Q32和Q33源漏极依次串联构成第一串联支路(即CMOS反相器)，其中，Q31的第一端(漏极)输入正电压信号VgH，Q33的源极输入负电压信号VgL。

第二串联支路的结构与第一串联支路的结构相似，也是一CMOS反相器，此处不再赘述。

Q32和Q33的公共端(即CMOS反相器的输出端连接第二串联支路的输入端(即CMOS反相器的输入端)。

第二串联支路的输出端(即，CMOS反相器的输出端)连接第三串联支路的输入端。第三串联支路包括源漏依次串联开关管Q34和Q35，第三串联支路的输入端即Q34、Q35的栅极，输出端即Q35的第二端(源极)。Q34的第二端(源极)连接Q35的第一端(漏极)，Q34的第一端输入正电压信号VgH，第三串联支路的输出端连接第四串联支路的输入端，也即节点B。

第四串联支路包括源漏依次串联的Q36和Q37，输入端为Q36的第一端(漏极)，Q36的第二端连接Q37的第一端，Q37的第二端连接驱动电路的输入端。Q36和Q37的栅极连接节点A。

Q45的第一端连接节点B，第二端输入VgL，Q45的栅极连接第二串联支路的输出端。

Q38～Q40的源漏极依次串联构成第五串联支路(即，CMOS反相器)，栅极共接CLK2，Q38的第一端(漏极)输入VgH，Q40的第二端(源极)连接。

Q41～Q43的源漏极依次串联构成第六串联支路(即CMOS反相器)，Q41～Q43的栅极连接Q39和Q40的公共端，Q41的第一端(漏极)输入VgH，Q43的第二端输入VgL。

开关管Q44的栅极连接Q42与Q43的公共端(即，节点A)，Q44的第一端连接节点B，Q44的第二端(源极)输入VgL。

驱动电路包括源漏极依次串联的Q46和Q47，Q46的第一端输入VgH，Q47的第二端输入VgL。即，Q46和Q47构成一CMOS反相器。Q46和Q47的漏源公共端即驱动选择电路的输出端OUT。

需要说明的是，图17所示的驱动选择电路中，共栅串联/共栅并联的同种类型的开关管可以等效为一个开关管，如Q31和Q32可以等效一个开关管。

在本实施例中，如图17所示，开关管Q31～Q39、Q41、Q42、Q46均可以采用PMOS，具体可以采用LTPS-PMOS。其余开关管，如Q33、Q40、Q43～Q45和Q47均可以采用NMOS，具体可以采用IGZO-NMOS。

本申请并不限定驱动选择电路中每个开关管的类型，如，Q31也可以采用NMOS管，相应的电路中其它开关管采用相应类型的半导体管，本申请对此不做限定。

此外，为了提高驱动电路的驱动时效性，Q46和Q47可以分别采用多个同类型的开关管并联得到的开关管组，本申请对此不做限定。

如图17所示，CLK2有效(如CLK2为低电平信号)时，Q38、Q39导通，Q40关闭，VgH传输至Q41～Q43的栅极，Q41和Q42关闭，Q43导通，节点A的电压拉低为VgL，即，Q44的栅极电压拉低为VgL，此时，Q44关闭。而且避免了Q44正向偏置。

此外，A点电压拉低为VgL，因此，Q36和Q37始终保持导通状态。

GOA电路的输出端GOA out输出写驱动信号(即脉冲信号)，对于脉冲信号的高电平时段，Q33导通，Q31、Q32关闭，负电压信号VgL传输至第二串联支路的栅极，第二串联支路中的PMOS管导通，从而使正电压信号VgH传输至节点C，即Q34、Q35和Q45的栅极电压为VgH，Q34和Q35关闭，Q45导通，从而使VgL传输至节点B。此时，Q46导通，Q47关闭，VgH经Q46传输至输出端OUT，即GOA电路输出高电平脉冲信号时，输出端OUT输出信号为VgH。

对于GOA out输出的脉冲信号中的低电平时段，Q31和Q32导通，VgH传输至第二串联支路，第二串联支路中的NMOS管导通，VgL经该NMOS管传输至节点C，导致Q34和Q35导通，由于CLK2为低电平时，Q36和Q37始终保持导通状态，VgH经Q34～Q37传输至节点B，进而导致Q47导通，VgL经Q47传输至输出端OUT。即，GOA电路输出低电平脉冲信号时，输出端OUT输出信号为VgL。

综上可知，当CLK2为低电平时，输出端OUT输出VgL和VgH交替的写驱动信号。

如图18所示，示出了CLK2无效时驱动选择电路的等效电路示意图，如CLK2为高电平时无效。

如图18所示，CLK2为高电平时，Q38、Q39关闭，Q40导通，VgL传输至Q41～Q43的栅极，此时，Q41和Q42导通，Q43关闭，从而使VgH传输至节点A，此时Q44导通，使得VgL传输至节点B，导致Q46导通，进而使VgH经Q46传输至输出端OUT。即，CLK2为高电平时，输出端OUT输出正电压信号VgH。

本实施例提供的屏幕驱动电路，当CLK2有效时，Q44的栅极电压被拉高为正电压信号，因此，避免Q44由于长时间处于正向偏置状态而失效，从而提高了驱动选择电路的可靠性，最终提高了整个屏幕驱动电路的稳定性和可靠性。

前已叙及，图15所示实施例中的Q23还可以采用PMOS管代替，相应的驱动选择电路中的其它开关管的类型需要适应性调整，替换为PMOS管后的驱动选择电路如图19所示。

请参见图19，示出了本申请实施例提供的另一种驱动选择电路的原理示意图。

如图19所示，当CLK2有效(如CLK2为低电平)时，Q51关闭，Q52和Q53导通，A点电位被拉高至接近VgH，因此Q55导通。

Q54为NMOS管，在GOA out输出的脉冲信号的高电平时Q54导通，由于Q55也导通，B点的电位被拉低至接近于VgL，此时Q59导通，C点电位被拉高为接近VgH，Q60为NMOS管因此Q60导通，输出OUT输出VgH。

Q57为PMOS管，在GOA out输出脉冲信号的低电平时，Q57导通，即B点电位被拉高，接近于VgH，使得Q58导通，因此C点电位被拉低，进一步，Q61导通，输出端OUT输出VgL。

综上可知，当CLK2有效时，输出端OUT输出与GOA out输出的脉冲信号同相位、同频率的脉冲信号，即CLK2有效时，输出端OUT输出写驱动信号。

当CLK2无效(如CLK2为高电平)时，Q51导通，Q52和Q53关闭，A点电位被拉低至接近VgL，因此Q56导通，B点电位拉高至接近于VgH，此时Q58导通，C点电位被拉低至接近VgL，使得Q61导通，最终输出端OUT输出VgH，即写无效信号。

本实施例中，此种场景下，Q56可能由于长时间处于负向偏置状态而导致Q56损坏，最终导致驱动选择电路无法输出低电平信号。

在另一个实施例中，为了避免上述场景中开关管Q56负向偏置，本申请实施例还提供了又一种屏幕驱动电路。

如图20所示，选择电路包括开关管Q51～Q65，驱动电路包括Q66和Q67。

Q51～Q53共栅串联得到第一串联支路(其中，Q52～Q53可以等效为一个开关管)，其中，第一串联支路的一端(即Q51的第二端)输入负电压信号VgL，另一端输(即Q52的第一端)入正电压信号VgH。Q51～Q53的栅极连接GOA电路的输出端。即，Q51～Q53构成一CMOS反相器，输入端输入CLK2，输出端连接节点A。

Q54～Q56共栅串联得到第二串联支路，同理，Q54和Q55可以等效为一个开关管。

第二串联支路的一端(Q54的第一端)输入VgH，另一端(Q56的第二端)输入VgL，Q54～Q56的栅极连接GOA电路的输出端。与Q51～Q53相似，Q54～Q56形成一CMOS反相器，该CMOS反相器的输入端输入GOA out信号，输出端连接Q68～Q70形成的CMOS反相器的输入端。

Q69和Q70的漏源公共端(节点D，即CMOS反相器的输出端)连接第三串联支路，其中，Q68和Q69可以等效为一个开关管。

第三串联支路包括两个串联的开关管Q57和Q58。Q57的第二端输入VgL，Q58的第一端连接第四串联支路的一端(节点B)，Q57的栅极连接节点B，Q58的栅极连接第一串联支路中Q51和Q5的公共端(节点A)。

第四串联支路包括两个共栅极串联的开关管Q59和Q60。Q59的第二端即节点B，Q60的第一端输入VgH，Q59和Q60的栅极连接节点A。其中，Q59和Q60是同类型半导体管，且共栅极串联，因此，Q59和Q60可以等效为一个开关管，即图19中的Q56。

第五串联支路包括两个共栅极串联的开关管Q61和Q62。Q61的第二端连接节点B，Q62的第一端输入VgH，Q61和Q62的栅极连接Q57的栅极，即节点D。其中，Q61和Q62可以等效为一个开关管。

第六串联支路包括共栅极串联的三个开关管Q63～Q65，其中，Q64和Q65是同类型半导体管，与Q63的类型不同，如Q63是NMOS，Q64和Q65为PMOS。其中，Q63的第二端输入VgL，Q65的第一端输入VgH，Q63～Q65的栅极连接节点B，Q63和Q64的漏源公共端连接驱动电路的输入端，即节点C。其中，Q64和Q65可以等效为一个开关管。可见，Q63～Q65形成一CMOS反相器。

驱动电路包括共栅极串联的开关管Q66和Q67，Q66与Q67的类型不同，如Q66为NMOS，Q67为PMOS。Q66的第二端输入VgL，Q67的第一端输入VgH。Q66和Q67的漏源公共端为驱动选择电路的输出端OUT。

继续参见图20，为CLK2有效时驱动选择电路的等效电路图，以CLK2低电平有效为例进行说明。

如图20所示，当CLK2为低电平时，Q51关闭，Q52和Q53导通，VgH传输至A点，导致Q59和Q60关闭，Q58导通。此外，当CLK2有效时，将Q56和Q60的栅极电压拉高为正电压信号VgH，从而避免Q59和Q60长时间处于负向偏置状态导致Q59和Q60失效。

GOA电路输出的GOAout信号是写驱动信号(即脉冲信号)，在GOA out是高电平的时段内，Q56导通，VgL传输至Q68～Q70的栅极，导致Q68和Q69导通，使VgH传输至D点，进一步使Q57导通，从而将VgL经Q57传输至Q58的源极，而Q58的栅极电压为VgH，因此，Q58导通，将VgH经Q58传输至节点B。进而，导致Q63导通，使得VgL经Q63传输至节点C，进而导致Q67导通，最终使VgH经Q67传输至输出端OUT。即，CLK2为低电平时，GOAout为高电平时段，OUT也输出高电平信号。

在GOAout是低电平的时段内，Q54和Q55导通，使得VgH传输至Q68～Q70的栅极，导致Q70导通，进一步使VgL经Q70传输至节点D，进而使Q61和Q62的栅极电压为VgL，因此Q61和Q62导通，进而使VgH经Q61和Q62传输至节点B，因此Q63导通，使VgL经Q63传输至节点C，最终导致Q67导通，输出端OUT输出VgH。可见，CLK2为低电平阶段，GOAout为低电平时段，OUT也输出低电平信号。

综上可知，在CLK2有效时，驱动选择电路的输出端OUT输出VgL和VgH交替的写驱动信号。

请参见图21，示出了CLK2无效时驱动选择电路的等效电路图，以CLK2高电平无效为例进行说明。

如图21所示，当CLK2为高电平时，Q52和Q53关闭，Q51导通，VgL经Q51传输至节点A，即Q59和Q60的栅极电压为VgL，因此Q59和Q60导通，使得VgH经Q59和Q60传输至节点B，即Q63的栅极电压为VgH，因此Q63导通，Q64和Q65关闭，VgL经Q63传输至节点C，即Q67的栅极电压为VgL,因此Q67导通，使得VgH经Q67传输至输出端OUT。即，CLK2无效时，输出端OUT输出高电平信号VgH，即不输出写驱动信号。

本实施例提供的屏幕驱动电路，在Q59和Q60的串联支路连接第一串联支路，当CLK2有效时，Q59和Q60的栅极电压被拉高为正电压信号VgH，因此，避免Q59和Q60由于长时间处于负向偏置状态而失效的问题产生，因此，提高了屏幕驱动电路的可靠性。

需要说明的是，本申请中驱动选择电路的驱动电路的任一开关管均可以采用多个同种类型的开关管并联代替，从而提高驱动电路的时效性。

另一方面，本申请还提供了一种AMOLED显示屏，该AMOLED显示屏的结构如图1所示，此处不再赘述。

本实施例提供的AMOLED中的行驱动电路可以采用任一实施例提供的驱动选择电路，即可以基于显示内容的更新选择性驱动像素阵列中的部分像素行，即可以将显示屏的有效显示区域划分为至少两个不同的工作分区。行驱动电路和列驱动电路配合DDIC，识别有更新的显示数据(即Δdata)，进而确定不同工作分区包含的像素。

每个工作可以单独刷新显示内容，如采用不同的刷新率刷新显示内容。例如，驱动选择电路可以在显示屏上选择多个刷新率不同的工作分区，如基频区，第一倍频区、第二倍频区等，例如，基频区的刷新率保持在维持显示的最低频率，如0.5Hz。第一倍频区的刷新率略高于基频区，可以用于显示刷新要求较高的内容，聊天窗口或静态背景等，如刷新率可以是30Hz。第二倍频区显示刷新要求更高的内容，如消息弹窗或快速预览窗口等，如刷新率可以是60Hz、90Hz甚至还可以是120Hz。

如图22所示，示出了基频区与倍频区的刷新率的对比示意图，如图22所示，倍频1的频率大于基频的频率，同时，小于倍频2的频率。而且，基频作用于整个显示屏的有效显示区域，即有效显示区域划分为多个不同刷新率的工作分区后，各个分区可以按照各自分区对应的刷新率刷新的同时，还按照基频对应的刷新率进行刷新。

此外，各个工作分区依据显示内容的变更数据(Δdata)，进行动态调整，即各个工作分区在显示屏上的位置不固定。而且，每个工作分区中的行驱动电路的操作单位可以是单个子像素(如，R型的OLED、G型OLED或B型OLED等)，或者也可以是多个子像素形成的准像素(如，RB型OLED)。

又一方面，本申请实施例还提供了一种电子设备，如图23所示，该电子设备可以包括处理器11、显示屏12和存储器13。

可以理解的是，本实施例示意的结构并不构成对电子设备的具体限定。在另一些实施例中，电子设备可以包括比上述更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。上述部件可以以硬件，软件或软件和硬件的组合实现。

存储器13中可以用于存储计算机可执行程序代码，该可执行程序代码包括指令。

处理器11调用并运行存储在存储器13中的指令，从而使电子设备执行各种功能应用及数据处理。

显示屏12用于显示图像、视频等，显示屏12包括显示面板，显示面板可以采用本申请实施例提供的AMOLED，当然也可以采用其他类型显示面板，本申请对此不做限定。

在一些实施例中，电子设备可以包括1个或N个显示屏12，N为大于1的正整数。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本实施例所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本实施例各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器执行各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：快闪存储器、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种屏幕驱动电路，其特征在于，应用于显示屏，包括：阵列驱动电路和驱动选择电路，所述阵列驱动电路包括行驱动电路和列驱动电路；

所述行驱动电路产生用于驱动所述显示屏中的像素行的行驱动信号；

所述驱动选择电路的输入端连接所述行驱动电路的输出端，所述驱动选择电路的控制端接收行地址选择信号，并基于所述行地址选择信号输出与显示内容有变化的像素行对应的所述行驱动信号，所述行地址选择信号由所述显示屏连接的显示驱动芯片基于显示内容发生变化的像素行产生。

2.根据权利要求1所述的屏幕驱动电路，其特征在于，所述驱动选择电路，用于当所述行地址选择信号有效时，输出所述行驱动信号，当所述行地址选择信号无效时，屏蔽所述行驱动信号。

3.根据权利要求1所述的屏幕驱动电路，其特征在于，所述驱动选择电路包括选择电路和驱动电路；

所述选择电路的输入端连接所述行驱动电路的输出端，所述选择电路的控制端接收所述行地址选择信号，所述选择电路的输出端连接所述驱动电路的输入端，用于当所述行地址选择信号有效时，输出与所述行驱动信号频率相同的脉冲信号，当所述行地址选择信号无效时，输出写无效信号；

所述驱动电路，用于基于所述脉冲信号生成具有驱动能力的写驱动信号输出，或者，输出所述写无效信号。

4.根据权利要求2或3所述的屏幕驱动电路，其特征在于，所述行地址选择信号为低电平信号时有效，高电平信号时无效。

5.根据权利要求3所述的屏幕驱动电路，其特征在于，所述选择电路包括：第一串联支路、第二串联支路、第三串联支路和第四串联支路；

所述第一串联支路包括串联的第一开关管和第二开关管，所述第一开关管的控制端为所述选择电路的输入端，所述第二开关管的控制端输入第一电压信号，所述第一开关管的第一端为所述选择电路的输出端；

所述第二串联支路与所述第一串联支路并联，所述第二串联支路包括串联的第三开关管和第四开关管，所述第三开关管与所述第四开关管的公共端输入负电压信号，所述第三开关管的第一端连接所述选择电路的输出端，所述第三开关管和所述第四开关管的栅极连接所述第四开关管的第二端，且所述第四开关管的第二端与所述第一串联支路连接；

所述第三串联支路包括串联的第五开关管和第六开关管，所述第五开关管的第一端输入所述负电压信号，所述第六开关管的第二端输入正电压信号，所述第五开关管和所述第六开关管的栅极连接所述第一开关管和所述第二开关管的公共端；

所述第四串联支路包括串联的第七开关管和第八开关管，所述第七开关管的第一端输入所述正电压信号，所述第八开关管的第二端输入所述负电压信号，所述第七开关管和所述第八开关管的栅极连接所述第五开关管和所述第六开关管的串联节点并输入所述行地址选择信号，所述第七开关管和所述第八开关管的串联节点连接所述第一开关管和所述第二开关管的公共端。

6.根据权利要求5所述的屏幕驱动电路，其特征在于，所述驱动电路包括第一CMOS反相器，所述第一CMOS反相器的输入端连接所述选择电路的输出端，所述第一CMOS反相器的输出端为所述驱动选择电路的输出端，所述第一CMOS反相器的第一电源端输入所述正电压信号，所述第一CMOS反相器的第二电源端输入所述负电压信号。

7.根据权利要求3或6所述的屏幕驱动电路，其特征在于，所述选择电路包括：

第九开关管的控制端输入所述行地址选择信号，第一端输入正电压信号；

第十开关管与第十一开关管串联，所述第十开关管的第一端连接所述第九开关管的第二端，所述第十开关管的控制端输入第一电压信号，所述第十一开关管的第二端输入负电压信号，所述第十一开关管的控制端连接所述第十一开关管的第一端；

第十二开关管与第十三开关管串联，所述第十二开关管的控制端连接所述行驱动电路的输出端，第二端连接所述第十开关管与所述第九开关管的公共节点，所述第十三开关管的第二端输入所述负电压信号，所述第十二开关管与所述第十三开关管的公共端连接所述驱动电路的输入端。

8.根据权利要求3或6所述的屏幕驱动电路，其特征在于，所述选择电路包括：

依次串联的第十四开关管、第十五开关管和第十六开关管，所述第十四开关管的第一端输入正电压信号，所述第十六开关管的第二端输入负电压信号；

所述第十四开关管和所述第十六开关管的控制端连接所述行驱动电路，所述第十五开关管的控制端输入所述行地址选择信号；

所述第十五开关管和所述第十六开关管的公共端连接所述驱动电路的输入端；

所述第十七开关管的第一端连接所述第十五开关管的第二端，所述第十七开关管的第二端输入所述负电压信号，所述第十七开关管的控制端输入所述行地址选择信号。

9.根据权利要求3或6所述的屏幕驱动电路，其特征在于，所述选择电路包括：第二CMOS反相器、第三CMOS反相器、第五串联支路、第四CMOS反相器和第五CMOS反相器；

所述第二CMOS反相器的输入端连接所述扫描驱动电路的输出端，第二CMOS反相器的输出端连接所述第三CMOS反相器的输入端；

所述第五串联支路包括依次串联的第十八开关管、第十九开关管和第二十开关管，所述第十八开关管的第一端输入正电压信号，第二十开关管的第二端输入负电压信号；所述第十八开关管和所述第二十开关管的控制端连接所述第三CMOS反相器的输出端，所述第十九开关管和所述第二十开关管的公共端连接所述驱动电路的输入端；

所述第四CMOS反相器的输入端输入所述行地址选择信号，输出端连接所述第五CMOS反相器的输入端；

所述第五CMOS反相器的输出端连接第二十一开关管和所述第十九开关管的控制端，所述第二十一开关管的第一端连接所述驱动电路的输入端。

10.根据权利要求3或6所述的屏幕驱动电路，其特征在于，所述选择电路包括：第六CMOS反相器、第六串联支路、第七串联支路、第八串联支路、第七CMOS反相器、第八CMOS反相器和第九CMOS反相器；

所述第六CMOS反相器的输入端输入所述行地址选择信号；所述第六串联支路包括第二十二开关管，所述第二十二开关管的控制端连接所述第六CMOS反相器的输出端，所述第二十二开关管的第一端输入所述正电压信号，所述二十二开关管的第二端连接第一公共节点；

所述第七串联支路包括第二十三开关管，所述第二十三开关管的控制端连接第二公共节点，所述第二十三开关管的第一端输入所述正电压信号，所述第二十三开关管的第二端连接所述第一公共节点；

所述第八串联支路包括串联的第二十四开关管和第二十五开关管，所述二十四开关管的控制端连接所述第二公共节点、第二端输入所述负电压信号，所述第二十五开关管的控制端连接所述第六CMOS反相器的输出端；

所述第七CMOS反相器的输入端连接所述第八CMOS反相器的输出端，所述八CMOS反相器的输入端连接所述行驱动电路的输出端；

所述第九CMOS反相器的输入端连接所述第一公共节点，输出端连接所述驱动电路的输入端。

11.一种显示屏，其特征在于，包括像素、像素驱动阵列电路，以及权利要求1-10任一项所述的屏幕驱动电路，所述屏幕驱动电路的输出端与像素驱动阵列电路的行驱动信号耦接。

12.一种电子设备，其特征在于，所述电子设备包括：一个或多个处理器、存储器和权利要求11所述的显示屏。