CN117010031A - 基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路 - Google Patents

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CN117010031A
CN117010031A CN202310985140.8A CN202310985140A CN117010031A CN 117010031 A CN117010031 A CN 117010031A CN 202310985140 A CN202310985140 A CN 202310985140A CN 117010031 A CN117010031 A CN 117010031A
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林浩涛
左海彪
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Abstract

本发明公开了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，该物理不可克隆函数电路包括多个译码器、电压衰减电路、扼流放大电路及缓冲电路，电压衰减电路由多个电压衰减器阵列组成，译码器的信号输入端均与数据总线进行电连接；每一译码器的选通输出端均与对应的一个电压衰减器阵列的选通输入端进行电连接，每一电压衰减器阵列包含的电压衰减器的数量为2的N次方。上述的电路结构，通过多级电压衰减器阵列进行级联并首尾相接组成环结构的电压衰减电路，并输出至扼流放大电路进行信号初步量化，最终经过缓存电路输出为随机数序列，能够输出高随机性的序列且整体功耗较低，并且具有较强的机器学习攻击的抵御性。

Description

基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路
技术领域
本发明涉及集成电路硬件安全的技术领域，尤其涉及一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路。
背景技术
真随机数发生器(ture random number generators，TRNG)电路设计的目的是生成真正的随机数序列。这些随机数序列对于保障密码学安全和计算机系统的安全至关重要。由于随机数序列是以上各种应用的基础，那么如果随机数序列是可预测的或者是伪随机的，就可能被攻击者所利用，从而破解加密算法或者盗取密钥。这可能导致攻击者可以通过推断密码中的模式来破解密码。如果攻击者获得了秘钥，就可以使用这些密钥来解密原本被加密的数据，从而获得敏感信息。攻击者还可以使用随机数来伪造数字签名、伪造认证凭证，从而假冒他人的身份，实施欺诈行为。被破解的随机数还可以被用来攻击协议，导致系统无法正常运行。总之，如果随机数发生器被黑客攻破，将导致系统安全问题，并且可能会带来严重的后果，如数据泄露、身份盗窃、网络攻击等，因此在设计系统时必须使用足够强大、可靠的随机数生成方式，以确保系统安全。
物理不可克隆函数电路(Physical Unclonable Function，PUF)是一种利用物理过程或量子现象生成的随机数，PUF结构可作为真随机数发生器进行应用。它的原理是基于真正的电路熵源结构的随机性，从而生成不可预测的随机数序列。因此，物理不可克隆函数电路生成的随机数难以被预测，具有真正的随机性和不可预测性。
针对此，物理不可克隆函数电路(Physical Unclonable Function,PUF)因为其功耗低、成本低等轻量化的优势，已成为硬件安全领域热门的研究领域。PUF主要可以分为弱PUF和强PUF，分别主要用于密钥生成和设备认证，在物联网硬件终端安全中均具有广阔的研究和应用前景。
为了实现高速、高可靠和高安全的物理不可克隆函数电路需要使用复杂的电路设计，这一设计会增加面积开销。同时因为其执行复杂的电路运算以提高随机性，这会导致较高的整体功耗，增加了使用成本。因此，现有技术方法中的物理不可克隆函数电路存在整体功耗较高的问题。
发明内容
本发明实施例提供了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，旨在解决现有技术中的物理不可克隆函数电路存在整体功耗较高以及机器学习攻击抵御性差的问题。
本发明实施例公开了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，所述物理不可克隆函数电路包括多个译码器、电压衰减电路、扼流放大电路及缓冲电路；
所述电压衰减电路由多个电压衰减器阵列级联所构成的环组成，所述译码器的信号输入端均与数据总线进行电连接；每一所述译码器的选通输出端均与对应的一个所述电压衰减器的选通输入端进行电连接；
前一所述电压衰减器阵列的输出端与后一所述电压衰减器阵列的输入端相连；首个所述电压衰减器阵列的输入端与末尾所述电压衰减器阵列的输出端相连，且连接点与所述扼流放大电路的输入端进行电连接；
所述扼流放大电路的输出端与所述缓冲电路的输入端相连，所述缓冲电路的输出端用于输出随机数序列；
每一所述电压衰减器阵列均由多个电压衰减器组成，多个所述电压衰减器的输入端均相连并作为所述电压衰减器阵列的输入端，多个所述电压衰减器的输出端均相连并作为所述电压衰减器阵列的输出端，每一所述电压衰减器的选通信号输入端均独立与所述译码器的选通输出端进行电连接；
每一所述电压衰减器阵列包含的电压衰减器的数量为2的N次方个，N为正整数。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述电压衰减器包括第一MOS管、第二MOS管、第三MOS管、第一选通开关、第二选通开关及第三选通开关；
所述第一MOS管的栅极与所述第三MOS管的栅极进行电连接，且连接点与所述第一选通开关的一端相连接，所述第一选通开关的另一端作为所述电压衰减器的输入端；
所述第一MOS管的漏极与稳压电源进行电连接；所述第一MOS管的源极与第二MOS管的源极相连接；所述第二MOS管的栅极与所述第二MOS管的漏极及所述第三MOS管的漏极相连接，且连接点与所述第二选通开关的一端相连接，所述第二选通开关的另一端作为所述电压衰减器的输出端；
所述第三MOS管的源极与第三选通开关的一端相连接，所述第三选通开关的另一端与接地端相连接；
所述第一选通开关的控制端、所述第二选通开关的控制端及所述第三选通开关的控制端相连接并作为电压衰减器的选通信号输入端。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述第一MOS管为native MOS管。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述第二MOS管为低电压阈值的P-MOS管，所述第三MOS管为高电压阈值的N-MOS管。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述扼流放大电路由相串联的多个扼流放大器组成；
首个所述扼流放大器的输入端作为所述扼流放大电路的输入端，前一所述扼流放大电路的输出端与后一所述扼流放大电路的输入端相连接，末尾所述扼流放大电路的输出端作为所述扼流放大电路的输出端。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述扼流放大器包括第四MOS管、第五MOS管及第六MOS管；
所述第四MOS管的栅极与所述第五MOS管的栅极及所述第六MOS管的栅极相连接，且连接点作为所述扼流放大器的输入端；
所述第四MOS管的漏极与稳压电源进行电连接，所述第四MOS管的源极与所述第五MOS管的源极进行电连接；所述第五MOS管的漏极与所述第六MOS管的漏极进行电连接，且连接点作为所述扼流放大器的输出端；所述第六MOS管的源极与接地端相连接。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述第四MOS管为native MOS管。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述第五MOS管为低电压阈值的P-MOS管，所述第六MOS管为高电压阈值的N-MOS管。
所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其中，所述缓冲电路为电平转换器。
本申请实施例公开了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，该电路包括多个译码器、电压衰减电路、扼流放大电路及缓冲电路，电压衰减电路由多个电压衰减器阵列级联所构成的环组成，译码器的信号输入端均与数据总线进行电连接；每一译码器的选通输出端均与对应的一个电压衰减器的选通输入端进行电连接，每一电压衰减器阵列包含的电压衰减器的数量为2的N次方个。上述的电路结构中，通过多级电压衰减器阵列进行级联并首尾相接组成环结构的电压衰减电路，并输出至扼流放大电路进行信号初步量化，最终经过缓存电路输出为随机数序列，能够输出高随机性的序列且整体功耗较低，并且具有较强的机器学习攻击的抵御性。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的整体电路图；
图2为本发明实施例提供的电压衰减器的电路结构图；
图3为本发明实施例提供的扼流放大器的电路结构图；
图4为本发明实施例提供的电压衰减器的传输特性图；
图5为本发明实施例提供的扼流放大器的传输特性图；
图6基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的应用效果图；
图7为本发明实施例提供的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的另一应用效果图；
图8为本发明实施例提供的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的又一应用效果图；
图9为本发明实施例提供的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的再一应用效果图；
图10为本发明实施例提供的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路的后一应用效果图。
附图标记：Y、译码器；AS、电压衰减电路；BS、扼流放大电路；Buffer、缓冲电路；A、电压衰减器；B、扼流放大器；PI、基础反相器；M1、第一MOS管；M2、第二MOS管；M3、第三MOS管；K1、第一选通开关；K2、第二选通开关；K3、第三选通开关；M5、第四MOS管；M5、第五MOS管；M6、第六MOS管。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本发明实施例公开了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，如图1所示，该电路包括多个译码器Y、电压衰减电路AS、扼流放大电路BS及缓冲电路Buffer；所述电压衰减电路AS由多个电压衰减器阵列所构成的环组成，所述译码器Y的信号输入端均与数据总线进行电连接；每一所述译码器Y的选通输出端均与对应的一个所述电压衰减器的选通输入端进行电连接；前一所述电压衰减器阵列的输出端与后一所述电压衰减器阵列的输入端相连；首个所述电压衰减器阵列的输入端与末尾所述电压衰减器阵列的输出端相连，且连接点与所述扼流放大电路BS的输入端进行电连接；所述扼流放大电路BS的输入端与所述缓冲电路Buffer的输入端相连，所述缓冲电路Buffer的输出端用于输出随机数序列；每一所述电压衰减器阵列均由多个电压衰减器A组成，多个所述电压衰减器A的输入端均相连并作为所述电压衰减器阵列的输入端，多个所述电压衰减器A的输出端均相连并作为所述电压衰减器阵列的输出端，每一所述电压衰减器A的选通信号输入端均独立与所述译码器Y的选通输出端进行电连接；每一所述电压衰减器阵列包含的电压衰减器A的数量为2的N次方个，N为正整数。
图1中的电路结构也即是本申请实施例提出的强PUF电路的总体架构，其包括一个具有n级(n为偶数)电压衰减器阵列组成的环状结构的电压衰减电路作为熵源结构，以及具有级联的多级扼流放大电路、一个数字缓冲器、n个译码器。其中，每一电压衰减器阵列中包含m个设计相同的电压衰减器，且m为2的N次方，N为正整数。
该PUF电路的输入激励由一个LFSR(线性反馈移位寄存器)通过数据总线输出至各译码器的信号输入端，输入包含生成的n×N比特的序列，每N个比特为一组分别输入至n个译码器中，译码器的信号输入端所输出的选通信号能够从每一级的m个电压衰减器中(图1中采用模块Ai_j表示)，从而通过选通信号选择相应位置的电压衰减器接入电路中。接入级联电路中的电压衰减器，其在电路工作过程中整体增益小于1，因此在级联后每一级输出端的电压都接近Vtrip的值。由于第n级电压衰减器阵列输出端的电压接回第一级电压衰减器阵列的输入端作为反馈，该级联衰减器环的结构中每一级电压衰减器均可作为熵源，其中的任何一级电压衰减器发生变化都会引起整个衰减器环输出电压的变化，并且增益会随着该级电压衰减器输入电压的变化而发生改变。此外，使用增益大于1的三级扼流放大器级联组成的扼流放大电路(图为模块B1、B2及B3)，来对上述级联放大器链中的第n级输出进行放大，最终经过一个缓冲电路后得到PUF响应，也即产生与输入激励对应的随机数序列。
具体来说，在PUF电路工作中，输入的激励发生改变时，译码器的输出所对应的衰减器环中的级接入电路的基本单元随之而改变，例如第x级对应的译码器输入信号发生改变，这会使得该级衰减器的增益发生变化，进而使得其输出端的电压Vo,x的大小发生改变。由于反馈机制的存在，使得该输出电压在经过其他n-1级电压衰减器后的电压反馈回第x级的输入端，从而进一步的影响该级的输出端，直到进入稳态。这一过程在非常短的时间完成，电路进入平衡状态的速度也决定了电路性能中的吞吐率。这一反馈机制使得电路的后几级能够影响到前几级的，进一步增加了电路的非线性，也大大提高了机器学习的攻击(ML机器学习攻击)的复杂度。该PUF电路中的扼流型放大器的增益是大于1的，并且通过设计，扼流型放大器中的结构中与电压衰减器对应位置的晶体管尺寸有着相同的比例，与电压衰减器拥有同样大小的Vtrip电压值，因此可以用来对放大器链中的第n级的输出电压进行放大，随后将其经过缓冲电路进行初步数字化，得到最终的PUF输出。
在更具体的实施例中，如图2所示，所述电压衰减器A包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第一选通开关K1、第二选通开关K2及第三选通开关K3；所述第一MOS管M1的栅极与所述第三MOS管M3的栅极进行电连接，且连接点与所述第一选通开关K1的一端相连接，所述第一选通开关K1的另一端作为所述电压衰减器A的输入端；所述第一MOS管M1的漏极与稳压电源进行电连接；所述第一MOS管M1的源极与第二MOS管M2的源极相连接；所述第二MOS管M2的栅极与所述第二MOS管M2的漏极及所述第三MOS管M3的漏极相连接，且连接点与所述第二选通开关K2的一端相连接，所述第二选通开关K2的另一端作为所述电压衰减器A的输出端；所述第三MOS管M3的源极与第三选通开关K3的一端相连接，所述第三选通开关K3的另一端与接地端相连接；所述第一选通开关K1的控制端、所述第二选通开关K2的控制端及所述第三选通开关K3的控制端相连接并作为电压衰减器A的选通信号输入端。具体的，所述第一MOS管M1为native MOS管。其中，所述第二MOS管M2为低电压阈值的P-MOS管，所述第三MOS管M3为高电压阈值的N-MOS管。
在更具体的实施例中，如图3所示，所述扼流放大电路BS由相串联的多个扼流放大器B组成；首个所述扼流放大器B的输入端作为所述扼流放大电路BS的输入端，前一所述扼流放大电路BS的输出端与后一所述扼流放大电路BS的输入端相连接，末尾所述扼流放大电路BS的输出端作为所述扼流放大电路BS的输出端。具体的，所述扼流放大器B包括第四MOS管M5、第五MOS管M5及第六MOS管M6；所述第四MOS管M5的栅极与所述第五MOS管M5的栅极及所述第六MOS管M6的栅极相连接，且连接点作为所述扼流放大器B的输入端；所述第四MOS管M5的漏极与稳压电源进行电连接，所述第四MOS管M5的源极与所述第五MOS管M5的源极进行电连接；所述第五MOS管M5的漏极与所述第六MOS管M6的漏极进行电连接，且连接点作为所述扼流放大器B的输出端；所述第六MOS管M6的源极与接地端相连接。其中，所述第四MOS管M5为native MOS管。进一步的，所述第五MOS管M5为低电压阈值的P-MOS管，所述第六MOS管M6为高电压阈值的N-MOS管。
图2为电压衰减器的基本单元结构图，图3为扼流放大器的基本单元结构图，其中，第一MOS管与第四MOS管、第二MOS管与第五MOS管、第三MOS管与第六MOS管均拥有相同的尺寸比例，且电压衰减器及扼流放大器各自的输入输出并联后结构完全相同，以此保证二者具有相同的Vtrip电压值。具体如图4及图5所示，图4对应电压衰减器的传输特性图，图5为扼流放大器的传输特性图，由图可知电压衰减器及扼流放大器的Vout曲线与Vin曲线的交点位置相同。其中，第一MOS管及第四MOS管采用了本征NVT NMOS管(native MOS管)，通过调节MOS管的尺寸使其工作在亚阈值区，这样能够扼制电流大小，以此来降低电路的功耗。第二MOS管M2及第五MOS管为低电压阈值的P-MOS管(LVT PMOS管)，所述第三MOS管M3及第六MOS管为高电压阈值的N-MOS管(HVT PMOS管)，此外可控制第三MOS管M3与第六MOS管M6工作在亚阈值区，同时令第二MOS管M2与第五MOS管M5工作在饱和区，通过这两种非线性电流的叠加，能够进一步增强其抗攻击能力。上述结构的电压衰减器及扼流放大器的不同点在于，电压衰减器中第二MOS管M2的栅极与该级输出电压Vout连接，而扼流放大器中的第五MOS管M5的栅极与输入电压Vin连接。
在更具体的实施例中，所述缓冲电路Buffer为电平转换器，在本设计中的缓冲电路buffer采用电平转换器(Level Shifter，LS)，电平转换器用于对扼流放大电路BS输出的电信号进行数字化，得到最终PUF电路的输出。
电压衰减电路一共有n级，且每一级都有N个比特作为译码器的输入，因此可以将激励定义为上式中第k级译码器的信号输入端接收的信号为这些信号分别经过译码器后，得到了一系列的独热码，其中第k级的独热码输出为(Φ_k)→，该向量为一个m×1的列向量，用于选择接入电路中的放大器，因此经过译码器后得到的控制信号可以定义为矩阵(1)；
将第k级的m个放大器基本单元的增益记为并且由于每一级的放大器均会受到前一级的输出电压的影响，可以定义一个函数f，使得每一个基本单元的增益能够记为gk,m＝fk,m(Vo,(k-1))。因此，可以得到经过第k级放大器放大后得到的电压可采用公式(2)进行表示：
由于本设计中的级联放大器链电路引入了反馈机制，因此每一级放大器的输入电压均会受到所有n级放大器增益的影响，因此可以得到第n级的输出电压表达式可采用公式(3)表示：
其中表示第k级中放大器增益的矩阵阵列可采用矩阵(4)进行表示：
从上述数学模型分析可以看出，每一级衰减器的增益都与其他所有级的基本单元相关，会随着输入电压而变化，因此在对每一个基本单元进行建模时除了要考虑其与输入激励的关系，还有更复杂的多项乘积关系，其建模参数随着放大器链的级数是呈指数增加的，具体可以表达为：K＝n×mn，在本设计中n为12，m为32，代入可得其建模参数为13.8×106T，这也体现出了该PUF对机器学习建模攻击的强抵抗性。
在本次芯片测试中，采用了Altera DE2 FPGA来产生对应的激励信号发送给芯片，同时能够接受PUF芯片的响应信号。流片完成后的成品芯片将会封装在PCB板上，以实现芯片与FPGA的控制信号的交互。可对制造得到的强PUF进行性能上的测试与数据处理分析，包括版图与制造工艺、功耗以及随机性、可靠性、唯一性和抗攻击能力等。本申请技术方法所设计的基于带反馈的级联放大器链的强PUF同样采用UMC 65nm CMOS制造工艺，标准工作电压为1.2V。采用上述制造工艺进行流片后的芯片结构图中，核心阵列部分的版图面积为20439μm2，即4.84×106F2。
可靠性在一般采用误码率BER来表明。在测试过程中通常通过改变温度或电压条件后，给同一PUF芯片相同的激励输入，并将得到的响应进行比较，通过计算不同条件下的激励间的汉明距离，将得到的结果与响应比特的位数得到的比值来表明。如图6所示为本申请技术方法提出的强PUF设计的温度与电压可靠性。在本次设计中，对10块芯片进行误码率的测试，并对这10块芯片的数据取平均值，以达到消除噪声产生的影响的目的。在进行误码率测试时，通常以常温常压为标准值来进行对比，即1.2V与27℃。图6中的(a)图为工作电压从0.9V到1.5V的误码率分布图，图6中的(b)图为工作温度由-40℃至120℃的误码率分布图，在这一范围内的最高误码率为6.63％，此时的工作温度为120℃，工作电压为1.2V。因此可以表明，PUF能够在该温度与电压区间内正常工作。
为了验证本申请技术方法提出的强PUF的随机性，在进行数据处理时同样采用了美国国家标准与技术研究院(NIST)的Pub 800-22测试套件和自相关函数的计算。表1给出了所提出的强PUF生成的1M个响应位进行NIST Pub 800-22测试的结果，从表中能够看出，每一个随机性测试项的P值均高于0.01，这一数据证明了该PUF所产生的响应序列具有足够的随机性。
表1 NIST Pub 800-22随机性测试结果
NIST800-22测试项目 置信度(P) 通过率
Frequency 0.350485 99/100
Block Frequency 0.924076 98/100
CumulativeSums(forward) 0.574903 98/100
CumulativeSums(reverse) 0.534146 99/100
Runs 0.304126 99/100
Longest Runs 0.275709 98/100
Rank 0.350485 99/100
FFT 0.474986 99/100
NonOverlapping Template 0.122325 99/100
Overlapping Template 0.213309 99/100
Approximate Entropy 0.657933 98/100
Serial(forward) 0.474986 98/100
Serial(reverse) 0.798139 99/100
Liner Complexity 0.759756 96/100
为了进一步证明该PUF的不可预测性，保证PUF芯片的激励与响应之间的随机关系，同时确保在基本单元复用时的非相关性，将采用ACF来进行自相关性检测，如图7所示即为将上述通过NIST测试的200K个响应位进行自相关函数计算。经过测试，在置信区间为95％的范围内，所展示的结果为0.0044，如图7中的(a)图所示。该结果越接近于0则说明自相关性越弱，进而证明了该设计的良好随机性。此外，为了确保PUF的不可预测性这一随机性的基本要求，至少需要保证其输出序列中0和1的比例为50％。
测试中从该200K的响应中抽取出40K比特并整理出了该输出的散点图，如图7中的(b)图所示，图中的白色代表输出为0的比特，黑色代表输出为1。从散点图中可以看出，该设计的输出中0和1的分布足够均匀，足够随机，并且根据统计结果，输出为1的占比为49.96％，输出为0的占比为50.04％。
唯一性体现出芯片与芯片实体之间的不同，每一个PUF芯片的输出都应该是互不相同的，在衡量唯一性的优劣时，通常采用对比不同芯片之间的由相同的输入激励所产生的响应序列之间的汉明距离的方法来表征PUF芯片之间的差异，这一指标也称为片间汉明距离，该数据的理想值为50％，越接近该数值则说明不同PUF之间的差异越大。
此外，片内汉明距离是在常温常压下(即27℃与1.2V)，通过对同一块芯片输入相同的激励得到对应的响应序列，并且重复多次后，统计计算这些输出之间的汉明距离，其理想值为0，越接近该值则说明在常温常压下PUF的本征稳定性越优异。在本申请技术方法的测试中，随机选择了10块芯片，在27℃，电源电压为1.2V的条件下进行测试。
图8分别展示出了该设计的片内汉明距离以及片间汉明距离，其片内汉明距离的平均值为0.0073，标准差为0.0012，体现出了良好的本征条件下的稳定性。同时，其片间汉明距离的平均值为0.5014，标准差为0.0312，说明该PUF在制造过程中带来的差异足够大，同样体现出了良好的唯一性。
衡量功耗的指标分为两种，一个是功耗，即电路整体的功耗大小，其单位一般为nW或μW。另一个为能效比，代表的是PUF芯片在产生一个比特的输出时所消耗的能量大小，单位为pJ/bit。在本设计中，通过测量10块芯片在不同工作吞吐率下的功耗大小后取平均值，来对功耗性能进行统计与表征，得到图9中的结果，图中表示了吞吐率和功耗、能效比之间的关系。
从图9中可以看出，在吞吐率变化在1Kbps到100Kbps范围内，随着吞吐率的增加，电路整体的功耗或增大，而能效比则会降低。在对功耗与能效比进行权衡后，选择50Kbps作为标准工作状态，此时的功耗仅为62.57nW，能效比为1.25pJ/bit，体现出了极低的功耗与较低的能效比。
强PUF的抵抗机器学习算法攻击的能力如今也变得至关重要，算法通过收集已知的CRP进行训练后，能够利用这些CRP对PUF进行测试分析，从而拟合出电路中各个基本单元的参数，得到与原PUF极为近似的数学模型，因此能够在得到不包含于训练集的激励后对未知的与其对应的响应进行预测与分析，从而破解PUF的不可预测性，得到全部的CRP，即预测准确性达到了100％。
通过在电路中引入足够的非线性结构，或者引入部分协议能够有效地降低其预测准确率，该指标越接近50％越能够证明电路有极强的抗机器学习攻击能力。本申请技术方法提出的PUF电路设计中，由于带反馈的级联衰减器环上的每一个基本单元都工作在亚阈值区或饱和区，这两种不同传输特性耦合叠加引入了非线性因素，此外通过上述分析，能够看出其每一级的传输特性以及增益都与上一级的输出电压以及输入激励、工艺参数等因素呈高度非线性相关，因此若需要对电路进行建模攻击，则需要构建大量的建模参数，从而大幅提高建模复杂度，使得对电路的建模攻击难以实现，能够降低预测准确率。
同样地，对该PUF的10M数量的CRP进行了支持向量机(SVM)、线性逻辑回归算法(LR)，以及最新提出的CMA-ES算法的预测准确率进行测试，得到的结果如图10所示。最终数据表明，上述算法针对该强PUF电路的预测准确率在10M的CRP情况下为50.6％，说明其在不需要增加额外协议的情况下就已经能够抵御机器学习算法的攻击。
为了进一步体现本申请中基于闭环反馈电压衰减器阵列的强PUF电路设计的性能，将与近年来其他学术研究者提出的强PUF进行性能上的对比，对比的结果如表2所示，可以看出本设计中的PUF在保证工作电压与温度范围的同时，能够有着低至0.063μW的功耗表现，在低功耗高能效方面有着优异的表现。其中，对比1为“Y.Cao,C.Q.Liu andC.H.Chang.ALow Power Diode-Clamped Inverter-Based Strong Physical UnclonableFunction for Robust and Lightweight Authentication.IEEE Transactions onCircuits and Systems I:Regular Papers,vol.65,no.11,Nov.2018,pp.3864-3873”论文中公开的测试结果，对比2为“H.Zhuang,X.Xi,N.Sun and M.Orshansky.AStrongSubthreshold Current Array PUF Resilient to Machine Learning Attacks.in IEEETransactions on Circuits and Systems I:Regular Papers,vol.67,no.1,pp.135-144,Jan.2020”论文中公开的测试结果，对比3为“A.Venkatesh,A.B.Venkatasubramaniyan,X.Xi and A.Sanyal.0.3pJ/Bit Machine Learning Resistant Strong PUF UsingSubthreshold Voltage Divider Array.IEEE Transactions on Circuits and SystemsII:Express Briefs,vol.67,no.8,pp.1394-1398,Aug.2020”论文中公开的测试结果，对比4为“J.Zhang et al.A4T/Cell Amplifier-Chain-Based XOR PUF With Strong MachineLearning Attack Resilience.IEEE Transactions on Circuits and Systems I:Regular Papers,vol.69,no.1,pp.366-377,Jan.2022,doi:10.1109/TCSI.2021.3114084”论文中公开的测试结果。
表2
本发明公开了一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，该电路包括多个译码器、电压衰减电路、扼流放大电路及缓冲电路，电压衰减电路由多个电压衰减器阵列级联所构成的环组成，译码器的信号输入端均与数据总线进行电连接；每一译码器的选通输出端均与对应的一个电压衰减器的选通输入端进行电连接，每一电压衰减器阵列包含的电压衰减器的数量为2的N次方个。上述的电路结构中，通过多级电压衰减器阵列进行级联并首尾相接组成环结构的电压衰减电路，并输出至扼流放大电路进行信号初步量化，最终经过缓存电路输出为随机数序列，能够输出高随机性的序列且整体功耗较低，并且具有较强的机器学习攻击的抵御性。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述物理不可克隆函数电路包括多个译码器、电压衰减电路、扼流放大电路及缓冲电路；
所述电压衰减电路由多个电压衰减器阵列级联所构成的环组成，所述译码器的信号输入端均与数据总线进行电连接；每一所述译码器的选通输出端均与对应的一个所述电压衰减器阵列的选通输入端进行电连接；
前一所述电压衰减器阵列的输出端与后一所述电压衰减器阵列的输入端相连；首个所述电压衰减器阵列的输入端与末尾所述电压衰减器阵列的输出端相连，且连接点与所述扼流放大电路的输入端进行电连接；
所述扼流放大电路的输出端与所述缓冲电路的输入端相连，所述缓冲电路的输出端用于输出随机数序列；
每一所述电压衰减器阵列均由多个电压衰减器组成，多个所述电压衰减器的输入端均相连并作为所述电压衰减器阵列的输入端，多个所述电压衰减器的输出端均相连并作为所述电压衰减器阵列的输出端，每一所述电压衰减器的选通信号输入端均独立与所述译码器的选通输出端进行电连接；
每一所述电压衰减器阵列包含的电压衰减器的数量为2的N次方个，N为正整数。
2.根据权利要求1所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述电压衰减器包括第一MOS管、第二MOS管、第三MOS管、第一选通开关、第二选通开关及第三选通开关；
所述第一MOS管的栅极与所述第三MOS管的栅极进行电连接，且连接点与所述第一选通开关的一端相连接，所述第一选通开关的另一端作为所述电压衰减器的输入端；
所述第一MOS管的漏极与稳压电源进行电连接；所述第一MOS管的源极与第二MOS管的源极相连接；所述第二MOS管的栅极与所述第二MOS管的漏极及所述第三MOS管的漏极相连接，且连接点与所述第二选通开关的一端相连接，所述第二选通开关的另一端作为所述电压衰减器的输出端；
所述第三MOS管的源极与第三选通开关的一端相连接，所述第三选通开关的另一端与接地端相连接；
所述第一选通开关的控制端、所述第二选通开关的控制端及所述第三选通开关的控制端相连接并作为电压衰减器的选通信号输入端。
3.根据权利要求2所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述第一MOS管为native MOS管。
4.根据权利要求3所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述第二MOS管为低电压阈值的P-MOS管，所述第三MOS管为高电压阈值的N-MOS管。
5.根据权利要求2-4任一项所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述扼流放大电路由相串联的多个扼流放大器组成；
首个所述扼流放大器的输入端作为所述扼流放大电路的输入端，前一所述扼流放大电路的输出端与后一所述扼流放大电路的输入端相连接，末尾所述扼流放大电路的输出端作为所述扼流放大电路的输出端。
6.根据权利要求5所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述扼流放大器包括第四MOS管、第五MOS管及第六MOS管；
所述第四MOS管的栅极与所述第五MOS管的栅极及所述第六MOS管的栅极相连接，且连接点作为所述扼流放大器的输入端；
所述第四MOS管的漏极与稳压电源进行电连接，所述第四MOS管的源极与所述第五MOS管的源极进行电连接；所述第五MOS管的漏极与所述第六MOS管的漏极进行电连接，且连接点作为所述扼流放大器的输出端；所述第六MOS管的源极与接地端相连接。
7.根据权利要求6所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述第四MOS管为native MOS管。
8.根据权利要求6所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述第五MOS管为低电压阈值的P-MOS管，所述第六MOS管为高电压阈值的N-MOS管。
9.根据权利要求1-4任一项所述的基于闭环反馈电压衰减器阵列的强物理不可克隆函数电路，其特征在于，所述缓冲电路为电平转换器。
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