CN116978695A - 层叠陶瓷电子器件及其制造方法 - Google Patents

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Abstract

本发明提供一种层叠陶瓷电子器件，其包括层叠芯片。层叠芯片具有电容部和侧缘。侧缘包括硼和硅，并且包括从电容部侧依次向外的第一部分和第二部分。第一部分的硼浓度大于第二部分的硼浓度。第二部分中硅的偏析度大于第一部分中硅的偏析度。

Description

层叠陶瓷电子器件及其制造方法
技术领域
本发明涉及层叠陶瓷电子器件及其制造方法。
背景技术
在层叠陶瓷电容器的小型化和增加电容方面正在取得进展。因此，电介质层和内部电极层变得越来越薄。
发明内容
根据本发明的一方面，提供一种层叠陶瓷电子器件，包括：具有层叠部的层叠芯片，在层叠部中多个电介质层中的每一个电介质层和多个内部电极层中的每一个内部电极层交替层叠，内部电极层交替地露出于层叠芯片的第一端面和与第一端面相对的第二端面，层叠芯片具有在层叠方向上的上表面和下表面，以及除了第一端面和第二端面之外的两个侧面，其中，层叠芯片具有电容部和侧缘，在电容部中露出于层叠芯片的第一端面的一组内部电极层与露出于层叠芯片的第二端面的另一组内部电极层相对，侧缘覆盖多个内部电极层和多个电介质层的在两个侧面侧的端部，侧缘的主成分是陶瓷，其中，侧缘包含硼和硅，并且包括从电容部侧至外侧依次布置的第一部分和第二部分，其中，第一部分的硼浓度大于第二部分的硼浓度，并且其中，第二部分中硅的偏析度大于第一部分中硅的偏析度。
根据本发明的另一方面，提供一种层叠陶瓷电子器件的制造方法，包括：制备各层叠单元，在层叠单元中，在电介质生片上形成内部电极图案、包含硼和硅且位于内部电极图案外侧的第一电介质图案、以及包含硼和硅并位于第一电介质图案外侧且其中硼浓度低于第一电介质图案中的硼浓度的第二电介质图案；通过层叠多个层叠单元获得未烧制的层叠芯片；以及对未烧制的层叠芯片进行烧制。
附图说明
图1示出层叠陶瓷电容器的立体图，其中示出层叠陶瓷电容器的局部截面；
图2示出沿图1中A-A线截取的截面图；
图3示出沿图1中B-B线截取的截面图；
图4示出硅的偏析；
图5A示出孔隙；
图5B示出在孔隙中硅的偏析；
图6示出LA-ICP-MS的测量结果；
图7示出层叠陶瓷电容器的制造方法；
图8A和图8B示出层叠工序；和
图9A和图9B示出另一种层叠工序。
具体实施方式
随着将电介质层和内部电极层制造得更薄，电介质材料和内部电极材料的直径也明显减小。因此，变得难以确保在烧结过程中的稳定性。然而，对于可靠性设计而言，除了电容部以外，从防止水分侵入的角度出发，侧缘的烧结设计也很重要。
当内部电极层的金属成分在还原烧制过程中被氧化时，在周围的电介质(电容部和侧缘)中发生扩散。然而，金属成分在电容部中的扩散浓度大于在侧缘中的扩散浓度。金属成分的扩散有助于促进烧制工序中的致密化，因此相比于电容部，侧缘的致密化倾向于被延迟。因此，可以想到的是，将侧缘的烧结推进到确保耐湿性所需的致密化水平。然而，在这种情况下，存在电容部过度烧结的问题，由于内部电极层的球形化而缩短了寿命，并且不能获得足够的可靠性。
将参考附图对实施方式进行描述。
(第一实施方式)图1示出根据第一实施方式的层叠陶瓷电容器100的立体图，其中示出层叠陶瓷电容器100的一部分的截面。图2是沿图1中的A-A线截取的截面图。图3是沿图1中的B-B线截取的截面图。如图1至图3所示，层叠陶瓷电容器100包括：具有长方体形状的层叠芯片10，和分别设置在层叠芯片10的彼此相对的两个端面(end face)上的一对外部电极20a、20b。在层叠芯片10的两个端面以外的四个面中，将层叠芯片10的在层叠方向上的上表面和下表面以外的两个面称作侧面(side face)。每个外部电极20a、20b延伸到层叠芯片10的在层叠方向上的上表面和下表面并延伸到两个侧面。然而，外部电极20a、20b彼此间隔开。
在图1至图3中，X轴方向是层叠芯片10的纵向方向。X轴方向是层叠芯片10的两个端面彼此相对且其中外部电极20a与外部电极20b相对的方向。Y轴方向是内部电极层的宽度方向。Y轴方向是层叠芯片10的两个侧面彼此相对的方向。Z轴方向是层叠方向。Z轴方向是层叠芯片10的上表面与层叠芯片10的下表面相对的方向。X轴方向、Y轴方向和Z轴方向彼此垂直。
层叠芯片10的结构设计为具有电介质层11和内部电极层12交替层叠。电介质层11包括作为电介质的陶瓷材料。内部电极层12的端部边缘交替地露出于层叠芯片10的第一端面和层叠芯片10的不同于第一端面的第二端面。在本实施方式中，第一端面与第二端面相对。外部电极20a设置在第一端面上。外部电极20b设置在第二端面上。因此，内部电极层12交替地连接至外部电极20a和外部电极20b。由此，层叠陶瓷电容器100具有如下结构，其中层叠有多个电介质层11并且每两个电介质层11之间夹有内部电极层12。在电介质层11和内部电极层12的层叠结构中，在层叠方向上的最外层是两个内部电极层12。层叠结构的上表面和下表面(均为内部电极层12)被覆盖层13覆盖。覆盖层13的主成分是陶瓷材料。例如，覆盖层13的主成分可以与电介质层11的主成分相同，也可以与电介质层11的主成分不相同。如果内部电极层交替地露出于两个不同的面并连接至两个不同的外部电极，那么层叠陶瓷电容器100不限于图1至图3所示的结构。
例如，层叠陶瓷电容器100可以为长度0.25mm，宽度0.125mm和高度0.125mm。层叠陶瓷电容器100可以为长度0.4mm，宽度0.2mm和高度0.2mm。层叠陶瓷电容器100可以为长度0.6mm，宽度0.3mm和高度0.3mm。层叠陶瓷电容器100可以为长度1.0mm，宽度0.5mm和高度0.5mm。层叠陶瓷电容器100可以为长度3.2mm，宽度1.6mm和高度1.6mm。层叠陶瓷电容器100可以为长度4.5mm，宽度3.2mm和高度2.5mm。然而，层叠陶瓷电容器100的尺寸不限于以上尺寸。
内部电极层12主要由贱金属组成，诸如镍(Ni)、铜(Cu)或锡(Sn)等。作为内部电极层12，也可以使用贵金属，诸如铂(Pt)、钯(Pd)、银(Ag)、金(Au)和包含这些贵金属的合金。内部电极层12的厚度为，例如0.1μm以上且1μm以下。
电介质层11的主成分是由通式ABO3所表示的具有钙钛矿结构的陶瓷材料。钙钛矿结构包括具有非化学计量组成的ABO3-α。例如，陶瓷材料是诸如BaTiO3(钛酸钡)、CaZrO3(锆酸钙)、CaTiO3(钛酸钙)、SrTiO3(钛酸锶)、MgTiO3(钛酸镁)、具有钙钛矿结构的Ba1-x- yCaxSryTi1-zZrzO3(0≤x≤1，0≤y≤1，0≤z≤1)。Ba1-x-yCaxSryTi1-zZrzO3可以是钛酸锶钡、钛酸钙钡、锆酸钡、钛锆酸钡、锆钛酸钙、钛锆酸钙钡等。例如，电介质层11包含90at％以上的主成分陶瓷。电介质层11的厚度为例如2μm以上且5μm以下、1μm以上且3μm以下、以及0.2μm以上且1.0μm以下。
可以向电介质层11加入添加剂。作为电介质层11中的添加剂，可以是锆(Zr)、铪(Hf)、镁(Mg)、锰(Mn)、钼(Mo)、钒(V)、铬(Cr)或稀土元素(钇(Y)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)和镱(Yb))的氧化物，或Co(钴)、Ni(镍)、Li(锂)、B(硼)、Na(钠)、K(钾)或Si(硅)的氧化物，或包括钴、镍、锂、硼、钠、钾或硅的玻璃。
如图2所示，其中一组与外部电极20a连接的内部电极层12与另一组与外部电极20b连接的内部电极层12相对的部分，是层叠陶瓷电容器100中生成电容的部分。因此，该部分被称作电容部(capacity section)14。也就是说，电容部14是连接至不同外部电极的两个相邻的内部电极层彼此相对的区域。
连接至外部电极20a的内部电极层12彼此相对而其间不夹有连接至外部电极20b的内部电极层12的部分被称作端缘(end margin)15。连接至外部电极20b的内部电极层12彼此相对而其间不夹有连接至外部电极20a的内部电极层12的部分是另一个端缘15。也就是说，端缘15是一组连接至一外部电极的内部电极层12彼此相对而其间不夹有连接至另一外部电极的内部电极层12的部分。端缘15是层叠陶瓷电容器100中不生成电容的部分。
如图3所示，在层叠芯片10中，将层叠芯片10的从其两侧至内部电极层12的部分称为侧缘(side margin)16。也就是说，侧缘16是覆盖层叠的内部电极层12在延伸方向的边缘并朝向两个侧面的部分。侧缘16是不生成电容的部分。
侧缘16主要由陶瓷材料组成。侧缘16的主成分陶瓷可以与电容部14中电介质层11的主成分陶瓷具有相同的组成，或者可以与电容部14中电介质层11的主成分陶瓷具有不同的组成。侧缘16的主成分陶瓷和在电容部14中电介质层11的主成分陶瓷的区别可以仅在于添加剂的种类和含量。侧缘16包含硼和硅作为添加剂，并且具有顺次地从电容部14侧向外部的第一部分161和第二部分162。
第一部分161中的硼浓度高于第二部分162中的硼浓度。由于硼具有促进陶瓷材料烧结的功能，因此能够在不引起电容部14过度烧结的范围内将第一部分161致密化。结果，能够抑制水分侵入电容部14。硼的浓度是指当具有钙钛矿结构的主成分陶瓷的B位元素的量为100at％时硼的量的比率。此外，由于电容部14的过度烧结能够得到抑制，因此能够抑制内部电极层12的球形化，能够抑制寿命的缩短，并且能够实现优异的可靠性。
另一方面，第二部分162中的硼浓度低于第一部分161中的硼浓度。因此，即使第二部分162不如第一部分161致密，但硅偏析度变大了。因此，第二部分162中的硅偏析度大于第一部分161中的硅偏析度。例如，如图4所示，在第二部分162中，硅聚集并偏析形成介入物30，增加了偏析度。在第一部分161中，硅没有偏析，或者即使介入物30偏析但偏析度较小。通过将第二部分162设置于硅偏析度较高的侧缘16外侧，即使侧缘16具有较低的致密化程度，也能够抑制水分从侧缘16的外部侵入。
如上所述，在本实施方式中，侧缘16包括第一部分161和第二部分162，这样能够实现具有优异耐湿性和可靠性的层叠陶瓷电容器。
硅的介入物30的偏析度可以例如使用EPMA(电子探针微量分析仪)来测量。硅的介入物30的偏析度可以限定为例如硅的强度是周围区域至少两倍并且尺寸为1μm2以上的区域。例如，测量范围可以是大约30μm×40μm。
在侧缘16中，硼例如以氧化物或玻璃的形式存在。在侧缘16中，硅的介入物30例如以氧化物或玻璃的形式存在。
例如，当第二部分162中的硼浓度较低且致密化不充分时，孔隙40可以在第二部分162中形成，如图5A所示。当形成孔隙40时，硅的介入物30优选布置在孔隙40内，如图5B所示。在这种情况下，能够抑制水分通过孔隙40侵入。需注意的是，在图5B中，介入物30以黑色显示。
在侧缘16中，优选地，硼浓度从电容部14侧沿Y轴方向向外逐渐降低(逐渐减少)。在这种构造中，能够增加电容部14附近第一部分161侧的密度。结果，能够有效地抑制水分侵入电容部14。此外，能够增加在第二部分162的外表面附近的硅的介入物30的偏析度。由此，在侧缘16的表面上，可以有效地抑制来自外部的水分的侵入。此处，“逐渐降低”包括连续降低(单调降低)，以及当从电容部14侧沿Y轴方向向外，测量多个样品点处的硼浓度并来回重复时的总量降低。
例如，图6是示出LA(激光剥蚀)-ICP(电感耦合等离子)-MS(质谱)测量结果的图。在图6的测量中，Ni用作内部电极层12的主成分金属。钛酸钡用作电介质层11的主成分陶瓷。
在图6中，水平轴表示在Y轴方向上与侧缘16的表面的距离(μm)。因此，0μm表示侧缘16的表面。左侧纵轴表示硼相对于100at％的钛的原子数比(at％)。右侧纵轴表示镍(m/z＝58)累积计数。
“Bn＝1”表示第一次测量硼的结果。“Bn＝2”表示第二次测量硼的结果。“Ni计数n＝1”表示第一次Ni测量的结果。“Ni计数n＝2”表示第二次Ni测量的结果。如图6所示，当距离大于50μm时镍的累积计数基本恒定。这是因为内部电极层12存在于距离大于50μm的位置。从大约50μm至大约25μm，镍的累积计数逐渐减少。这是因为电容部14与侧缘16之间的界面存在于约50μm至约25μm之间的位置。例如，电容部14与侧缘16之间的界面可以定义为是50μm以上的基本恒定的数值的一半的位置。
在大于50μm的距离处，硼的原子比近似恒定。这是因为电容部14中的电介质层11掺杂有硼。如图6所示，优选的是，硼浓度从上文定义的界面到0μm逐渐降低。注意，例如，如图6所示，第二部分162中的硼浓度低于电容部14的电介质层11中的硼浓度。
如果第二部分162的厚度较薄，则抑制水分侵入的效果降低。第一部分161的Y方向的厚度与第二部分162的Y方向厚度的比率为1:1、2:3或1:2。
从增加硅的偏析度的差异的角度来看，优选对第一部分161中的平均硼浓度与第二部分162中的平均硼浓度之差设置下限。例如，第一部分161中的平均硼浓度与第二部分162中的平均硼浓度之差优选为0.1at％以上，更优选0.15at％以上，甚至更优选0.3at％以上。
另一方面，从抑制由致密化程度差异增加而产生裂纹的角度出发，优选为第一部分161中的平均硼浓度与第二部分162中的平均硼浓度之差设置上限。例如，第一部分161中的平均硼浓度与第二部分162中的平均硼浓度之差优选为1.0at％以下，更优选为0.8at％以下，甚至更优选为0.6at％以下。
从抑制电容部14的过度烧结的角度出发，优选为第一部分161中的平均硼浓度设置下限。例如，第一部分161中的平均硼浓度优选为0.1at％以上，更优选为0.2at％以上，甚至更优选为0.3at％以上。
从抑制侧缘16的过度烧结的角度出发，优选为第一部分161中的平均硼浓度设置上限。例如，第一部分161中的平均硼浓度优选为1.5at％以下，更优选为1.2at％以下，甚至更优选为1.0at％以下。
从侧缘16致密化的角度出发，优选为第二部分162中的平均硼浓度设置下限。例如，第二部分162中的平均硼浓度优选为0.05at％以上，更优选为0.1at％以上，甚至更优选为0.2at％以上。
从确保硅的偏析度的角度出发，优选为第二部分162中的平均硼浓度设置上限。例如，第二部分162中的平均硼浓度优选为1.0at％以下，更优选为0.8at％以下，甚至更优选为0.6at％以下。
从抑制电容部14的过度烧结的角度出发，优选为第一部分161和第二部分162中的平均硅浓度设置下限。例如，第一部分161和第二部分162中的平均硅浓度优选为0.1at％以上，更优选为0.2at％以上，甚至更优选为0.3at％以上。
从抑制侧缘16的过度烧结的角度出发，优选为第一部分161和第二部分162中的硅浓度设置上限。例如，第一部分161和第二部分162中的硅浓度优选为1.2at％以下，更优选为1.0at％以下，甚至更优选为0.8at％以下。
接下来，将对层叠陶瓷电容器100的制造方法进行描述。图7示出层叠陶瓷电容器100的制造方法。
(原料粉末的制造工序)制备用于形成电介质层11的电介质材料。电介质材料包括电介质层11的主成分陶瓷。通常，A位元素和B位元素以ABO3颗粒的烧结相(sinteredphase)形式包含在电介质层11中。例如，BaTiO3是具有钙钛矿结构的四方晶系化合物，其表现出高介电常数。通常，BaTiO3是通过将钛原料(例如二氧化钛)与钡原料(例如碳酸钡)反应合成钛酸钡而获得。多种方法可以作为电介质层11的陶瓷结构的合成方法。例如，可以使用固相法、溶胶-凝胶法、水热法等。本实施方式可以使用这些方法中的任一种。
根据目的，可向所得的陶瓷粉末材料中加入添加剂化合物。添加剂化合物可以是锆、铪、镁、锰、钒、铬或稀土元素(钇、钐、铕、钆、铽、镝、钬、铒、铥和镱)的氧化物，或钴、镍、锂、硼、钠、钾或硅的氧化物，或包括钴、镍、锂、硼、钠、钾或硅的玻璃。在这些添加剂化合物中，SiO2作为烧结助剂。
例如，将所得的陶瓷原料粉末与添加剂湿法混合，干燥并粉碎。由此，获得陶瓷材料。例如，可以根据需要通过粉碎调节所得的陶瓷材料来调节粒径。或者，所得的陶瓷粉末的粒径可以通过组合粉碎和分级来调节。通过这样的工序，获得电介质材料。氧化锆珠等可用于粉碎。通过使用氧化锆珠，可以将少量的锆添加到电介质材料中。
接下来，制备用于形成第一部分161的第一电介质图案材料。第一电介质图案材料包括第一部分161的主成分陶瓷粉末。作为主成分陶瓷粉末，例如，可以使用电介质材料的主成分陶瓷粉末。根据目的加入预定的添加剂化合物。至少以氧化物等形式加入硼和硅。
接下来，制备用于形成第二部分162的第二电介质图案材料。第二电介质图案材料包括第二部分162的主成分陶瓷粉末。作为主成分陶瓷粉末，例如，可以使用电介质材料的主成分陶瓷粉末。根据目的加入预定的添加剂化合物。至少以氧化物等形式加入硼和硅。
使第一部分161的主成分陶瓷中的硼浓度高于第二部分162的主成分陶瓷中的硼浓度。另一方面，第二部分162的主成分陶瓷中的硅浓度可以与第一部分161的主成分陶瓷中的硅浓度相同或不同。
(电介质生片的形成工序)接下来，将粘合剂(例如聚乙烯醇缩丁醛(PVB)树脂)、有机溶剂(例如乙醇或甲苯)以及增塑剂加入到所得的电介质材料中，并进行湿混。使用所得到的浆料，通过例如模涂机法或刮刀法在基材上形成电介质生片51，然后干燥。基材例如是PET(聚对苯二甲酸乙二醇酯)膜。
(内部电极图案的形成工序)接下来，如图8A和图8B所示，在电介质生片51上形成内部电极图案52。图8A是平面图。图8B是截面图。在图8B中省略阴影线。内部电极图案52使用内部电极层12的主成分金属的金属膏。陶瓷颗粒作为共材添加到金属膏中。尽管陶瓷颗粒的主成分没有特别限制，但优选与电介质层11的主成分陶瓷相同。例如，平均粒径为50nm以下的钛酸钡可以均匀地分散。
多个内部电极图案52可以以阵列形式印刷在电介质生片51上。在这种情况下，多个内部电极图案52可以至少在X轴方向上排列。
将第一电介质图案53印刷在电介质生片51上以围绕电极内部图案52。接下来，在Y轴方向上，在第一电介质图案53的外部印刷第二电介质图案54。结果，在内部电极图案52的外部印刷第一电介质图案53，并且在Y轴方向上在第一电介质图案53的外部印刷第二电介质图案54。当多个内部电极图案52在X轴方向上排列时，优选跨(across)多个内部电极图案52印刷第二电介质图案54。将印有内部电极图案52、第一电介质图案53和第二电介质图案54的电介质生片51用作层叠单元。
(压接工序)接下来，从基材剥离电介质生片51。层叠层叠单元，使得内部电极图案52沿X轴方向交替地偏移。在层叠的层叠单元的陶瓷层叠结构的上表面和下表面上层叠预定数量(例如，2～10个)的覆盖片55，并进行热压接。将所得的陶瓷层叠结构切割成具有预定尺寸的芯片。覆盖片的成分可以与电介质生片51的成分相同。或者，覆盖片的添加剂可以与电介质生片51的添加剂不同。
(烧制工序)对由此得到的陶瓷层叠结构在N2气氛中进行粘合剂去除处理。然后，通过浸渍方法等在陶瓷层叠结构上施加将成为外部电极20a、20b的基层的外部电极膏。将所得的陶瓷层叠结构在1160～1280℃温度范围内、氧分压为10-12～10-9MPa的还原性气氛中，烧制5分钟～10小时。
(再氧化处理步骤)为了使氧回到钛酸钡(其为在还原气氛中烧制的电介质层11的被部分还原的主相)，在使内部电极层12不被氧化的程度下，在约1000℃在N2和水蒸气的混合气体中，或者在500℃～700℃的空气中进行热处理。这个工序称为再氧化工序。
(镀覆工序)之后，通过镀覆工序在外部电极20a、20b的基层上形成镀层。例如，镀层包括Cu、Ni、Sn等。通过这个工序，得到层叠陶瓷电容器100。
根据本实施方式的制造方法，第一部分161由第一电介质图案53形成，第二部分162由第二电介质图案54形成。由于第一电介质图案53中的硼浓度高于第二介质图案54中的硼浓度，因此第一部分161中的硼浓度高于第二部分162中的硼浓度。由于硼具有促进陶瓷材料烧结的功能，因此可以在抑制电容部14过度烧结的同时使第一部分161致密化。因此，能够抑制水分侵入电容部14。
另一方面，由于第二部分162中的硼浓度低于第一部分161中的硼浓度，第二部分162的致密度不如第一部分161，但是第二部分162的硅的偏析度增加。因此，第二部分162中硅的偏析度大于第一部分161中硅的偏析度。通过将第二部分162定位于硅的偏析度较高的侧缘16外部，可以抑制水分从侧缘16的外部渗透。
如上所述，根据本实施方式的制造方法，能够获得具有优异可靠性的层叠陶瓷电容器。
从增加硅的偏析度差异的角度出发，优选为第一电介质图案53中的硼浓度与第二介质图案54中的硼浓度之差设置下限。例如，第一电介质图案53中的硼浓度与第二介质图案54中的硼浓度之差优选大于0.2at％以上，更优选为0.3at％以上，甚至更优选为0.4at％以上。
另一方面，从抑制由致密化程度差异增加而产生裂纹的角度出发，优选为第一电介质图案53中的硼浓度与第二电介质图案54中的硼浓度之差设置上限。例如，第一电介质图案53中的硼浓度与第二介质图案54中的硼浓度之差优选为1.0at％以下，更优选为0.8at％以下，甚至更优选为0.6at％以下。
从抑制过烧结的角度出发，优选为第一电介质图案53中的硼浓度设置下限。例如，第一电介质图案53中的硼浓度优选为0.2at％以上，更优选为0.3at％以上，甚至更优选为0.4at％以上。
从抑制过烧结的角度出发，优选为第一电介质图案53中的硼浓度设置上限。例如，第一电介质图案53中的硼浓度优选为2.0at％以下，更优选为1.5at％以下，甚至更优选为1.2at％以下。
从抑制过烧结的角度出发，优选为第二电介质图案54中的硼浓度设置下限。例如，第二电介质图案54中的硼浓度优选为0.1at％以上，更优选为0.15at％以上，甚至更优选为0.2at％以上。
从抑制过烧结的角度出发，优选为第二电介质图案54中的硼浓度设置上限。例如，第二电介质图案54中的硼浓度优选为1.5at％以下，更优选为1.2at％以下，甚至更优选为0.8at％以下。
从抑制过烧结的角度出发，优选为第一电介质图案53和第二电介质图案54中的硅浓度设置下限。例如，第一电介质图案53和第二电介质图案54中的硅浓度优选为0.1at％以上，更优选为0.15at％以上，甚至更优选为0.2at％以上。
从抑制过烧结的角度出发，优选为第一电介质图案53和第二电介质图案54中的硅浓度设置上限。例如，第一电介质图案53和第二电介质图案54中的硅浓度优选为2.0at％以下，更优选为1.5at％以下，甚至更优选为1.2at％以下。
没有必要在电介质生片51上形成作为反向图案的第一电介质图案53和第二电介质图案54。例如，如图9A所示，将电介质生片51和具有与电介质生片51相同宽度的内部电极图案52交替层叠，以获得层叠部。覆盖片55层叠在这个层叠部的上表面和下表面上。接下来，如图9B所示，第一电介质片56和第二电介质片57在沿Y轴方向上依次附着到层叠部的两个侧面。第一电介质片56具有与第一电介质图案53相同的成分。第二电介质片57具有与第二电介质图案54相同的成分。
在实施方式中，将层叠陶瓷电容器描述为陶瓷电子器件的示例。然而，实施方式不限于层叠陶瓷电容器。例如，实施方式可以应用于其他电子器件，例如压敏电阻或热敏电阻。
[实施例]
在下文中，制造根据实施方式的层叠陶瓷电容器，并研究其特性。
(实施例1～6和比较例1～2)将粘合剂、有机溶剂和增塑剂加入到钛酸钡粉末中并进行湿混，使用所得的浆料，在基层上形成电介质生片并干燥。在电介质生片上形成内部电极图案。然后，如图8A和图8B所示，印刷第一电介质图案和第二电介质图案以形成层叠单元。将覆盖片层叠在通过层叠层叠单元得到的陶瓷层叠结构的上侧和下侧、对陶瓷层叠结构进行热压，并将陶瓷层叠结构切割成预定的芯片尺寸，得到陶瓷层叠结构。
在实施例1、2中，第一电介质图案中的硼浓度设置为1.0at％，第二电介质图案中的硼浓度设置为0.6at％。在实施例3、4中，第一电介质图案中的硼浓度设置为1.0at％，第二电介质图案中的硼浓度设置为0.4at％。在实施例5、6中，第一电介质图案中的硼浓度设置为1.0at％，第二电介质图案中的硼浓度设置为0.2at％。在比较例1、2中，第一电介质图案中的硼浓度设置为1.0at％，并且也印刷了第一电介质图案而不是第二电介质图案。也就是说，在比较例1、2中，没有设置第二电介质图案。
接下来，将所得的陶瓷层叠结构在N2气氛中进行粘结剂去除处理，然后在还原性气氛中烧制。在实施例1、3、5和比较例1中，烧制温度(最高烧制温度)为1180℃。在实施例2、4、6和比较例2中，烧制温度为1230℃。
侧缘中的硼浓度采用LA-ICP-MS进行测量。在实施例1～6的任何一个中，确认硼浓度在Y轴方向上从侧缘的内侧向外逐渐降低。另一方面，在比较例1和2中，硼浓度的降低未得到明确确认。
使用EPMA对侧缘中是否存在硅偏析进行研究。关于硅的介入物的偏析度，如果存在多个区域，这些区域的硅强度是周围区域的三倍以上并且面积为1μm2以上，则判定“有”硅偏析。在实施例1～6中，在Y轴方向上，在侧缘一半的内侧，判定为“无”硅偏析，在侧缘一半的外侧，判定为“有”硅偏析。另一方面，在比较例1、2中，在侧缘的任何部分，判定为“无”硅偏析。
(耐湿性)接下来，对实施例1～6和比较例1、2的每个样品进行耐湿性测试。关于耐湿性，每个样品在40±2℃的温度和90％～95％的湿度下操作500小时后放置24小时。之后，测量其绝缘电阻值，如果得到的结果是500μΩ·μF以上，则判定为合格“〇”，如果结果是小于500μΩ·μF，则判定为不合格“×”。
(可靠性)接下来，对实施例1～6和比较例1～2的每个样品进行可靠性测试。对于可靠性，通过在125℃下施加12V的电压来进行加速寿命测试。结果，如果MTTF(平均故障时间)为500分钟以上，则判定可靠性为合格“〇”。如果MTTF少于500分钟，则判定为不合格“×”。
结果在表1中示出。如表1所示，在实施例1～6中，耐湿性被判定为合格“〇”。分析认为，这是因为在侧缘的电容部附近区域的硼浓度较高，因此这部分致密化被提高，并且在侧缘表面附近的硅的偏析度增加，从而抑制了水分的侵入。此外，在实施例1～6中，可靠性也被判定为合格“〇”。分析认为，这是因为在第一电介质图案与第二电介质图案之间存在适当的硼浓度差，第二部分162中发生硅的偏析，即使烧结密度相对较低，也可以确保耐湿性，第一电介质图案和第二电介质图案中的硼浓度可以被降低，并且可以抑制扩散到电容部14中的硼的量，并抑制电容部14的过度烧结。
[表1]
另一方面，在比较例1中，耐湿性判定为不合格“×”。分析认为，这是因为没有发生硅偏析，因此无法充分抑制水分侵入。在比较例2中，耐湿性判定为合格“○”。分析认为，这是因为烧结温度提高到1230℃，侧缘的致密化提高。然而，在比较例2中，可靠性判定为不合格“×”。分析认为，这是因为虽然侧缘发生致密化，但由于烧制温度较高，电容部的烧结被过度进行，并且内部电极层出现球形化并出现电极之间距离局部减小的区域。
尽管已对本发明的实施方式加以详述，但应当理解到，可以在不脱离本发明的构思和范围的情况下对其进行各种改变、替换和变更。

Claims (8)

1.一种层叠陶瓷电子器件，包括：
具有层叠部的层叠芯片，在所述层叠部中多个电介质层中的每一个电介质层和多个内部电极层中的每一个内部电极层交替层叠，所述内部电极层交替地露出于所述层叠芯片的第一端面和与所述第一端面相对的第二端面，所述层叠芯片具有在层叠方向上的上表面和下表面，以及除了所述第一端面和第二端面之外的两个侧面，
其中，所述层叠芯片具有电容部和侧缘，在所述电容部中露出于所述层叠芯片的第一端面的一组内部电极层与露出于所述层叠芯片的第二端面的另一组内部电极层相对，所述侧缘覆盖所述多个内部电极层和所述多个电介质层的在所述两个侧面侧的端部，所述侧缘的主成分是陶瓷，
其中，所述侧缘包含硼和硅，并且包括从所述电容部侧至外侧依次布置的第一部分和第二部分，
其中，所述第一部分的硼浓度大于所述第二部分的硼浓度，并且
其中，所述第二部分中硅的偏析度大于所述第一部分中硅的偏析度。
2.根据权利要求1所述的层叠陶瓷电子器件，
其中，所述第二部分包括孔隙，并且
其中，在所述第二部分中的硅在所述孔隙中偏析。
3.根据权利要求1或2所述的层叠陶瓷电子器件，其中，所述第一部分中的硼浓度比所述第二部分中的硼浓度大0.1at％以上。
4.根据权利要求1～3中任一项所述的层叠陶瓷电子器件，其中，在所述侧缘中，硼浓度从所述电容部侧至外侧逐渐降低。
5.一种层叠陶瓷电子器件的制造方法，包括：
制备各层叠单元，在层叠单元中，在电介质生片上形成内部电极图案、包含硼和硅且位于所述内部电极图案外侧的第一电介质图案、以及包含硼和硅并位于所述第一电介质图案外侧且其中硼浓度低于所述第一电介质图案中的硼浓度的第二电介质图案；
通过层叠多个所述层叠单元获得未烧制的层叠芯片；以及
对所述未烧制的层叠芯片进行烧制。
6.根据权利要求5所述的方法，其中，所述第一电介质图案中的硼浓度与所述第二电介质图案中的硼浓度之差为0.2at％以上。
7.根据权利要求5或6所述的方法，
其中，多个内部电极图案排列在所述电介质生片上，并且
其中，所述第二电介质图案形成为跨所述多个内部电极图案。
8.根据权利要求5～7中任一项所述的方法，其中，对所述未烧制的层叠芯片进行烧制的温度为1180℃以上且1230℃以下。
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