CN116964597A - 具有低表面损耗的量子器件 - Google Patents

具有低表面损耗的量子器件 Download PDF

Info

Publication number
CN116964597A
CN116964597A CN202280020347.5A CN202280020347A CN116964597A CN 116964597 A CN116964597 A CN 116964597A CN 202280020347 A CN202280020347 A CN 202280020347A CN 116964597 A CN116964597 A CN 116964597A
Authority
CN
China
Prior art keywords
electrode
dielectric layer
recess
thickness
quantum device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280020347.5A
Other languages
English (en)
Inventor
Y·马丁
J·奥尔库特
A·赫维尔
M·桑德伯格
H·马明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN116964597A publication Critical patent/CN116964597A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computing Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Artificial Intelligence (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Semiconductor Lasers (AREA)
  • Led Devices (AREA)

Abstract

提供了可以有助于减少量子器件的表面损耗的电路和操作方法。在一个示例中，量子器件可以包括电介质层、第一电极和第二电极。电介质层可包括形成在电介质层的表面中的凹部，该凹部将电介质层的厚度从凹部的覆盖区外部的第一厚度减小到凹部的覆盖区内的第二厚度。第二厚度可以小于第一厚度。第一电极可以位于凹部的覆盖区内。第二电极可以通过电介质层与第一电极电隔离。第一和第二电极可以位于电介质层的相对表面上。

Description

具有低表面损耗的量子器件
背景技术
本文的一个或多个实施例涉及量子器件，并且更具体地，涉及有助于减少量子器件的表面损耗的电路和操作方法。
发明内容
以下给出了概述以提供对本发明的一个或多个实施例的基本理解。本概述不旨在标识关键或重要元素，或描绘特定实施例的任何范围或权利要求的任何范围。其唯一目的是以简化形式呈现概念，作为稍后呈现的更详细描述的序言。在本文描述的一个或多个实施例中，描述了可以促进减少量子器件的表面损耗的器件、系统、方法、计算机实现的方法、装置和/或计算机程序产品。
根据一个实施例，量子器件可以包括电介质层、第一电极和第二电极。电介质层可包括形成在电介质层的第一表面中的凹部。所述凹部可将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度。第二厚度可以小于第一厚度。第一电极可以位于凹部的覆盖区内。第二电极可以位于电介质层的第二表面上。第二电极可以通过电介质层与第一电极电隔离。第一表面和第二表面可以位于电介质层的相对表面上。
根据另一个实施例，一种量子器件可以包括第一电容器和约瑟夫逊结。第一电容器可以具有第一和第二电极，所述第一和第二电极通过介于第一和第二电极之间的电介质层电隔离。第一和第二电极可以位于电介质层的相对表面上。第一电极位于形成在电介质层的表面中的凹部的覆盖区内，该凹部将电介质层的厚度从凹部的覆盖区外部的第一厚度减小到凹部的覆盖区内的第二厚度。第二厚度可以小于第一厚度。约瑟夫逊结可以耦合到第一电容器的第一电极。约瑟夫逊结位于电介质层的表面上，在介于第一电极和第二电容器的第三电极之间的间隙中。
根据另一实施例，一种方法可包括在电介质层的第一表面中形成凹部。所述凹部可将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度。第二厚度可以小于第一厚度。所述方法可进一步包括形成定位在所述凹部的所述覆盖区内的第一电极。该方法还可以包括形成位于电介质层的第二表面上并且通过电介质层与第一电极电隔离的第二电极。第一表面和第二表面可以位于电介质层的相对表面上。
附图说明
图1示出了根据本文所述的一个或多个实施例的包括传输子元件的示例性非限制性器件的顶视图。
图2示出了根据本文描述的一个或多个实施例的沿线A-A截取的图1的示例性非限制性器件的横截面图。
图3示出了根据本文描述的一个或多个实施例描绘图1的示例性非限制性器件的表面的特写视图。
图4示出了根据本文所述的一个或多个实施例的示例性非限制性曲线图，其描绘了沿图1的示例性非限制性器件的表面绘制的电场幅度的平方的计算轮廓。
图5示出了根据本文所述的一个或多个实施例的与图1的示例性非限制性器件相关联的表面损耗的示例性非限制性分布。
图6示出了根据本文描述的一个或多个实施例的一个示例、非限制性器件的俯视图，该器件可以促使减少量子器件的表面损耗。
图7示出了根据本文描述的一个或多个实施例的沿线B-B截取的图6的示例非限制性器件的横截面图。
图8示出了描绘根据本文描述的一个或多个实施例的图6的示例性非限制性器件的表面的特写视图。
图9示出了根据本文所述的一个或多个实施例的示例性非限制性曲线图，其描绘了与图1和图6的示例性非限制性器件相对应的电场幅度的平方的相应计算轮廓。
图10示出了根据本文所述的一个或多个实施例的截面图，其描绘了与图1的示例性非限制性器件相关联的示例性非限制性能量密度轮廓。
图11示出了根据本文所述的一个或多个实施例的截面图，其描绘了与图6的示例性非限制性器件相关联的示例性非限制性能量密度轮廓。
图12-15示出了根据本文所述的一个或多个实施例的具有凹入电极的示例性非限制性器件的截面图。
图16示出了根据本文描述的一个或多个实施例的示例性非限制性器件的截面视图，该器件可以促使减少量子器件的表面损耗。
图17示出了根据本文所述的一个或多个实施例的在生长或形成电介质层之后的图16的示例性非限制性器件的截面图。
图18示出了根据本文所述的一个或多个实施例的在沉积一个或多个金属层之后图17的示例性非限制性器件的横截面图。
图19示出了根据本文所述的一个或多个实施例的在反转或翻转该器件的取向之后的图18的示例性非限制性器件的横截面图。
图20示出了根据本文所述的一个或多个实施例的在将处理层结合到一个或多个金属层之后的图19的示例性非限制性器件的横截面图。
图21示出了根据本文描述的一个或多个实施例的在移除衬底之后图20的示例性非限制性器件的横截面图。
图22示出了根据本文描述的一个或多个实施例的在移除绝缘体层之后图21的示例性非限制性器件的横截面图。
图23示出了根据本文描述的一个或多个实施例的在形成凹部之后图22的示例性非限制性器件的横截面图。
图24示出了根据本文所述的一个或多个实施例的在应用氧化工艺之后图23的示例性非限制性器件的横截面图。
图25示出了根据本文所述的一个或多个实施例的在去除氧化物层之后的图24的示例性非限制性器件的截面图。
图26示出了根据本文所述的一个或多个实施例的在沉积一个或多个金属层之后图25的示例性非限制性器件的横截面图。
图27示出了根据本文描述的一个或多个实施例的在移除一个或多个金属层的在凹部外部的部分之后的图26的示例性非限制性器件的横截面图。
图28示出了根据本文描述的一个或多个实施例的示例性非限制性器件的俯视图，该器件可以促使减少量子器件的表面损耗。
图29示出了根据本文描述的一个或多个实施例的沿线C-C截取的图28的示例性非限制性器件的横截面图。
图30示出了根据本文描述的一个或多个实施例的另一个示例性非限制性器件的俯视图，该器件可以促使减少量子器件的表面损耗。
图31示出了根据本文所述的一个或多个实施例的能够有助于串扰减少和/或量子位间解耦的示例性非限制性器件的俯视图。
图32示出了根据本文描述的一个或多个实施例的沿线D-D截取的图31的示例性非限制性器件的横截面图。
图33示出了根据本文描述的一个或多个实施例的沿线D-D截取的图31的示例性非限制性器件的另一横截面图。
图34示出了根据本文描述的一个或多个实施例的沿线E-E截取的图31的示例性非限制性器件的横截面图。
图35示出了根据本文描述的一个或多个实施例的沿线E-E截取的图31的示例性非限制性器件的另一横截面图。
图36示出了根据本文所述的一个或多个实施例的可促进阻抗匹配的示例性非限制性器件。
图37示出了根据本文所述的一个或多个实施例的可促进阻抗匹配的另一示例性非限制性器件。
图38示出了根据本文描述的一个或多个实施例的示例性非限制性方法的流程图，该方法可以促使减少量子器件的表面损耗。
图39示出了其中可便于本文所描述的一个或多个实施例的示例性非限制性操作环境的框图。
具体实施方式
以下详细描述仅是说明性的，并且不旨在限制实施例和/或实施例的应用或使用。此外，并不意图受前面的背景技术或发明内容部分或具体实施方式部分中呈现的任何明示或暗示的信息的约束。
现在参考附图描述一个或多个实施例，其中相同的附图标记始终用于表示相同的元件。在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对一个或多个实施例的更透彻理解。然而，在各种情况下，显然可在没有这些特定细节的情况下实践所述一个或多个实施例。
除非另外特别指出，否则在本公开中使用以下定义。“传输子(transmon)”表示具有并联的电容器和约瑟夫逊结的超导量子系统，其用作量子位(qubit)的构件。谐振品质因数Q和T1表示量化相干性的度量，相干性是作为谐振器的传输子的标准。T1是传输子停留在其第一激发能级的近似时间。Q和T1可以相关化为T1＝Q/2πF，其中F是传输子的谐振频率。Q或T1可在低温和针对可对应于地与第一电平之间的过渡的传输子中的最小量的能量(例如，10毫开尔文或0.01开尔文量级的温度；和/或近似对应于乘积hF的能量，其中h是普朗克常数，而F是传输子频率)来测量。“损耗”表示在传输子元件中或周围的物理机制，其耗散传输子的一些能量并限制其停留在第一电平的时间。术语“表面损耗”表示通常位于传输子部件的顶面的损耗源。术语“两级系统”(TLS)表示可以以两个量子态的叠加存在的双态量子系统。不需要的TLS可以作为局部离散能量捕获位点(和损耗源)用于传输子。不需要的TLS通常在材料的无序区域中发现，远离完美的结晶区，例如在自然原子边界被拉紧或破坏的表面或边界处。
传统的计算机对二进制数字(或比特)进行操作，该二进制数字将信息存储或表示为二进制状态以执行计算和信息处理功能。相反，量子计算设备对量子比特(或量子位)进行操作，量子比特将信息存储或表示为二进制状态和二进制状态的叠加两者。为此，量子计算设备利用量子力学现象，诸如纠缠和干扰。
量子计算使用量子位作为其基本单元，而不是经典的计算比特。量子位(例如，量子二进制数字)是经典比特的量子力学模拟。尽管经典比特可以仅在两个基态(例如0或1)之一上使用，但是量子位可以在这些基态的叠加上使用(例如α∣0〉+β∣1〉，其中α和β是复数标量，使得|α|2+|β|2＝1)，从而允许多个量子位理论上比相同数量的经典比特按指数方式保持更多的信息。因此，理论上，量子计算机(例如，采用量子位而不是仅经典比特的计算机)可以快速地解决对于经典计算机可能极其困难的问题。传统计算机的比特仅仅是二进制数字，其值为0或1。几乎任何具有两种不同状态的设备都可以用于表示传统比特：开关、阀、磁体、硬币等。量子奥秘的一部分的量子位可以占据0和1状态的叠加。量子位不能具有中间值，例如0.63；当测量量子位的状态时，结果是0或1。但是在计算过程中，量子位可以表现为好像它是状态的混合—例如：63％的0和37％的1。一般的量子程序需要计算的量子和经典部分的协调。考虑一般量子程序的一种方式是识别在指定量子算法、将算法变换成可执行形式、运行实验或仿真以及分析结果时所涉及的过程和抽象。通过使用量子力学定律处理信息，量子计算机提供了新颖的方式来执行计算任务，例如分子计算、财务风险计算、优化以及更多。
传输子(tansmon)可以被视为创建量子比特(或量子位)以便提高量子计算设备的可扩展性的主要候选。用于量化传输子的质量的一个度量涉及传输子在低温下的谐振质量。该度量可以被测量为品质因数Q或相干时间T1。通常，对于具有大约5千兆赫(GHz)的谐振频率的传输子，Q和T1的良好值可分别为5000000和0.15毫秒(mS)。Q和T1的这些值可以对应于在迄今为止生产的最佳量子处理器中可实现的平均量子位值，其中量子位的数量为大约50量子位。然而，需要进一步改进这些Q和T1的值约两个数量级，以实现具有优于经典计算机的量子优点的量子计算设备。
宽范围的损失机制可能潜在地负面影响可获得的Q和T1值。对于传输子的一个潜在的损失源可涉及在靠近传输子的顶表面的材料(例如，硅(Si)和/或二氧化硅(SiO2))中的缺陷。已经观察到一些这种缺陷充当TLS，其可以在传输子频率(例如谐振频率)附近的频率处具有跃迁，从而降低传输子的能量。与这种缺陷相关的损耗会限制Q和T1可获得的最大值。
本文描述的技术的实施例可提供可促进减少传输子的表面损失的传输子元件几何形状和/或布置。损耗通常可由存在于传输子表面、尤其是存在于包括传输子的介电元件的表面处的电场驱动。本公开的实施例提供了可以减小在传输子的表面处，特别是在包括传输子的介电元件的表面处的电场的幅度的结构。本文描述的一个或多个实施例的各方面与本设计之间的兼容性可促使将这些方面结合到一些当前的制造技术中。本文描述的一个或多个实施例可以减少传输子的覆盖区(footprint)，以便于增加量子硬件中的传输子的密度。本文描述的一个或多个实施例可通过增加电场的驻留在包括传输子的电介质内的部分，从而减少电场的驻留在电介质外部的部分，来促进减少传输子的辐射损耗。
图1-2示出包括传输子元件的示例性非限制性器件100。特别地，图1-2分别示出了器件100的顶视图和沿线A-A截取的器件100的截面图。如图1-2所示，器件100包括形成在电介质层110的表面112上的电极120和130。电介质层110可以包括具有电绝缘特性的任何材料，包括但不限于蓝宝石、金刚石以及半导体元素，例如Si、硅锗(SiGe)、硅锗碳(SiGeC)、碳化硅(SiC)、锗(Ge)合金、砷化镓(GaAs)等，已知半导体在低于1开氏度的工作温度下可以表现为绝缘体。电极120和/或130可以包括氮化钛(TiN)、铝(Al)、铌(Nb)、铼(Re)、锡(Sn)、非超导体、超导体、铁磁金属或其组合。电极120和/或130可以包括长度尺寸、宽度尺寸和高度尺寸。例如，电极130包括长度尺寸132、宽度尺寸134和高度尺寸136。在一个实施例中，长度尺寸132可以在大约100微米(μm)至大约1000μm之间；宽度尺寸134可以在大约10μm至大约100μm之间；高度尺寸136可以在大约20纳米(nm)到大约200nm之间。
电极120和130在耦合到位于表面112上介于电极120和130之间的间隙140中的隧道结(未示出)时可以包括传输子。在实施例中，使用器件100实现的传输子可称为标准传输子。作为示例，隧道结可以被实现为约瑟夫逊结。在此例中，当隧道结的电极(例如电极120和/或130)变成超导体时(例如当工作温度低于包括电极的材料(例如金属)的临界温度时)，隧道结可以变成约瑟夫逊结。电极120和130可以形成为传输子提供电容的电容器，其中电极120和130对应于该电容器的极板。隧道结(未示出)可以在表面112的被间隙140占据的电极内区域中形成电桥。隧道结可以占据表面112的被间隙140占据的电极内区域的相对小的子集。例如，电极内区域的几何形状可以通过将间隙140的尺寸(例如宽度)乘以电极130的长度尺寸132来定义。在此例中，隧道结可以占据该几何形状的相对小的子集。这样，由电极120和130形成的电容器可以代表传输子的最大元件。
当将所述传输子电驱动到其高能量水平时，在电极120和130之间的电极内区域中可以存在电压。当存在电压时，电场可以建立在电极120和130附近(例如，周围和之间)。特别地，电场的最高幅度通常可以在电极内区域中找到。更具体地说，可以沿着电极120和130的相应边缘找到电场的最高幅度。用于诸如TLS的损耗介质的驱动项可以表示为εE2，其中ε表示损耗介质的介电常数，E表示电场的幅度(电场幅度)。关于该表述值得注意的是，损耗中涉及电场幅度的平方。
图3-5示出了示例性非限制性的电场分布和与器件100相关的相应表面损耗。特别地，图4示出了示例性非限制性曲线图400，其描绘了沿图3的线310(对应于曲线图400的X轴)绘制的电场幅度的平方(对应于曲线图400的Y轴)的计算轮廓410。曲线图400示出了计算的轮廓410的两个主峰与限定间隙140的电极120和130的相应边缘对应。曲线图400进一步展示电场可分布在器件100中的其它地方。例如，曲线图400包括计算的轮廓410的两个次峰值，其对应于与限定间隙140的边缘相对的电极120和130的相应边缘。作为另一个例子，与间隙140的内部部分相关的计算的轮廓410的电场振幅值没有达到零。
如上所述，诸如TLS的有损介质的驱动项可以表示为εE2。因此，沿曲线图400中所描绘的线310的电场振幅值的分布表明，对于器件100，在接近电极120和130的表面112的相对小的区域内主要发生表面损耗。这些表面损耗中的大部分可以局限于由间隙140占据的电极内区域、沿着限定间隙140的电极120和130的相应边缘，如由曲线图400所描绘的计算轮廓的两个主峰的位置所表明的。与器件100相关的表面损耗510的这种分布通过图5所示的表面损耗510的变化强度来说明。
图6-7示出了有助于减少量子器件的表面损耗的示例性非限制性器件600。特别地，图6-7分别示出了器件600的顶视图和器件600沿线B-B的截面图。如图6-7所示，器件600包括形成在电介质层610的表面612上的电极620和630。电介质层610可包括具有电绝缘特性的任何材料，包括但不限于蓝宝石和金刚石，以及半导体元件，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs等，已知半导体在低于1开氏度的工作温度下可表现为绝缘体。电极620和/或630可以包括氮化钛(TiN)、铝(Al)、铌(Nb)、铼(Re)、锡(Sn)、非超导体、超导体、铁磁金属或其组合。电极620和630在耦合到位于表面612上的介于电极620和630之间的间隙640中的隧道结(未示出)时可以包括传输子。在一个实施例中，使用器件600实现的传输子可以被称为薄电介质传输子。
有利于减少表面损失的器件600的一个方面涉及减小电极620和630的一个或多个尺寸。例如，图1和图6之间的比较示出电极630包括显著小于电极130的长度尺寸132的长度尺寸632。作为另一示例，电极630的宽度尺寸634和/或高度尺寸636也可以减小。本领域技术人员将认识到，通过减小电极620和630的一个或多个尺寸，可以减小由电极620和630提供的相关电容。任何这种电容的减小都会负面影响部分地由电极620和630形成的传输子的性能。
如图7所示，可以减小电介质层610的厚度以减轻这种电容的减小。为此，器件600包括形成在电介质层610的表面612中的凹部710，其减小了电介质层610的厚度。特别地，凹部710将电介质层610的厚度从凹部710的覆盖区外部的厚度720减小到凹部710的覆盖区内的厚度730。厚度730可以小于厚度720。厚度730可以介于电极630和位于电介质层610的表面614上的电极650之间。表面612和表面614可以是电介质层610的相对表面。在一个实施例中，厚度730可以在大约5μm和大约20μm之间。电极620可以定位在凹部710的覆盖区内。电极630也可以位于形成在电介质层610的表面612中的另一个凹部的覆盖区内。电介质层610厚度的减小可促使将由电极620和630提供的相关电容增大到基本上类似于由电极120和130提供的电容值的值。
由于通过减小电极620和630的一个或多个尺寸来减小电极620和630的表面积，因此可以直观地预期表面损失的减小。然而，减小电介质层610的厚度以促使增加由电极620和630提供的相关电容可以增加存在于表面612处的电场的幅度。特别地，表面612处存在的电场幅度的增加可以涉及通过减小电介质层610的厚度将一些电场线从电介质层610内平移到表面612。
图9示出了示例性非限制性曲线图900，其描绘了沿图8的线810(对应于曲线图900的X轴)绘制的电场幅度的平方(对应于曲线图900的Y轴)的计算的轮廓910。图8的线810可基本上对应于图3的线310，因此曲线图900的X轴可基本上对应于曲线图400的X轴。如图9所示，计算的轮廓910可以比计算的轮廓410大得多接近一个数量级。在一些情况下，计算的轮廓910可以包括电场幅度的平方相对于计算的轮廓410增加的比率，该比率基本上类似于电极620和630的相应表面积相对于电极120和130减小的比率。在这种情况下，通过减小电极620和630的各自表面积所预期的任何表面损耗的减少都可以被电场振幅的相应增加抵消。
图10示出了描述与图1-3的器件100相关的示例性非限制能量密度轮廓线1050的横截面图1000。图10的能量密度轮廓线1050可在该区域的所有点上作为εE2(对于有损介质如TLS的驱动项)的幅度导出。在一个实施例中，可以使用能够将感兴趣体积分解成三角形元素的有限元软件包来计算电场E。有限元软件包也可以计算在元素的每个涡旋处的电场。该电场可由向导电电极(例如，电极620和/或630)施加电压产生。如图10所示，与器件100相关的能量密度轮廓线1050包括位于电介质层110的表面112上方的介质1060(例如，空气)中的能量密度轮廓线1052和位于电介质层110内的能量密度轮廓线1054。能量密度轮廓线1052可以与器件100的辐射损失相关联。图10还示出能量密度轮廓线1050包括位于介质1060内接近表面112的局部最大值1055，其可提供电介质层110和介质1060之间的界面。
图11示出了根据本文所述的一个或多个实施例的截面图1100，其描绘了与图6-9的器件600相关联的示例性非限制性能量密度轮廓线1150。图11的能量密度轮廓线1150可以以与图10的能量密度轮廓线1050类似的方式得出。与图10的能量密度轮廓线1050类似，与器件600相关的能量密度轮廓线1150包括位于电介质层610的表面612上方的介质1160(例如空气)中的能量密度轮廓线1152和位于电介质层610内的能量密度轮廓线1154。然而，与图10的能量密度轮廓线1050不同，图11的能量密度轮廓线1150主要位于电介质层610内。也就是说，位于电介质层610内的能量密度轮廓线1154可基本上超过位于电介质层610外部的能量密度轮廓线1152。如图11所示，能量密度轮廓线1150包括位于电介质层610内的深度1114处的局部最大值1155，该深度对应于电介质层610的表面612与凹部710的覆盖区内的电介质层610的凹陷表面1124之间的距离。在一个实施例中，深度1114可以至少是0.3μm。局部最大值1155可以位于电极630和电极650之间的电介质层610内。
在图11中，器件600的电极630包括与凹部710的侧壁1122和凹部710的覆盖区内的凹陷表面1124接合的圆化边缘(例如，圆化边缘1132)。在一个实施例中，圆化边缘1132可以是电极630的以半径r圆化的底部拐角。如图11进一步所示，圆化边缘可便于扩展和/或最小化电介质层610内的能量密度轮廓线1154的峰值。在一些情况下，电极630的圆化边缘可尤其促进接近与侧壁1122和/或凹陷表面1124相关联的金属/电介质界面的电介质层610内的能量密度轮廓线1154的峰值的扩展和/或最小化。
表1示出了与标准传输子(例如，使用器件100实现的传输子)相比，薄电介质传输子(例如，使用器件600实现的传输子)可以获得的表面损耗的示例性降低。在示例性表1中，d(μm)可以对应于图11的深度1114。为了该比较，标准传输子包括电极(例如，图1的电极120和/或130)，电极包括500μm的长度尺寸(例如，长度尺寸132)以及60μm的宽度尺寸(例如，宽度尺寸134)。标准传输子还包括20μm的电极之间的间隙(例如，间隙140)。薄电介质传输子包括具有70μm的长度尺寸(例如，长度尺寸632)和60μm的宽度尺寸(例如，宽度尺寸634)的电极(例如，图6的电极620和/或630)。薄电介质传输层还包括电极之间的20μm的间隙(例如，间隙640)。薄电介质传输子还包括位于电介质层表面(例如表面612)上的电极(例如电极620和/或630)与位于电介质层的相对表面(例如表面614)上的电极(例如电极650)之间的电介质材料厚度(例如图7的厚度730)。薄电介质传输层的厚度可以保持在4.5微米。
d(um) 表面损耗减小
0 1.1x
1 5.0x
2 7.5x
4 10.8x
8 16.5x
表1
如表1所示，即使不使位于电介质层表面上的电极凹陷，相对于标准的传输子，薄的介电传输子也可以使表面损耗有一些降低。即，即使在电介质层的表面不形成凹部，与标准的传输子相比，薄的电介质传输子也能够使表面损失的减少提高1.1倍。表1中薄电介质传输子和标准传输子的表面损耗值的计算可以包括对每个传输子进行积分。一个积分可以在与薄电介质传输子相对应的电介质层表面上加和εE2，另一个积分可以在与标准传输子相对应的电介质层表面上加和εE2。表1可以给出这2个积分的比率。表1还表明，当这些电极位于深度(例如图11的深度1114)为4μm的凹部(例如凹部710)内时，由薄电介质传输子获得的表面损耗降低可增加一个数量级。在该示例中，通过将其中放置电极的凹部的深度从0μm增加到4μm，表面损耗减少相对于标准传输子从1.1X增加到10.8X。
表2示出了通过使标准传输子的电极凹陷在相应的电介质层内，可以利用标准传输子获得表面损耗的降低。表2中的比较仅在标准传输子之间进行。例如，表2显示，标准的传输子可以通过将电极凹入到相应的电介质中1μm的深度而获得表面损耗减少的大约3倍的增加。
d(um) 表面损耗减小
0 1.0x
1 2.9x
2 3.3x
4 3.6x
8 3.8x
表2
图12-15示出了根据本文所述的一个或多个实施例的具有凹陷电极的示例性非限制性器件的截面图。图12-15中所示的每个电极可以包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。图12示出了示例性非限制性器件1200，其包括位于形成在电介质层610的表面612中的凹部710的覆盖区内的电极1230。如图12所示，电极1230的表面1232不与电介质层610的表面612重合。相反，电极1230仅与侧壁1122的限定凹部710的部分1224接合。
图13示出了示例性非限制性器件1300，其包括位于形成在电介质层610的表面612中的凹部710的覆盖区内的电极1330。如图13所示，电极1330不包括完全占据凹部710的体积的固体块。相反，电极1330包括在限定凹部710的侧壁1122之间连续延伸的膜。包括电极1330的膜延伸超过电介质层610的表面612。
图14的器件1400可以包括图13的器件1300的示例性非限制性替代实施例。类似于器件1300，器件1400包括电极1430，其不包括完全占据凹部710的体积的实体。类似于器件1300的电极1330，电极1430包括在限定凹部710的侧壁1122之间连续延伸的膜。与电极1330不同，电极1430不会延伸超过电介质层610的表面612。相反，电极1430部分地向上延伸到限定凹部710的侧壁1122，使得电极1430不与侧壁1122的一部分1424交界。
图15示出了包括形成于电介质层610中的凹部1520的示例非限制性器件1500。如图15所示，凹部1520由侧壁1522限定，该侧壁底切其中形成凹部1520的电介质层610的表面1612。器件1500进一步包括定位在凹部1520内的电极1530。分别与图13-14的电极1330和1430类似，电极1530不包括完全占据凹部1520的体积的固体块。相反，电极1530包括在限定凹部1520的侧壁1522之间连续延伸的膜。类似于图14的电极1430，电极1530部分地向上延伸侧壁1522，使得电极1530不与侧壁1522的部分1524交界。
图16-27示出了示例性的非限制性的多步骤制造顺序，其可以被实施以制造本文描述的和/或附图中示出的本公开的一个或多个实施例。例如，可以实施图16-27中所示的非限制性的多步骤制造顺序来制造一种器件，该器件有助于减少诸如图6-8的器件600的量子器件的表面损耗。
图16示出了根据本文所述的一个或多个实施例的可以有助于减少量子器件的表面损耗的示例性非限制性器件1600的截面图。如图16所示，器件1600可以包括衬底1610。衬底1610可包括具有机械刚性的任何材料，包括但不限于金属、玻璃、蓝宝石和金刚石以及半导体元件，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs以及具有机械刚性的其它材料。器件1600还可以包括形成在衬底1610上的中间层1620。中间层1620可包括具有至少一种材料性质的任何材料，该材料性质不同于衬底1610的相应材料性质。在一个实施例中，至少一种材料性质可以包括：机械性能；化学性质；电特性；或其组合。在一个实施例中，中间层1620可具有电绝缘特性，包括但不限于二氧化硅(SiO2)、氮化硅(Si3N4)、氧化铪(HfO2)、氧化铝(Al2O3)和具有电绝缘特性的其它材料。在实施例中，中间层1620可以是掩埋氧化物(BOX)层。在实施例中，BOX层可以热生长或者可以通过离子注入获得。在一实施例中，中间层1620可以通过原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、原硅酸四乙酯(TEOS)等来生长或形成。在实施例中，中间层1620可以包括BOX层和一个或多个电介质层的任意组合，所述一个或多个电介质层是经由ALD、PECVD、TEOS等生长或形成的。器件1600还可以包括形成在中间层1620上的电介质层1630。电介质层1630可包括具有电绝缘特性的任何材料，包括但不限于蓝宝石和金刚石，以及半导体元件，诸如Si、SiGe、SiGeC、SiC、Ge合金、GaAs等，已知半导体在低于1开氏度的工作温度下可表现为绝缘体。在一实施例中，衬底1610、中间层1620和电介质层1630可以形成绝缘体上硅(SOI)晶片。
图17示出了根据本文描述的一个或多个实施例的在生长或形成电介质层1740之后的图16的示例性非限制性器件的横截面图。器件1700可以包括在电介质层1630上生长或形成电介质层1740而制成的器件1600的示例性非限制性替代实施例。电介质层1740可包括具有电绝缘特性的任何材料，包括但不限于蓝宝石和金刚石，以及半导体元件，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs等，已知半导体在低于1开氏度的工作温度下可表现为绝缘体。在一实施例中，电介质层1740可具有小于10-6或理想地小于10-7的介电损耗角正切(dielectric loss tangent)。在一实施例中，电介质层1740可包括小于1010之一的缺陷密度(例如，每1010原子小于一个缺陷)。与缺陷密度相关的示例性缺陷可包括空位、自间隙原子、反位点、无意杂质等。在一实施例中，电介质层1740可具有至少104Ohm.cm的电阻率。在一实施例中，电介质层1740可以是使用外延生长工艺形成的外延生长层，所述外延生长工艺例如为金属有机气相外延(MOVPE)、气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其它外延生长工艺。在一实施例中，电介质层1740可包括约1至10微米(μm)的厚度(例如，高度)。在一实施例中，当电介质层1630包括小于每平方厘米(cm2)1000的缺陷密度时，图17-27所示的一个或多个器件中可省略电介质层1740。在一实施例中，当电介质层1630具有小于1000/cm2的缺陷密度和至少1000Ohm.cm的电阻率时，电介质层1740可从图17至图27所示的一个或多个器件中省略。在一实施例中，当电介质层1630包括小于1000/cm2的缺陷密度和至少10μm的厚度时，可从图17-27所示的一个或多个器件中省略电介质层1740。
图18示出了根据本文描述的一个或多个实施例的在沉积一个或多个金属层1850之后的图17的示例性非限制性器件的横截面图。器件1800可以包括通过在电介质层1740上沉积一个或多个金属层1850而形成的器件1700的示例性非限制性的替代实施例。一个或多个金属层1850可以包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。在一实施例中，一个或多个金属层1850可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其他金属化工艺沉积在电介质层1740上。在一实施例中，至少一个顶部粘附促进层(例如，SiO2层和/或玻璃层)可以形成在一个或多个金属层1850上。在一实施例中，一个或多个金属层1850可以包括图8的电极650。
图19示出了根据本文所述的一个或多个实施例的在反转或翻转器件1800的取向之后的图18的示例性非限制性器件的截面图。参考图18，器件1800包括以取向1805布置的衬底1610和中间层1620。在器件1800的取向1805反转或翻转之后，器件1900中的衬底1610和中间层1620可以被布置在与取向1805相反的取向1905中，如图19所示。
图20示出了根据本文所述的一个或多个实施例的在将处理层2060结合到一个或多个金属层1850之后的图19的示例性非限制性器件的横截面视图。器件2000可以包括通过将处理层2060接合至一个或多个金属层1850而形成的器件1900的示例性非限制性替代实施例。处理层2060可以是任何机械刚性材料，例如金属、介电材料或其它机械刚性材料。在一实施例中，处理层2060可以是包括具有半导体性质的任何材料的载体晶片，包括但不限于金刚石、Si、SiGe、SiGeC、SiC、Ge合金等。处理层2060可以经由扩散接合、粘合剂接合、熔融接合或其他半导体接合技术接合到一个或多个金属层1850。
图21示出了根据本文描述的一个或多个实施例的在移除衬底1610之后的图20的示例性非限制性器件的横截面图。器件2100可以包括通过去除衬底1610而形成的器件2000的示例性非限制性替代实施例。可以通过化学机械抛光(CMP)工艺去除衬底1610，该工艺涉及向衬底1610施加化学和机械力的组合。中间层1620可作为CMP工艺的停止层，以促使将电介质层1630与CMP工艺中涉及的化学和机械力的组合隔离。在一实施例中，中间层1620可包括至少1μm的厚度(例如高度)以促使实现CMP工艺的精度和/或可靠性。值得注意的是，可用的SOI晶片通常包括至少1μm的绝缘体层。
图22示出了根据本文描述的一个或多个实施例的在移除中间层1620之后图21的示例性非限制性器件的横截面图。器件2200可以包括通过去除中间层1620形成的器件2100的示例性非限制性替代实施例。中间层1620可通过干法蚀刻工艺、湿法蚀刻工艺或其它蚀刻工艺去除。
图23示出了根据本文描述的一个或多个实施例的在电介质层1630和/或1740中形成凹部2370之后的图22的示例性非限制性器件的横截面图。器件2300可以包括通过在电介质层1630和/或1740中形成凹部2370而创建的器件2200的示例性非限制性替代实施例。可选择性地蚀刻电介质层1630及/或1740以形成凹部2370。如图23所示，凹部2370可以将电介质层1740的厚度从凹部2370的覆盖区外部的厚度2342减小至凹部2370的覆盖区内的厚度2344。在一实施例中，凹部2370可以包括图7的凹部710，在一实施例中，处理层2060可以包括大约750μm的厚度(例如高度)，以向电介质层1740提供结构支撑。在此实施例中，电介质层1740的厚度2344可损害邻近凹部2370的电介质层1740的结构完整性。
图24示出了根据本文所述的一个或多个实施例的在应用氧化工艺之后图23的示例性非限制性器件的横截面图。器件2400可以包括在氧化工艺消耗电介质层1630和/或电介质层1740的一部分之后创建的器件2300的示例性非限制性替代实施例。氧化工艺(例如，热氧化和/或电化学氧化)的应用可以通过将与电介质层1630和/或1740对应的电介质材料转换成氧化物层2480而消耗电介质层1630和/或电介质L740的一部分。
图25示出了根据本文所述的一个或多个实施例的在去除氧化物层2480之后的图24的示例性非限制性器件的横截面图。器件2500可以包括在去除氧化物层2480之后创建的器件2400的示例性非限制性替代实施例。氧化物层2480可通过干法蚀刻工艺、湿法蚀刻工艺或其它蚀刻工艺去除。如图25所示，氧化工艺的应用和所得氧化物层2480的去除可以在凹部2370的侧壁2542与凹部2370的覆盖区内的电介质层1740的凹陷表面2544之间形成圆角半径2572。在一实施例中，圆角半径2572可包括图11的圆角半径1132。
图26示出了在沉积一个或多个金属层2690之后的图25的示例性、非限制性器件的横截面图。器件2600可以包括通过在电介质层1740上沉积一个或多个金属层2690形成的器件2500的示例性、非限制性的替代实施例。一个或多个金属层2690可以包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。在一实施例中，一个或多个金属层2690可经由PVD、CVD、ALD或另一金属化工艺沉积在电介质层1740上。
图27示出了根据本文描述的一个或多个实施例的在移除一个或多个金属层2690的在凹部2370外部的部分之后的图26的示例性非限制性器件的横截面图。器件2700可包括通过将一个或多个金属层2690的部分保持在凹部2370内而创建的器件2600的示例性非限制性替代实施例。一个或多个金属层2690的在凹部2370外部的部分可以经由CMP工艺去除，该CMP工艺涉及向一个或多个金属层2690施加化学和机械力的组合。电介质层1740可作为CMP工艺的停止层，以促使将一个或多个金属层2690的部分保持在凹部2370内。在一实施例中，凹部2370内的一个或多个金属层2690的被保留部分可以形成电极(例如，图6至图8的电极620和/或630)。在一实施例中，CMP工艺可以使用在没有图案化部件的区域中的填充图案来针对抛光均匀性进行微调。在一实施例中，可以使用旋涂技术将光致抗蚀剂施加到器件2700，以便于附加的光刻步骤。在一实施例中，CMP工艺之后的电介质层1740的表面均匀性可能不足以支持使用旋涂技术施加光致抗蚀剂。在该实施例中，光致抗蚀剂(例如，聚甲基丙烯酸甲酯(PMMA)和/或甲基丙烯酸甲酯(MMA))可以被喷射在器件2700上。
图28-29示出了促使减少量子器件的表面损耗的示例性非限制性器件2800。特别地，图28-29分别示出了器件2800的俯视图和器件2800沿线C-C的横截面图。如图28-29所示，器件2800可以包括电极2830，其位于在电介质层2810的表面2812中形成的凹部2910的覆盖区内。器件2800还可包括定位在表面2812上的电极2820。类似于电极2830，电极2820可以定位在形成于表面2812中的另一凹部(未示出)的覆盖区内。
参照图29，器件2800还可以包括电极2880，其可以定位在电介质层2810的与表面2812相对的表面上。电极2880可以通过电介质层2810与电极2820和/或2830电隔离。在器件2800中，电极2820和2880可形成第一电容(或电容器)。电极2830和2880还可形成与器件2800中的第一电容串联的第二电容(或电容器)。电介质层2810可以包括具有电绝缘性质的任何材料，包括但不限于蓝宝石和金刚石，以及半导体元件，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs等，已知半导体可以在低于1开氏度的工作温度下表现为绝缘体。电极2820、2830和/或2880可包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。
如图28所示，间隙2825可以介于器件2800中的电极2820和2830之间。电极2820可以耦合到位于间隙2825中的约瑟夫逊结2850，并且电极2830可以耦合到约瑟夫逊结2850以形成量子位(例如，传输子)。器件2800还可以包括总线2870，其经由间隙2920将量子位与外部器件(例如，读出电路)耦合。在一实施例中，总线2870可以包括读出谐振器。在一实施例中，当间隙2920为0.5μm且总线2870包括10μm的宽度尺寸2872和1μm的厚度尺寸2930时，总线2870与电极2830之间可存在耦合电容的2.2毫微微法拉(fF)。
图30的器件3000可以包括图28-29的器件2800的示例性的、非限制性的替代实施例。类似于图28-29的器件2800，器件3000可以包括总线3010，其经由间隙3020将包括电极2830的量子位与外部器件(例如，读出电路)耦合。在一实施例中，当间隙3020为1μm且总线3010包括20到50μm的耦合长度尺寸3012和0.5到1μm的厚度尺寸(未图示)时，总线3010与电极2830之间可存在1到10fF的耦合电容。
图31-35示出了根据本文所述的一个或多个实施例的可以促进串扰减少和/或量子位间解耦的示例非限制性器件3100。特别地，图31示出了器件3100的顶视图，图32-33示出了沿线D-D截取的器件3100的截面图，而图34-35分别示出了沿线E-E截取的器件3100的截面图。参考图31，器件3100可以包括屏蔽结构3110和通孔结构3120。如图32至图35所示，屏蔽结构3110和/或通孔结构3120可与定位在电介质层2810的相对表面上的导电元件电耦接。例如，屏蔽结构3110和/或通孔结构3120可以将定位在电介质层2810的表面2812上的导电元件3160与电极2880电耦合。
为此，屏蔽结构3110和通孔结构3120可以分别包括侧壁3220和3420，其可以提供导电元件3160和电极2880之间的导电路径。侧壁3220和/或3420可以包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。通过在导电元件3160与电极2880之间提供导电路径，屏蔽结构3110和/或通孔结构3120可以促进量子硬件可缩放性。例如，屏蔽结构3110和/或通孔结构3120可以实现多层量子器件的不同层之间的电连接，其可以涉及越来越密集的连接水平。图32和33之间的比较示出了由侧壁3220限定的屏蔽结构3110的体积可以填充导电材料3230，如图32所示，或者该体积可以保持为空，如图33所示。图34和35之间的比较示出了由侧壁3420限定的通孔结构3120的体积可以如图34所示填充有导电材料3430，或者该体积可以如图35所示保持为空。在一实施例中，导电材料3230和/或3430可以包括TiN、Al、Nb、Re、Sn、非超导体、超导体、铁磁金属或其组合。
屏蔽结构3110的另一方面涉及量子位之间的串扰。如上所述，约瑟夫逊结2850可以与电极2820、2830、以及2880耦合以形成量子位。屏蔽结构3110可以介于该量子位和位于屏蔽结构3110外部的另一量子位(未示出)之间。在图31中，屏蔽结构3110被描绘为基本上外接包括约瑟夫逊结2850的量子位。这样，屏蔽结构3110的侧壁3220可以形成基本上外接包括约瑟夫逊结2850的量子位的沟状结构，以减轻由该量子位产生的横向电场。这样做时，屏蔽结构3110可以促进串扰减少和/或解耦包括约瑟夫逊结2850的量子位和位于屏蔽结构3110外部的其他量子位(未示出)。在一实施例中，屏蔽结构3110的侧壁3220可以类似于帘，该帘基本上外接包括约瑟夫逊结2850的量子位，达到侧壁3220在导电元件3160和电极2880之间延伸的程度。在一实施例中，屏蔽结构3110可以类似于沟槽(moat)，该沟槽具有导电或超导侧壁，该侧壁基本上外接包括约瑟夫逊结2850的量子位，其程度为使得屏蔽结构3110的侧壁3220基本上外接包括约瑟夫逊结2850的量子位。在一实施例中，导电元件3160可以是提供接地电位的接地平面。
图36示出了根据本文所述的一个或多个实施例的可以促进阻抗匹配的示例性非限制性器件3600。如图36所示，器件3600包括位于电介质层的表面上的凸块焊盘3610。凸块焊盘3610可以促使将器件3600与外部器件(例如，读出电路)耦合。器件3600还可以包括位于电介质层的相对表面上的电极(未示出)。例如，器件3600可以包括电极，例如图29的电极2880。为了便于器件3600和外部器件之间的阻抗匹配，可以去除凸块焊盘3610下面的区域3620内的电极的一部分。
图37示出了根据本文所述的一个或多个实施例的可促进阻抗匹配的另一示例、非限制性器件3700。如图37所示，器件3700包括元件3702，该元件包括位于电介质层3710的相对表面上的电极3720和3730。器件3700还包括元件3704，其包括位于电介质层3750的表面上的电极3760。元件3702和3704可以共同形成半波长(λ/2)谐振器结构。元件3702和3704可以通过将电极3720的凸块焊盘3722与电极3760的凸块焊盘3762耦合的焊料3740电耦合。如图37所示，电极3720和3760能够被配置为四分之一波长(λ/4)谐振器子结构以促进阻抗匹配。
图38示出了根据在此描述的一个或多个实施例的示例性非限制性方法3800的流程图，该方法可以促使减少量子器件的表面损耗。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。在3810处，方法3800可包括在电介质层(例如，图6的电介质层610)的第一表面中形成凹部(例如，图7的凹部710)。所述凹部可将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度。第二厚度可以小于第一厚度。在3820，方法3800还能够包括形成位于凹部的覆盖区内的第一电极(例如，图6的电极630)。在3830，方法3800还能够包括形成第二电极(例如，图7的电极650)，其位于电介质层的第二表面上并且通过电介质层与第一电极电隔离。第一表面和第二表面可以位于电介质层的相对表面上。
在一实施例中，方法3800还能够包括形成约瑟夫逊结(例如，图28的约瑟夫逊结2850)，其与第一电极耦接并且位于电介质层的第一表面上介于第一电极和第三电极(例如，电极2820)之间的间隙(例如，图28的间隙2825)中。在一实施例中，第一电极与第二电极可形成第一电容。在一实施例中，第二电极与第三电极可形成第二电容。在一实施例中，第二电容可以与第一电容串联。在一实施例中，第二电极可以在形成第一电极之前形成。在一实施例中，方法3800还可以包括将处理层(例如，图20至图27的处理层2060)结合到第二电极以向电介质层提供结构支撑。在该实施例中，第二电极可以介于电介质层和处理层之间。
在一实施例中，方法3800还包括氧化电介质层的表面以在凹部的侧壁和凹部的覆盖区内的电介质层的凹陷表面之间形成圆角半径(例如，图11的圆角半径1132)。在一实施例中，方法3800还可包括形成屏蔽结构(例如，图31的屏蔽结构3110)，其位于第一电极和与第一电极相邻的第一量子位之间。屏蔽结构可以促使降低串扰。在此实施例中，屏蔽结构可将第二电极与定位在第一表面上的提供接地电位的导电元件(例如，导电元件2860)电耦合。在一实施例中，第一电极和第二电极可以包括第二量子位。在这个实施例中，该屏蔽结构可以进一步促使将该第二量子位与该第一量子位解耦。
为了提供所公开的主题的各个方面的上下文，图39以及以下讨论旨在提供对其中可实现所公开的主题的各个方面的合适环境的一般描述。图39示出了用于实现本公开的各方面的合适的操作环境3900还可以包括计算机3912。计算机3912还可包括处理单元3914、系统存储器3916和系统总线3918。系统总线3918将包括但不限于系统存储器3916的系统部件耦合到处理单元3914。处理单元3914可以是各种可用处理器中的任一种。双微处理器和其它多处理器体系结构也可用作处理单元3914。系统总线3918可以是若干种总线结构中的任一种，包括存储器总线或存储器控制器、外围总线或外部总线、和/或使用各类可用总线体系结构中的任一种的局部总线，这些总线体系结构包括但不限于工业标准体系结构(ISA)、微通道体系结构(MSA)、扩展ISA(EISA)、智能驱动电子设备(IDE)、VESA局部总线(VLB)、外围部件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、火线(IEEE1094)、以及小型计算机系统接口(SCSI)。系统存储器3916还可包括易失性存储器3920和非易失性存储器3922。基本输入/输出系统(BIOS)包含诸如在启动时在计算机3912内的元件之间传输信息的基本例程，它被存储在非易失性存储器3922中。作为说明而非限制，非易失性存储器3922可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存或非易失性随机存取存储器(RAM)(例如，铁电RAM(FeRAM))。易失性存储器3920还可包括用作外部高速缓存的随机存取存储器(RAM)。作为说明而非限制，RAM可以多种形式获得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDR SDRAM)、增强型SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、直接存储器总线RAM(DRRAM)、直接存储器总线动态RAM(DRDRAM)和存储器总线动态RAM。
计算机3912还可以包括可移动/不可移动、易失性/非易失性计算机存储介质。例如，图39示出了盘存储设备3924。盘存储设备3924还可包括但不限于，诸如磁盘驱动器、软盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡、或记忆棒等设备。盘存储设备3924还可以包括单独的存储介质或与其它存储介质组合的存储介质，其它存储介质包括但不限于，诸如紧致盘ROM设备(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多功能盘ROM驱动器(DVD-ROM)等光盘驱动器。为了便于盘存储设备3924连接到系统总线3918，通常使用可移动或不可移动的接口，诸如接口3926。图39还描绘了用作用户和在合适的操作环境3900中描述的基本计算机资源之间的中介的软件。这样的软件还可以包括例如操作系统3928。可存储在盘存储设备3924上的操作系统3928用于控制和分配计算机3912的资源。系统应用程序3930利用操作系统3928通过例如存储在系统存储器3916或盘存储设备3924中的程序模块3932和程序数据3934对资源的管理。应当理解，本公开可以用各种操作系统或操作系统的组合来实现。用户通过输入设备3936向计算机3912输入命令或信息。输入设备3936包括但不限于诸如鼠标、跟踪球、指示笔、触摸垫等定点设备、键盘、话筒、操纵杆、游戏垫、圆盘式卫星天线、扫描仪、TV调谐卡、数码相机、数码摄像机、web相机等等。这些和其它输入设备经由接口端口3938通过系统总线3918连接到处理单元3914。接口端口3938包括例如串行端口、并行端口、游戏端口和通用串行总线(USB)。输出设备3940使用与输入设备3936相同类型的端口中的一些。因此，例如，USB端口可用于向计算机3912提供输入，并从计算机3912向输出设备3940输出信息。提供输出适配器3942来说明存在一些输出设备3940，如监视器、扬声器和打印机，以及其它输出设备3940，它们需要专用适配器。作为说明而非限制，输出适配器3942包括提供输出设备3940和系统总线3918之间的连接手段的显卡和声卡。可以注意到，其他设备和/或设备的系统提供输入和输出能力两者，诸如远程计算机3944。
计算机3912可以在使用到一个或多个远程计算机，如远程计算机3944的逻辑连接的网络化环境中操作。远程计算机3944可以是计算机、服务器、路由器、网络PC、工作站、基于微处理器的电器、对等设备或其它常见网络节点等，并且通常还可包括许多或相对于计算机3912所描述的元件。为了简洁起见，仅存储器存储设备3946与(一个或多个)远程计算机3944一起示出。远程计算机3944通过网络接口3948逻辑上连接到计算机3912，然后通过通信连接3950物理连接。网络接口3948包括有线和/或无线通信网络，例如局域网(LAN)、广域网(WAN)、蜂窝网络等。LAN技术包括光纤分布式数据接口(FDDI)、铜线分布式数据接口(CDDI)、以太网、令牌环等。WAN技术包括，但不限于，点对点链路、像综合业务数字网(ISDN)及其变体那样的电路交换网络、分组交换网络、以及数字用户线(DSL)。通信连接3950是指用于将网络接口3948连接到系统总线3918的硬件/软件。虽然为了清楚说明，通信连接3950被示为在计算机3912内部，但是它也可以在计算机3912外部。仅出于示例性目的，用于连接到网络接口3948的硬件/软件还可包括内部和外部技术，诸如包括常规电话级调制解调器、电缆调制解调器和DSL调制解调器的调制解调器、ISDN适配器和以太网卡。
本发明可以是任何可能的技术细节集成水平的系统、方法、装置和/或计算机程序产品。计算机程序产品可以包括其上具有计算机可读程序指令的计算机可读存储介质(或多个介质)，所述计算机可读程序指令用于使处理器执行本发明的各方面。计算机可读存储介质可以是能够保留和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质可以是例如但不限于电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或前述的任何合适的组合。计算机可读存储介质的更具体示例的非穷举列表还可以包括以下：便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式光盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、诸如上面记录有指令的打孔卡或凹槽中的凸起结构的机械编码装置，以及上述的任何适当组合。如本文所使用的计算机可读存储介质不应被解释为暂时性信号本身，诸如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，通过光纤线缆的光脉冲)、或通过导线传输的电信号。
本文描述的计算机可读程序指令可以从计算机可读存储介质下载到相应的计算/处理设备，或者经由网络，例如因特网、局域网、广域网和/或无线网络，下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光传输光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或网络接口从网络接收计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、集成电路的配置数据，或者以一种或多种编程语言(包括面向对象的编程语言，例如Smalltalk、C++等)和过程编程语言(例如“C”编程语言或类似的编程语言)的任何组合编写的源代码或目标代码。计算机可读程序指令可以完全在用户的计算机上执行，部分在用户的计算机上执行，作为独立的软件包执行，部分在用户的计算机上并且部分在远程计算机上执行，或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可以通过任何类型的网络连接到用户的计算机，包括局域网(LAN)或广域网(WAN)，或者可以连接到外部计算机(例如，使用因特网服务提供商通过因特网)。在一些实施例中，为了执行本发明的各方面，包括例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)的电子电路可以通过利用计算机可读程序指令的状态信息来执行计算机可读程序指令以使电子电路个性化。
在此参考根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明的各方面。将理解，流程图和/或框图的每个框以及流程图和/或框图中的框的组合可以由计算机可读程序指令来实现。这些计算机可读程序指令可以被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机器，使得经由计算机或其他可编程数据处理装置的处理器执行的指令创建用于实现流程图和/或框图的一个或多个框中指定的功能/动作的装置。这些计算机可读程序指令还可以存储在计算机可读存储介质中，其可以引导计算机、可编程数据处理装置和/或其他设备以特定方式工作，使得其中存储有指令的计算机可读存储介质包括制品，该制品包括实现流程图和/或框图的一个或多个框中指定的功能/动作的各方面的指令。计算机可读程序指令还可以被加载到计算机、其他可编程数据处理装置或其他设备上，以使得在计算机、其他可编程装置或其他设备上执行一系列操作动作，以产生计算机实现的过程，使得在计算机、其他可编程装置或其他设备上执行的指令实现流程图和/或框图的一个或多个框中指定的功能/动作。
附图中的流程图和框图示出了根据本发明的各种实施例的系统、方法和计算机程序产品的可能实现的架构、功能和操作。在这点上，流程图或框图中的每个框可以表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些替代实施例中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。还将注意，框图和/或流程图图示的每个框以及框图和/或流程图图示中的框的组合可以由执行指定功能或动作或执行专用硬件和计算机指令的组合的专用的基于硬件的系统来实现。
尽管以上在运行在一个和/或多个计算机上的计算机程序产品的计算机可执行指令的一般上下文中描述了本主题，但是本领域的技术人员将认识到，本公开也可以实现或可以结合其它程序模块来实现。通常，程序模块包括执行特定任务和/或实现特定抽象数据类型的例程、程序、部件、数据结构等。此外，本领域的技术人员可以理解，本发明的计算机实现的方法可以用其它计算机系统配置来实施，包括单处理器或多处理器计算机系统、小型计算设备、大型计算机、以及计算机、手持式计算设备(例如，PDA、电话)、基于微处理器的或可编程的消费或工业电子产品等。所示的各方面也可以在其中任务由通过通信网络链接的远程处理设备执行的分布式计算环境中实践。然而，本公开的一些方面，如果不是所有方面，可以在独立计算机上实践。在分布式计算环境中，程序模块可以位于本地和远程存储器存储设备中。例如，在一个或多个实施例中，计算机可执行部件可以从存储器执行，该存储器可以包括一个或多个分布式存储器单元或由一个或多个分布式存储器单元构成。如本文所用，术语“存储器”和“存储器单元”可互换。此外，本文描述的一个或多个实施例可以以分布式方式执行计算机可执行部件的代码，例如，多个处理器组合或协同工作以执行来自一个或多个分布式存储器单元的代码。如本文所使用的，术语“存储器”可以包含在一个位置处的单个存储器或存储器单元或者在一个或多个位置处的多个存储器或存储器单元。
如本申请中所使用的，术语“部件”、“系统”、“平台”、“接口”等可以指代和/或可以包括计算机相关的实体或与具有一个或多个特定功能的操作机器相关的实体。这里公开的实体可以是硬件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是，但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为说明，在服务器上运行的应用程序和服务器都可以是部件。一个或多个部件可以驻留在进程和/或执行的线程内，并且部件可以位于一个计算机上和/或分布在两个或更多计算机之间。在另一示例中，相应部件可从其上存储有各种数据结构的各种计算机可读介质执行。这些部件可以经由本地和/或远程进程进行通信，例如根据具有一个或多个数据分组的信号(例如，来自一个部件的数据，该部件经由该信号与本地系统、分布式系统中的另一个部件进行交互和/或通过诸如因特网之类的网络与其它系统进行交互)。作为另一个示例，部件可以是具有由电气或电子电路操作的机械部件提供的特定功能的装置，该电气或电子电路由处理器执行的软件或固件应用程序操作。在这种情况下，处理器可以在装置的内部或外部，并且可以执行软件或固件应用的至少一部分。作为又一示例，部件可以是通过电子部件而不是机械部件来提供特定功能的装置，其中电子部件可以包括处理器或其他装置以执行至少部分地赋予电子部件的功能的软件或固件。在一方面，部件可经由虚拟机来仿真电子部件，例如在云计算系统内。
此外，术语“或”旨在表示包含性的“或”而不是排他性的“或”。也就是说，除非另外指定，或者从上下文中清楚，否则“X采用A或B”旨在表示任何自然的包含性排列。也就是说，如果X使用A；X采用B；或者X采用A和B两者，则在任何前述示例下都满足“X采用A或B”。此外，除非另外指定或从上下文中清楚是指单数形式，否则如在本说明书和附图中使用的冠词“一”和“一个”一般应被解释为表示“一个或多个”。如本文所使用的，术语“示例”和/或“示例性”用于表示用作示例、实例或说明。为了避免疑惑，本文公开的主题不受这些示例限制。此外，本文中描述为“示例”和/或“示例性”的任何方面或设计不一定被解释为比其它方面或设计优选或有利，也不意味着排除本领域普通技术人员已知的等效示例性结构和技术。
如在本说明书中所采用的，术语“处理器”可以指基本上任何计算处理单元或设备，包括但不限于单核处理器；具有软件多线程执行能力的单处理器；多核处理器；具有软件多线程执行能力的多核处理器；具有硬件多线程技术的多核处理器；并行平台；以及具有分布式共享存储器的并行平台。另外，处理器可以指被设计为执行本文描述的功能的集成电路、专用集成电路(ASIC)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑控制器(PLC)、复杂可编程逻辑器件(CPLD)、分立门或晶体管逻辑、分立硬件部件或其任意组合。此外，处理器可以采用纳米级架构，例如但不限于基于分子和量子点的晶体管、开关和门，以便优化空间使用或增强用户设备的性能。处理器也可以实现为计算处理单元的组合。在本公开中，诸如“存储”、“存储器”、“数据存储”、“数据库”以及与部件的操作和功能相关的基本上任何其他信息存储部件之类的术语被用来指代“存储器部件”、在“存储器”中体现的实体或包括存储器的部件。应了解，本文所描述的存储器和/或存储器部件可为易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。作为说明而非限制，非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEPROM)、闪存或非易失性随机存取存储器(RAM)(例如，铁电RAM(FeRAM)。例如，易失性存储器可包括RAM，RAM可用作外部高速缓存存储器。作为说明而非限制，RAM可以许多形式获得，诸如同步RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据率(DDR SDRAM)、增强型SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、直接Rambus RAM(DRRAM)、直接Rambus动态RAM(DRDRAM)和Rambus动态RAM(RDRAM)。此外，本文的系统或计算机实现的方法的所公开的存储器部件旨在包括而不限于包括这些和任何其他合适类型的存储器。
以上描述的内容仅包括系统和计算机实现的方法的示例。当然，不可能为了描述本公开而描述部件或计算机实现的方法的每个可想到的组合，但是本领域的普通技术人员可以认识到，本公开的许多进一步的组合和排列是可能的。此外，就在详细描述、权利要求书、附录和附图中使用术语“包括”、“具有”、“拥有”等来说，这些术语旨在以与术语“包含”在权利要求书中用作过渡词时所解释的类似的方式为包含性的。
已经出于说明的目的呈现了对各种实施例的描述，但是不旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (29)

1.一种量子器件，包括：
电介质层，其包括形成在所述电介质层的第一表面中的凹部，其中所述凹部将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度，并且其中所述第二厚度小于所述第一厚度；
第一电极，其定位于所述凹部的所述覆盖区内；以及
第二电极，其位于所述电介质层的第二表面上并且通过所述电介质层与所述第一电极电隔离，其中所述第一表面和所述第二表面是所述电介质层的相对表面。
2.如权利要求1所述的量子器件，还包括：
第三电极，所述第三电极定位在所述电介质的所述第一表面上，其中在所述第一电极与所述第三电极之间插入间隙。
3.根据权利要求2所述的量子器件，其中，所述第一电极耦合至位于所述间隙内的约瑟夫逊结。
4.根据权利要求2至3中任一项所述的量子器件，其中，所述第一电极和所述第二电极形成第一电容，并且其中，所述第二电极和所述第三电极形成第二电容。
5.根据前述权利要求中的任一项所述的量子器件，其中，所述第一电极包括圆化边缘，所述圆化边缘与所述凹部的侧壁和所述凹部的所述覆盖区内的所述电介质层的凹陷表面接合。
6.根据前述权利要求中任一项所述的量子器件，其中，所述凹部具有至少0.3微米的深度。
7.根据前述权利要求中任一项所述的量子器件，其中，所述凹部的侧壁底切其中形成所述凹部的所述电介质层的表面。
8.根据前述权利要求中的任一项所述的量子器件，其中，所述第一电极包括超导体材料。
9.根据前述权利要求中的任一项所述的量子器件，还包括：
屏蔽结构，所述屏蔽结构被定位在所述第一电极和与所述第一电极相邻的第一量子位之间，其中所述屏蔽结构促进串扰减少，并且其中所述屏蔽结构将所述第二电极与被定位在所述第一表面上的提供接地电位的导电元件电耦合。
10.如权利要求9所述的量子器件，其中，所述第一电极和所述第二电极包括第二量子位，并且其中，所述屏蔽结构进一步促进所述第二量子位与所述第一量子位的解耦。
11.根据前述权利要求中任一项所述的量子器件，其中，所述电介质层是外延生长层。
12.根据前述权利要求中的任一项所述的量子器件，还包括：
处理层，所述处理层为所述电介质层提供结构支撑，其中所述第二电极介于所述电介质层和所述处理层之间。
13.根据前述权利要求中任一项所述的量子器件，其中，所述凹部的所述覆盖区内的所述电介质层的所述第二厚度小于所述第一电极的至少一个尺寸。
14.一种量子器件，包括：
第一电容器，其具有第一电极和第二电极，所述第一电极和所述第二电极通过介于所述第一电极与所述第二电极之间的电介质层电隔离，其中所述第一电极和所述第二电极定位在所述电介质层的相对表面上，其中所述第一电极定位在形成于所述电介质层的表面中的凹部的覆盖区内，所述凹部将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度，并且其中所述第二厚度小于所述第一厚度；以及
约瑟夫逊结，所述约瑟夫逊结耦合至所述第一电容器的所述第一电极，其中，所述约瑟夫逊结位于所述电介质层的表面上，在介于所述第一电极与第二电容器的第三电极之间的间隙中。
15.根据权利要求14所述的量子器件，其中，所述第三电极位于在所述电介质层的表面中形成的另一凹部中。
16.根据权利要求14至15中任一项所述的量子器件，其中，所述第三电极和所述第二电极形成所述第二电容器。
17.根据权利要求14至16中的任一项所述的量子器件，其中，所述第二电容器与所述第一电容器串联。
18.根据权利要求14至17中的任一项所述的量子器件，其中，所述第一电极包括圆化边缘，所述圆化边缘与所述凹部的侧壁和所述凹部的所述覆盖区内的所述电介质层的凹陷表面接合。
19.根据权利要求14至18中的任一项所述的量子器件，其中，所述凹部的侧壁底切其中形成所述凹部的所述电介质层的表面。
20.根据权利要求14至19中的任一项所述的量子器件，还包括：
屏蔽结构，所述屏蔽结构被定位在所述第一电极和与所述第一电极相邻的第一量子位之间，其中所述屏蔽结构促进串扰减少，并且其中所述屏蔽结构将所述第二电极与被定位在提供接地电位的表面上的导电元件电耦合。
21.如权利要求20所述的量子器件，其中，所述第一电极和所述第二电极包括第二量子位，并且其中，所述屏蔽结构进一步促进所述第二量子位与所述第一量子位的解耦。
22.一种方法，包括：
在电介质层的第一表面中形成凹部，其中所述凹部将所述电介质层的厚度从所述凹部的覆盖区外部的第一厚度减小到所述凹部的所述覆盖区内的第二厚度，并且其中所述第二厚度小于所述第一厚度；
形成位于所述凹部的所述覆盖区内的第一电极；以及
形成第二电极，所述第二电极位于所述电介质层的第二表面上并且通过所述电介质层与所述第一电极电隔离，其中所述第一表面和所述第二表面位于所述电介质层的相对表面上。
23.根据权利要求22所述的方法，还包括：
形成约瑟夫逊结，所述约瑟夫逊结与所述第一电极耦合并且位于所述电介质层的所述第一表面上、在介于所述第一电极与第三电极之间的间隙中。
24.根据权利要求22至23中任一项所述的方法，其中，所述第一电极和所述第二电极形成第一电容，并且其中，所述第二电极和所述第三电极形成第二电容。
25.根据权利要求22至24中任一项所述的方法，还包括：
氧化所述电介质层的所述第一表面以在所述凹部的侧壁与所述凹部的所述覆盖区内的所述电介质层的凹陷表面之间形成圆角半径。
26.根据权利要求22至25中任一项所述的方法，还包括：
形成定位在所述第一电极和与所述第一电极相邻的第一量子位之间的屏蔽结构，其中所述屏蔽结构促进串扰减少，并且其中所述屏蔽结构将所述第二电极与定位在所述第一表面上的提供接地电位的导电元件电耦合。
27.根据权利要求26所述的方法，其中，所述第一电极和所述第二电极包括第二量子位，并且其中所述屏蔽结构还促使所述第二量子位和所述第一量子位解耦。
28.根据权利要求22至27中任一项所述的方法，其中，在形成所述第一电极之前形成所述第二电极。
29.根据权利要求22至28中任一项所述的方法，还包括：
将处理层接合到所述第二电极以向所述电介质层提供结构支撑，其中所述第二电极介于所述电介质层与所述处理层之间。
CN202280020347.5A 2021-03-11 2022-03-09 具有低表面损耗的量子器件 Pending CN116964597A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/198,666 US11621387B2 (en) 2021-03-11 2021-03-11 Quantum device with low surface losses
US17/198,666 2021-03-11
PCT/EP2022/056043 WO2022189511A1 (en) 2021-03-11 2022-03-09 Quantum device with low surface losses

Publications (1)

Publication Number Publication Date
CN116964597A true CN116964597A (zh) 2023-10-27

Family

ID=80999981

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280020347.5A Pending CN116964597A (zh) 2021-03-11 2022-03-09 具有低表面损耗的量子器件

Country Status (6)

Country Link
US (1) US11621387B2 (zh)
EP (1) EP4305557A1 (zh)
JP (1) JP2024510078A (zh)
CN (1) CN116964597A (zh)
AU (1) AU2022233255A1 (zh)
WO (1) WO2022189511A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626366B2 (en) * 2021-06-22 2023-04-11 Silicon Laboratories Inc. Shielding using layers with staggered trenches
EP4355065A1 (en) * 2022-10-11 2024-04-17 Forschungszentrum Jülich GmbH Planar electrically floating qubit circuit structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102344884B1 (ko) 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
CN107683527A (zh) 2015-04-17 2018-02-09 耶鲁大学 无线约瑟夫逊参数转换器
EP3266063B1 (en) 2015-05-14 2020-03-18 D-Wave Systems Inc. Frequency multiplexed resonator input and/or output for a superconducting device
US9524470B1 (en) 2015-06-12 2016-12-20 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing
WO2017116439A1 (en) 2015-12-30 2017-07-06 Google Inc. Reducing surface loss and stray coupling in quantum devices using dielectric thinning
US10748961B2 (en) 2016-07-01 2020-08-18 Intel Corporation Interconnects below qubit plane by substrate bonding
WO2019032115A1 (en) 2017-08-11 2019-02-14 Intel Corporation QUANTIC BIT DEVICES WITH JOSEPHSON JUNCTION CONNECTED BELOW SUPPORT CIRCUITS
WO2019117973A1 (en) * 2017-12-17 2019-06-20 Intel Corporation Qubit vertical transmission line with two parallel ground planes
US10256392B1 (en) * 2018-03-23 2019-04-09 International Business Machines Corporation Vertical transmon qubit device
US10665769B2 (en) 2018-06-19 2020-05-26 Intel Corporation Quantum circuit assemblies with vertically-stacked parallel-plate capacitors
US10686007B2 (en) * 2018-06-20 2020-06-16 Intel Corporation Quantum circuit assemblies with at least partially buried transmission lines and capacitors
US10546992B2 (en) 2018-06-28 2020-01-28 International Business Machines Corporation Buried electrode geometry for lowering surface losses in superconducting microwave circuits
US10811588B2 (en) * 2018-08-06 2020-10-20 International Business Machines Corporation Vertical dispersive readout of qubits of a lattice surface code architecture
WO2022115278A1 (en) 2020-11-24 2022-06-02 D-Wave Systems Inc. Systems, articles, and methods for a tunable capacitor
EP4053865B1 (en) * 2021-03-02 2024-04-24 Imec VZW Trench capacitor device for a superconducting electronic circuit, superconducting qubit device and method for forming a trench capacitor device for a qubit device

Also Published As

Publication number Publication date
WO2022189511A1 (en) 2022-09-15
US11621387B2 (en) 2023-04-04
EP4305557A1 (en) 2024-01-17
US20220293844A1 (en) 2022-09-15
AU2022233255A1 (en) 2023-08-17
JP2024510078A (ja) 2024-03-06

Similar Documents

Publication Publication Date Title
US10714672B2 (en) Vertical transmon qubit device
US20190131511A1 (en) Superconductor-silicon interface control
US10784432B2 (en) Vertical josephson junction superconducting device
TWI767926B (zh) 量子電路組件、量子計算裝置及用於形成量子電路組件的方法
CN116964597A (zh) 具有低表面损耗的量子器件
US20190378874A1 (en) Vertical silicon-on-metal superconducting quantum interference device
US20190164959A1 (en) On-chip control logic for qubits
US9663346B1 (en) MEMs-based resonant FinFET
WO2019125498A1 (en) Wafer-scale integration of semiconductor-based josephson junctions
US11730067B2 (en) Qubit-optical-CMOS integration using structured substrates
US20200194654A1 (en) Vertical transmon qubit device with microstrip waveguides
CN116490955A (zh) 高透明度半导体金属界面
US20230122482A1 (en) Epitaxial josephson junction transmon device
CN114793470B (zh) 促进量子装置中谐振器频移的开关器件
US10002859B1 (en) Fin-FET resonant body transistor
US20230200260A1 (en) Scaled quantum circuits
US11678591B2 (en) Vacuum encapsulated Josephson junction
US20220102613A1 (en) Superconducting circuit provided on an encapsulated vacuum cavity
Ritter et al. Semiconductor Epitaxy in Superconducting Templates
US20240099161A1 (en) Josephson junction device and method of manufacturing the same
JP2024507629A (ja) 埋め込み光共振器を備えた量子トランスデューサ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination