CN116960135A - 直接型电子探测器 - Google Patents

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CN116960135A CN202210411536.7A CN202210411536A CN116960135A CN 116960135 A CN116960135 A CN 116960135A CN 202210411536 A CN202210411536 A CN 202210411536A CN 116960135 A CN116960135 A CN 116960135A
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electron detector
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胡立磊
张力
陈昌
任嘉莹
罗浒
张旭
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Shanghai Precision Measurement Semiconductor Technology Inc
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Shanghai Industrial Utechnology Research Institute
Shanghai Precision Measurement Semiconductor Technology Inc
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Abstract

本发明提供一种直接型电子探测器，包括：半导体叠层结构及外围信号测量电路；半导体叠层结构由下向上包括：半导体基底、U型截面的半导体电阻层、第一半导体层、第二半导体层、绝缘层、金属层、本征层及第三半导体层；第一半导体层形成于电阻层的凹槽中，第二半导体层形成于第一半导体层上，绝缘层形成于第二半导体层外侧，金属层形成于绝缘层外侧；电阻层及第一半导体层为第一掺杂类型，第二半导体层及第三半导体层为第二掺杂类型，第三半导体层及本征层形成电子吸收区，第一半导体层及第二半导体层形成雪崩区；外围信号测量电路包括计数器；半导体叠层结构与外围信号测量电路电连接。该结构可有效提高探测器的灵敏度及响应速度。

Description

直接型电子探测器
技术领域
本发明涉及半导体集成电路设计与制造技术领域，特别是涉及一种直接型电子探测器。
背景技术
直接型电子探测器(direct electron detetor)是一种以互补金属氧化物半导体(CMOS)工艺制成的数字成像系统。不必通过荧光体转换电子信号为光子信号再耦合的间接探测方式，可直接探测电子信号，将各种能量的电子直接入射至电子探测器中，通过入射电子自身的能量产生碰撞电离，引起被入射材料的电导率发生改变，形成电子空穴对。相比于间接型电子探测器，可提高冷冻电镜技术解析生物样品结构的空间分辨率和探测效率。常用于以电子探测为基础的表征测试中，如扫描电子显微镜(SEM)、透射电子显微镜(TEM)、扫描透射电子显微镜(STEM)及冷冻电镜中，用于收集电子的信号。
目前，直接型电子探测器多采用PIN结构对电子信号进行收集，PIN结构只探测，不对电子信号进行放大，所以灵敏度较低；另外，一般的直接型电子探测器需要使吸收层的厚度达几百微米比如300μm～600μm，从而实现在全耗尽的情况下得到尽可能小的器件电容，从而增加探测器的响应速度，然而较厚的吸收层，增加了载流子在电场作用下的运动距离，从另一方面又降低了探测器的响应速度。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种直接型电子探测器，用于解决现有技术中直接型电子探测器灵敏度及响应速度较低等的问题。
为实现上述目的及其他相关目的，本发明提供一种直接型电子探测器，所述直接型电子探测器包括：半导体叠层结构及外围信号测量电路；
所述半导体叠层结构由下向上包括：半导体基底、U型截面的半导体电阻层、第一半导体层、第二半导体层、绝缘层、金属层、本征层及第三半导体层；其中，所述U型截面的半导体电阻层自所述半导体基底表面向内延伸，所述第一半导体层形成于所述U型截面的半导体电阻层的凹槽中，所述第二半导体层形成于所述第一半导体层上，所述绝缘层形成于所述第二半导体层外侧，所述金属层形成于所述绝缘层外侧且与所述U型截面的半导体电阻层接触；所述U型截面的半导体电阻层及所述第一半导体层为第一掺杂类型，所述第二半导体层及所述第三半导体层为第二掺杂类型，所述第三半导体层及所述本征层形成电子吸收区，所述第一半导体层及所述第二半导体层形成雪崩区；
所述外围信号测量电路包括计数器；
所述半导体叠层结构与所述外围信号测量电路电连接在一起，其中所述U型截面的半导体电阻层上的所述金属层与所述计数器电连接，以实现所述外围信号测量电路对电信号的计数测量。
可选地，所述外围信号测量电路还包括运算放大电路，且所述运算放大电路分别与所述金属层及所述计数器电连接。
可选地，所述运算放大电路包括运算放大器。
可选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型；或所述第一掺杂类型为P型，所述第二掺杂类型为N型。
进一步地，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述U型截面的半导体电阻层的厚度介于5μm～50μm之间，掺杂浓度介于1E15/cm3～1E21/cm3之间；所述第一半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述第二半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述本征层的厚度介于10μm～60μm之间，掺杂浓度介于0～1E15/cm3之间；所述第三半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间。
可选地，所述半导体叠层结构还包括外围保护环，所述外围保护环设置于所述第三半导体层的外周，自上向下延伸至所述本征层的内部。
可选地，所述第三半导体层呈倒U型，且自所述本征层的表面向内延伸。
可选地，所述半导体叠层结构的半导体材料为硅；所述绝缘层的材料为氧化硅；所述金属层为铝层、钛层、钨层及金层中的一层单层或两层以上的叠层。
可选地，所述半导体叠层结构中形成有两个以上所述雪崩区，相邻两雪崩区之间通过所述半导体基底隔离，且相邻两金属层之间通过所述绝缘层隔离。
可选地，所述外围信号测量电路设置于PCB板上，并通过所述PCB板上的焊盘与所述半导体叠层结构打线连接；或所述外围信号测量电路集成于ASIC中，并通过所述ASIC上的焊盘与所述半导体叠层结构打线连接。
如上所述，本发明的直接型电子探测器，通过设置雪崩区，可有效实现对入射电子的雪崩倍增，提高探测灵敏度；另外，可减小本征层的厚度，如达到30μm，满足具有50keV能量的电子吸收能力，也可以根据所要探测的电子的能量，设置为其他本征层厚度；本征层厚度减小使电子迁移路程变短，缩小电子渡越时间，从而提高探测器的信号读取速度。
附图说明
图1显示为本发明的直接型电子探测器中半导体叠层结构的一示例的结构示意图。
图2显示为本发明的直接型电子探测器中半导体叠层结构的另一示例的结构示意图。
图3显示为本发明的直接型电子探测器中外围信号测量电路的一示例的结构示意图。
图4显示为本发明的直接型电子探测器中外围信号测量电路的另一示例的结构示意图。
图5显示为本发明的直接型电子探测器的半导体叠层结构的物理原理图。
图6显示为本发明的直接型电子探测器的等效电路图，其中半导体叠层结构中包括两个以上雪崩区。
图7显示为本发明的直接型电子探测器的等效电路图，其中半导体叠层结构中只有一个雪崩区。
图8至图10显示为制备本发明的直接型电子探测器中半导体叠层结构过程中各步骤的截面结构示意图。
图11显示为本发明的直接型电子探测器的半导体叠层结构在无入射电子时，其内部的电势分布图，其中横坐标为半导体叠层结构的深度，纵坐标为电压。
图12显示为本发明的直接型电子探测器的半导体叠层结构在无入射电子时，其内部的电场分布图，其中横坐标为半导体叠层结构的深度，纵坐标为电场强度。
图13显示为本发明的直接型电子探测器发生雪崩击穿时，器件的电流分布和响应，其中横坐标为瞬态时间，左纵坐标为入射电子的电流，右纵坐标为器件内部的电流。
元件标号说明
100 半导体叠层结构
101 半导体基底
102 U型截面的半导体电阻层
103 第一半导体层
104 第二半导体层
105 绝缘层
106 金属层
107 本征层
108 第三半导体层
109 电子吸收区
110 雪崩区
111 外围保护环
200 外围信号测量电路
201 计数器
202 运算放大电路
203 运算放大器
204 PCB板
205 焊盘
206 ASIC
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
如图1至图4所示，本发明提供一种直接型电子探测器，所述电子探测器包括：半导体叠层结构100(如图1及图2所示)及外围信号测量电路200(如图3及图4所示)；
所述半导体叠层结构100由下向上包括：半导体基底101、U型截面的半导体电阻层102、第一半导体层103、第二半导体层104、绝缘层105、金属层106、本征层107及第三半导体层108；其中，所述U型截面的半导体电阻层102自所述半导体基底101表面向内延伸，所述第一半导体层103形成于所述U型截面的半导体电阻层102的凹槽中，所述第二半导体层104形成于所述第一半导体层103上，所述绝缘层105形成于所述第二半导体层104外侧，所述金属层106形成于所述绝缘层105外侧且与所述U型截面的半导体电阻层102接触；所述U型截面的半导体电阻层102及所述第一半导体层103为第一掺杂类型，所述第二半导体层104及所述第三半导体层108为第二掺杂类型，所述第三半导体层108及所述本征层107形成电子吸收区109，所述第一半导体层103及所述第二半导体层104形成雪崩区110；所述本征层107可以为非故意掺杂的材料层，即高阻值半导体材料，也可以是第二掺杂类型的轻掺杂层；
所述外围信号测量电路200包括计数器201；
所述半导体叠层结构100与所述外围信号测量电路200电连接在一起，其中所述U型截面的半导体电阻层102上的所述金属层106与所述计数器201电连接，以实现所述外围信号测量电路200对电信号的计数测量。
这里需要说明的是所述第一掺杂类型与所述第二掺杂类型相反。即若所述第一掺杂类型为N型，则所述第二掺杂类型为P型；若所述第一掺杂类型为P型，则所述第二掺杂类型为N型。
这里以所述第一掺杂类型为N型，所述第二掺杂类型为P型对本发明的直接型电子探测器进行说明，如图5至图7所示，电子从所述第三半导体层108进入所述半导体叠层结构100的电子吸收区109，在电场作用下，电子流漂移进入半导体叠层结构100的雪崩区110，雪崩区PN结(由所述第一半导体层103及所述第二半导体层104形成的PN结)两端电压略大于PN结的击穿电压，形成雪崩现象；形成雪崩后雪崩区110的PN结导通，电流流过所述半导体叠层结构100中的所述U型截面的半导体电阻层102，探测出信号；此时，雪崩区110的PN结两端的偏置电压下降，雪崩截止，U型截面的半导体电阻层102上的电流消失，雪崩区110的PN结两端反偏电压升高至原来水平，等待接收下一次电子入射形成雪崩效应；探测到的信号输送至外围信号测量电路200中的计数器201进行计数测量。本发明的直接型电子探测器通过设置雪崩区，可有效实现对入射电子的雪崩倍增，提高探测灵敏度；另外，可减小本征层的厚度，如达到30μm，满足具有50keV能量的电子吸收能力，也可以根据所要探测的电子的能量，设置为其他本征层厚度；本征层厚度减小使电子迁移路程变短，缩小电子渡越时间，从而提高探测器的信号读取速度。
作为示例，可以选择任意适合的半导体材料制备所述半导体叠层结构100，例如硅材料、锗材料、砷化镓材料、三五族化合物材料、碳化硅材料等等。本实施例中优选采用硅材料。所述绝缘层105的材料也可以选择任意适合的绝缘材料，例如氧化硅、氮化硅等等，本实施例中优选采用氧化硅材料。所述金属层106作为电极引出材料，可以选择任意适合用于电极制备的材料，例如铝层、钛层、钨层及金层中的任意一层单层结构或两层以上的叠层结构。
作为一较佳示例，当所述第一掺杂类型为N型，所述第二掺杂类型为P型，其中，所述U型截面的半导体电阻层102的厚度介于5μm～50μm之间，掺杂浓度介于1E15/cm3～1E21/cm3之间；所述第一半导体层103的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述第二半导体层104的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述本征层107的厚度介于10μm～60μm之间，掺杂浓度介于0～1E15/cm3之间；所述第三半导体层108的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间。这里需要说明的是当所述本征层107的掺杂浓度不为0时，其掺杂类型为第二掺杂类型，即这里为P型。
作为示例，所述金属层106的厚度介于0.5μm～10μm之间。
作为较佳示例，所述半导体叠层结构100还包括外围保护环111，所述外围保护环111设置于所述第三半导体层108的外周，自上向下延伸至所述本征层107的内部。所述外围保护环111的具体形状、大小、掺杂浓度等参数可根据实际需要进行设置，只要能起到防止设置于其内部的结构被击穿的效果即可。
如图2所示，作为较佳示例，所述第三半导体层108呈倒U型，且自所述本征层107的表面向内延伸。通过加深第三半导体层108边缘离子注入的深度，形成U型，可以改变边缘处电势分布，降低边缘处电场强度，从而提高器件击穿电压，降低被击穿的风险。
如图1、图2及图6所示，根据实际需要，所述半导体叠层结构100中可以形成有两个以上所述雪崩区110，相邻两雪崩区110之间通过所述半导体基底101隔离，此时，位于相邻两U型截面的半导体电阻层102上的两金属层106之间通过所述绝缘层105隔离，每个雪崩区110均与相应的一个U型半导体电阻层102及一个计数器201电连接。该结构相当于多个雪崩结构并联，多个U型截面的半导体电阻层102测得的信号被多个计数器201计数测量，多个计数器201计数测量的数据接入微处理器(MPU)中进行进一步处理，其总和即为最终的信号值大小。所述雪崩区110的数量以及排布方式根据实际需要进行设置，在此不作限制，较佳地，所有所述雪崩区110可以以阵列排布的方式设置。
如图8至图10所示，作为一具体示例，以所述第一掺杂类型为N型，所述第二掺杂类型为P型为例对所述半导体叠层结构100的制备方法进行说明，该制备方法包括：如图8所示，首先，提供半导体基底101；然后自该半导体基底101表面向内进行N型离子掺杂，形成N型离子掺杂区，可根据实际需要设置该N型离子掺杂区的数量、大小、深度及排布方式等参数；接着在该N型离子掺杂区所在区域表面向内进行N型离子中掺杂，形成第一半导体层103，剩余的N型离子掺杂区形成为U型截面的半导体电阻层102；如图9所示，于得到的结构表面形成一层绝缘材料层，并对该绝缘材料层进行图形化刻蚀，形成绝缘层105，该绝缘层105裸露所述第一半导体层103的表面；接着沉积一层金属材料层，并对该金属材料层进行图形化刻蚀，形成金属层106，该金属层106形成于绝缘层105外侧且与U型截面的半导体电阻层102接触，以实现后续通过该金属层106对U型截面的半导体电阻层1102的电性引出；如图10所示，接着，于所得结构表面形成第二半导体层104，该第二半导体层104形成于所述绝缘层105暴露的所述第一半导体层103的上面；如图1及图2所示，接着，于所得结构表面沉积一层本征材料层，作为本征材料区；最后自该本征材料区表面向内进行P型离子重掺杂，形成第三半导体层108，剩余的本征材料区形成为本征层107。形成所述半导体叠层结构后可对其进行封装，形成半导体芯片，然后根据引出电极的位置采用打线方式与外围信号测量电路电连接。
作为示例，所述外围信号测量电路200还包括运算放大电路202，且所述运算放大电路202设置于所述U型截面的半导体电阻层102及所述计数器201之间，以实现对测量信号的放大。如图7所示，作为一具体示例，所述运算放大电路202包括运算放大器203，该运算放大器203分别与电容与电阻并联。
作为示例，所述外围信号测量电路200可以采用现有常见的电路结构实现，如图3所示，可以设置于PCB板204上，并通过所述PCB板204上的焊盘205与所述半导体叠层结构100打线连接，该封装方式工艺成熟，易于实现，封装效率及质量较佳；如图4所示，也可以集成于ASIC 206中，并通过焊盘205与所述半导体叠层结构100打线连接。
本实施例针对如下半导体叠层结构100的具体参数进行仿真验证，参见表一。
表一
从仿真结果中可以看出，如图11所示，曲线的第一部分A相当于电子吸收区电压，电子吸收区的偏置电场为初始电信号产生提供条件，曲线的第二部分B相当于PN结电压，PN结偏置电压较大，为雪崩效应提供条件。如图12所示，在整个半导体叠层结构的电场强度分布中，PN结的电场强度较大。如图13所示，曲线A为在器件发生雪崩击穿时，器件金属层电极相应的电流随时间变化曲线，曲线B为入射电子电流随时间变化曲线，信号上升时间为0.88ps，可大幅提高响应速度，信号电流强度为3mA级别。
综上所述，本发明提供一种直接型电子探测器，通过设置雪崩区，可有效实现对入射电子的雪崩倍增，提高探测灵敏度；另外，由于雪崩区的雪崩倍增效应可减小本征层的厚度，如达到30μm，满足具有50keV能量的电子吸收能力，也可以根据所要探测的电子的能量，设置为其他本征层厚度；本征层厚度减小使电子迁移路程变短，缩小电子渡越时间，从而提高探测器的信号读取速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种直接型电子探测器，其特征在于，所述直接型电子探测器包括：半导体叠层结构及外围信号测量电路；
所述半导体叠层结构由下向上包括：半导体基底、U形截面的半导体电阻层、第一半导体层、第二半导体层、绝缘层、金属层、本征层及第三半导体层；其中，所述U型截面的半导体电阻层自所述半导体基底表面向内延伸，所述第一半导体层形成于所述U型截面的半导体电阻层的凹槽中，所述第二半导体层形成于所述第一半导体层上，所述绝缘层形成于所述第二半导体层外侧，所述金属层形成于所述绝缘层外侧且与所述U型截面的半导体电阻层接触；所述U型截面的半导体电阻层及所述第一半导体层为第一掺杂类型，所述第二半导体层及所述第三半导体层为第二掺杂类型，所述第三半导体层及所述本征层形成电子吸收区，所述第一半导体层及所述第二半导体层形成雪崩区；
所述外围信号测量电路包括计数器；
所述半导体叠层结构与所述外围信号测量电路电连接在一起，其中所述U型截面的半导体电阻层上的所述金属层与所述计数器电连接，以实现所述外围信号测量电路对电信号的计数测量。
2.根据权利要求1所述的直接型电子探测器，其特征在于：所述外围信号测量电路还包括运算放大电路，且所述运算放大电路分别与所述金属层及所述计数器电连接。
3.根据权利要求1所述的直接型电子探测器，其特征在于：所述运算放大电路包括运算放大器。
4.根据权利要求1所述的直接型电子探测器，其特征在于：所述第一掺杂类型为N型，所述第二掺杂类型为P型；或所述第一掺杂类型为P型，所述第二掺杂类型为N型。
5.根据权利要求4所述的直接型电子探测器，其特征在于：所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述U型截面的半导体电阻层的厚度介于5μm～50μm之间，掺杂浓度介于1E15/cm3～1E21/cm3之间；所述第一半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述第二半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间；所述本征层的厚度介于10μm～60μm之间，掺杂浓度介于0～1E15/cm3之间；所述第三半导体层的厚度介于0.1μm～10μm之间，掺杂浓度介于1E17/cm3～1E22/cm3之间。
6.根据权利要求1所述的直接型电子探测器，其特征在于：所述半导体叠层结构还包括外围保护环，所述外围保护环设置于所述第三半导体层的外周，自上向下延伸至所述本征层的内部。
7.根据权利要求1所述的直接型电子探测器，其特征在于：所述第三半导体层呈倒U型，且自所述本征层的表面向内延伸。
8.根据权利要求1所述的直接型电子探测器，其特征在于：所述半导体叠层结构的半导体材料为硅；所述绝缘层的材料为氧化硅；所述金属层为铝层、钛层、钨层及金层中的一层单层或两层以上的叠层。
9.根据权利要求1所述的直接型电子探测器，其特征在于：所述半导体叠层结构中形成有两个以上所述雪崩区，相邻两雪崩区之间通过所述半导体基底隔离，且相邻两金属层之间通过所述绝缘层隔离。
10.根据权利要求1所述的直接型电子探测器，其特征在于：所述外围信号测量电路设置于PCB板上，并通过所述PCB板上的焊盘与所述半导体叠层结构通过打线连接；或所述外围信号测量电路集成于ASIC中，并通过所述ASIC上的焊盘与所述半导体叠层结构打线连接。
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