CN116955224A - 一种eeprom存储器中存储数据的方法 - Google Patents

Abstract

电可擦除可编程只读存储器中存储数据的方法，包括将接收的高速缓存行存储到高速缓存器，每一高速缓存行与只读存储器的多个块的一个标识块中的一个地址相关；在高速缓冲缓存器为满时，将与一个同样标识的块相关的每一高速缓存行从缓存器拷贝到多个保持缓存器的一个同样的保持缓存器；将缓存器中的每一个所复制的高速缓存行标记为无效；将同一保持缓存器中的标识为无效的每一高速缓存行用来自同一所标识的块的一个对应的有效的高速缓存行来替换；擦除同一所标识的块；将同一保持缓存器复制到同一所标识的块。

Description

一种EEPROM存储器中存储数据的方法

本发明涉及计算机系统，特别涉及将一个快速EEPROM 存储器阵列用作计算机系统中的主存储器的方法和装置。

近来，快速电可擦可编程只读存储器（EEPROM）存储设备作为一种新型的永久存储器已被应用到存储器阵列中。一个快速EEPROM存储器阵列由大量的浮栅金属-氧化物-硅场效应晶体管器件构成，这些器件利用在不同的存储器状态下访问单个单元并设置那些单元的存储器晶体管的电路，以典型的行和列形式排列成存储器单元。这种晶体管可通过在浮栅上存储电荷而被编程。当该阵列被断电时，该电荷被保持。在读取该器件时可检测该电荷的有（一个“0”或被编程状态）或无（一个“1”或擦除状态）。

这些阵列被设计成用于完咸以前由数字系统，特别是计算机系统中的其它形式的存储器完成的多种操作。例如，快速存储器正被用于取代计算机系统的各种只读存储器，如基本输入输出启动（BIOS ）存储器。适当编程快速存储器的能力提供了优于大多数现有EPROM存储器的优点。最近，快速存储器已被用于提供更小更轻而功能上等同于一个机电硬盘驱动器的存储器。由于快速存储器读取速度更快而且对于物理损伤不象机电硬盘驱动器那样敏感，从而使其非常有用。在空间非常宝贵且重量尤其重要的便携式计算机中，快速硬盘驱动存储器尤为重要。

通常，一个快速EEPROM存储器阵列被分成多个相互连接的数据块，以使存储器单元的每个数据块可被同时擦除。这种擦除将数据块中的所有单元置为被擦除状态。此后，一个单元可单独被编程以存储数据。由于一个存储器阵列数据块的所有晶体管是为了被同时擦除而连在一起的，所以一个被编程状态下的单元不能被转换到擦除状态，直到该阵列的整个数据央被擦除为止。然而，一个机电硬盘驱动器典型地将信息存储在磁盘的第一区域并在该信息发生变化时重写该盘的同一区域，对于一个快速EEPROM存储器阵列来说，不擦除与无效信息一起保存在该数据块中的所有有效信息是不可能的。因此，在现有技术中，当数据项的信息发生变化时，新信息被写到一个新的存储器区域，而不是盖写在旧数据上；并且将该旧数据标记为无效。然后，在一个数据块的足够多的部分被标记为无效并且只有在保留在该数据块中的所有有效信息被写到新的存储器区域之后，才可以擦除整个数据块。

通常，可以以与动态随机存取存储器（DRAM）相同的速率和大于机电硬盘驱动器的速率来读快速存储器，因为对一个行列阵列的访问要比访问一个旋转磁盘快得多。但是，由于对一个快速设备进行写操作所需的电平非常大，所以即使是写到快速存储器的一个空数据块上所花费的时间也比写到DRAM上花费的时间长。而且，由于变化的数据没有直接覆盖一个快速存储器数据块中的无效数据，而是被写到一个新的区域，旧数据被无效掉，且带有无效数据的数据块最终被擦除，所以写到快速存储器的平均时间要比写到 DRAM的平均时间长得多。

这样，虽然快速存储器在计算机系统中已被用于实现多种功能，但是还没有被用作主存储器，尽管它不需要刷新周期和附带的功率消耗并提供了数据的永久存储。人们认为用于快速存储器写操作的时间太长以致于不能将快速存储器用作主存储器。

人们希望在计算机系统中将快速存储器用作主存储器。因此，本发明的一个目的是提供在计算机系统中用于将快速存储器用作主存储器的装置和方法。

根据本发明，一种在一个快速电可擦除可编程只读存储器中存储数据的方法，包括如下步骤:

a）将所接收的高速缓存行存储到一个高速缓冲缓存器，其中每一个高速缓存行与非易失性存储器的多个块的一个所标识块中的一个地址相关；

b）在达到一个阈值的状态时，将与一个同样所标识的块相关的每一高速缓存行从该高速缓冲缓存器拷贝到多个保持缓存器的一个同样的保持缓存器；

c）将该高速缓冲缓存器中的每一个所复制的高速缓存行标记为无效；

d）将该同一保持缓存器中的标识为无效的每一高速缓存行用来自该同一所标识的块的一个对应的有效的高速缓存行来替换；

e）擦除该同一所标识的块；以及

f）将该同一保持缓存器复制到该同一所标识的块。

附图说明

通过参照下列附图的详细说明，可以更好地理解本发明的目的和特征。在这几个图中，相似的元件用相似的标记来表示。

图1是依据本发明设计的计算机系统的方框图。

图2是依据本发明而设计的、用作图1所示系统的主存储器的快速存储器阵列的方框图。

图3是用于说明依据本发明而设计的快速存储器阵列中的数据存储的示意图。

图4是用于说明依据本发明的方法的流程图。

下面的部分详细描述中使用了符号标记来表示对一个计算机存储器中数据位的操作。这些描述和表示方法是数据处理领域的技术人员用来向本领域其他技术人员表达其工作实质内容的最有效的方法。所述的操作是那些需要物理量的物理控制的操作。尽管不是必然的，但这些物理量通常采用能被存储、传送、组合、比较及进行其它操作的电或磁信号的形式。主要是常用的缘故，将这些信号作为位（BIT）、数值（VALUE）、元素（ELEMENT）、符号（SYMBOL）、字符（CHARACTER）、项（TERM）、数字（NUMBER）等已证明是很方便的、但是，应当记住所有这些及相似的项是与适当的物理量相关的，并且它们只是为方便地应用这些物理量而采用的标记。

而且，所执行的操作通常是针对项（TERM）的，如相加或比较，它们通常与操作员所进行的思维操作有关。在这里描述的构成本发明的一部分的操作中，在大多数情况下不需要或不希望加入了操作员的因素；这些操作是机器操作。用于执行本发明操作的有用机器包括通用的数字计算机或其它类似的设备。应当记住在所有情况下操作计算机的方法操作与计算方法本身之间的区别。本发明涉及一种用于操作计算机以在处理电或其它（如机械，化学）物理信号的过程中产生其他所需的物理信号的方法和装置。

现参照图1，说明依据本发明的一个实施例而配置的计算机系统10。所示的系统10包括一个执行各种指令以控制系统10的操作的中央处理单元11。中央处理单元11通常通过一条处理器总线与一个桥接电路14相连接，该桥接电路控制对一个适用于在系统10各种部件之间传送信息的输入/输出总线12的访问。在图1中，总线12最好是外围部件互连（PCI）总线或其它尤其适于提供数据快速传送的局部总线。在图1选择这种总线的目的只是为了进行说明。在一个典型的系统10 中，各种不同的输入/输出设备被连接到总线12 上，作为总线主控器和总线受控器电路。例如，在本示例中，永久存储器15可被连接到PCI总线12上作为一个总线受控器电路。其他的输入/输出设备，如声音板（ SOUND BOARDS）、帧缓冲存储器等也可连接到总线12上。

桥接电路14也可由一条存储器总线通过一个次级高速缓冲存储器16（通常称作L2 ，高速缓冲存储器）而被连接到主存储器13。主存储器13一般由动态随机存取存储器（DRAM）按照本领域技术人员所公知的方式排列构成，以在向系统10提供电源期间存储信息。在本发明中，主存储器13是一个依据本发明而设计的快速EEPROM存储器阵列。

图2是一个快速EEPROM 存储器模块20的方框图，该存储模块20可用作图1所示的主存储器13。该模块20通过一个快速控制器21与存储器总线相连。快速控制器21从存储器总线向高速缓冲存储器23、从―高速缓冲存储器23向保持缓冲存储器25以及从保持缓冲存储器25向快速存储器阵列27写入数据。快速控制器 21还从快速存储器阵列27向保持缓冲存储器 25中写入数据。除了写操作以外，控制器21还对高速缓冲存储器23、保持缓冲存储器 25和快速存储器阵列27按照这种顺序对其中的每一个进行读操作。

为了完成其操作，快速控制器21可包括多个部件电路，在现有技术中已经详细描述了这些电路。例如，控制器21可利用一个微处理器和局部缓冲存储器来执行与局部只读存储器或固件控制下的模块相关的操作。可选择地，控制器21也可以包括一个徵控制器和用于执行与该模块相关的各种功能的状态机。该控制器能够执行的功能包括访问`高速缓冲存储器23、保持缓冲存储器25和快速存储器阵列27中的每一个；一旦进行访问，就对―高速缓冲存储器23、保持缓冲存储器 25和快速存储器阵列27中的每一个进行读操作；一旦进行访问，就对―高速缓冲存储器23、保持缓冲存储器25和快速存储器阵列27中的每一个进行写操作。控制器21还能够以一种后面将要描述的方式擦除快速存储器阵列的多个数据块中的每一个。此外，控制器21还包括以完成每个功能所需的各个步骤的逻辑（无论是以软件、固件还是硬件形式）。后面将详细描述这些步骤。

图3是用于说明数据被存入图⒉所示的模块20的高速缓冲存储器23、保持缓冲存储器25和快速存储器阵列27中的方式的示图。可以看到，模块20包括一个用于在较佳实施例中存储数据行的超高速缓冲存储器23。在一个基于INTEL微处理器，如PENTIUM处理器的系统中，主存储器 13可以被用来接收从第二级（L2）高速缓冲存储器发送的等于32字节的数据行。尽管从一个L2 高速缓冲存储器提供数据不是必须的，但本发明的一个实施例仍采用此方案。在任何特定下，所提供的数据行的大小可以改变，如果是这样，则高速缓冲存储器 23的每个数据行的大小也会发生变化以使得―高速缓冲存储器数据行的大小等于所述实施例中的一行数据。

本实施例中所示的高速缓冲存储器23是一个完全相联的DRAM高速缓冲存储器，使得向主存储器发送的一行数据可被放在任何可用存储位置上。一个已写入数据的存储位置其中包括一个有效位，一个作为快速EEPROM存储器的一个数据块内的偏移量的标记地址，一个块地址和数据。在高速缓冲存储器23中，一个用于一行数据的存储位置是可用的，并且如果对于已存入高速缓冲存储器的一行数据来说其标记地址与块地址相匹配或是一个高速缓冲存储器数据行为无效，则可以通过控制器21对该位置进行写操作。

如图3所示,模块20在阵列27中包括4个单独的快速EEPROM存储器块27a-27d。在任一个现实的阵列27中，可能会提供大量的快速 EEPROM块，其数量足以应付系统使用的任意大小的主存储器；此处所示的数量只是为了进行说明，在任何情况下，都可以看到（从BLK项)`。高速缓冲存储器23存储了来自4个数据块0-3的每一个的数据行；这些块可能是所述的4个快速存储器阵列块27a ~ 27d 中的任意一个，如图3所述的实施例所示，高速缓冲存储器23是一个完全相联的高速缓冲存储器，使得﹐高速缓冲存储器的任一数据行都能保持被写到任何地址的数据，在示例中（参看高速缓冲存储器23中的V或有效项），在高速缓冲存储器中除了一个数据行以外都是有效的。因此，寻址到该标记地址的数据以及在任何有效行的数据块可以被存到高速缓冲存储器23中。这样，对块0中标记地址00000000的写入将使要存入的数据代替了当前存在高速缓冲存储器23中最高数据行的数据位置中的数据。同样，控制器21对图中行的左侧V项位置中前缀1的任一个标记地址和块地址的写入被称为一次高速缓冲存储器命中，并且将使要被存入所寻址行的数据代替了当前存在该行位置上的数据。为了更好地理解模块20的操作，我们将参考图4的流程图。

在控制器21尝试将数据写入高速缓冲存储器23失中的情况下，举例说明了一个能够写入的数据行，高速缓冲存储器23的倒数第四个数据行左侧V项位置的前缀为0，表明当前存在该位置上的数据是无效的。

一旦高速缓冲存储器23中存满了有效数据，控制器21就将那些高速缓冲存储器23中被寻址到该高速缓冲存储器中具有最大行数的数据块的数据行写入多个保持缓冲存储器25a、25b和 25c中的一个中，这些保持缓冲存储器一起组成了图2所示的保持缓冲存储器25。象―高速缓冲存储器 23一样，这些保持缓冲存储器也可以是DRAM，如快速存储器的数据块一样，保持缓冲存储器的个数随各个系统而变；此处的个数3只是为了举例说明。但是，应当注意每个保持缓冲存储器的大小与快速存储器的数据块的大小相同(包含相同的行数）。在较佳实施例中，控制器21被设计成将要存入快速存储器阵列的一个数据块中的数据写入一个不包含数据或包含无效数据的各个保持缓冲存储器中的一个中。这些数据被写入下一个可用的空保持缓冲存储器中。由于这些数据都被编址指向一个快速存储器数据块，所以在任何时间任一个保持缓冲存储器都存储只指向一个数据块的数据。

在高速缓冲存储器 23中存满了有效数据而且达到了一个快速存储器数据块的行数闼值时，所设计的用于控制从高速缓冲存储器23向保持缓冲存储器25 写入数据的算法开始进行写。作为一条一般规则，闼值等于可以存入一个快速存储器数据是的数据行数。为了允许执行该算法以便于选择在。高速缓冲存储器被填满时的每数据块的最大行数或在`高速缓冲存储器被填满之前的阅值，控制器21包括一个存储器30，对于快速存储器阵列中的每个数据块，该存储器用于存储当前存在:高速缓冲存储器 23中的有效数据行数。该存储器可以是局部存储器中的一个数据结构，一组寄存器，或用于存储在执行这样的一个过程中所用的数据的任何装置。一个特定数据块的行数用计数存储器30来表示，可以通过在将该数据块的一行新数据存入高速缓冲存储器23时就增加该特定数据块的值来设置行数。

保持缓冲存储器25a、25b和25c 中的每一个都被设计成保存其行数和一个快速存储器数据块的行数相等的一个数。在从高速缓冲存储器23向一个保持缓冲存储器写入数据行时，保持缓冲存储器被标记为有效（参看保持缓冲存储器25a的左上角），表示有效数据行被存入缓冲存储器中;并且该数据所寻址的快速存储器数据块的标识被存入保持缓冲存储器中（参看保持缓冲存储器25a最上行的BLK#）。在每个数据行被写到保持缓冲存储器中时，该数据行被标记为有效;并且此次写操作所对应的高速缓冲存储器23的数据行被标记为无效，计数存储器30 中为该数据块所保存的数减1，这样就允许保留适当的读命令，根据该命令，只要在―高速缓冲存储器中该数据行保持有效，对一个指向主存储器模块20的特定地址的读操作就将从“高速缓冲存储器23中读出数据并停止操作，如果高还缓冲存储器数据行是无效的，则在保持缓冲存储器中试着对被寻址的数据块进行读操作；如果发现了有效数据行，则该操作是成功的，并在保持缓冲存储器级上停止该操作。如果高速缓冲存储器和保持缓冲存储器在该地址都不包含有效数据行，则读取快速存储器阵列的所寻址块。以这种方式，总是对最新的数据进行读操作。

一旦高速缓冲存储器23中具有最大行数的数据块的所有有效数据行已从。高速缓冲存储器 23 写入了保持缓冲存储器并被标记为有效，在―高速缓冲存储器23中就将这些被写的数据行标记为无效，并且对于快速存储器的该数据块计数存储器30 数值递减为0。控制器 21测试保持缓冲存储器中的无效数据行。如果在保持缓冲存储器中存在一些无效数据行（例如，图3中缓冲存储器25 a的第7行为无效），则控制器 21读取被寻址的快速存储器数据块27a（或27b,27c,27d)中的那些无效数据行并将从那些数据行中读出的数据写入保持缓冲存储器中的同一无效数据行中。以这种方式，保持缓冲存储器中存满了有效数据。

一旦保持缓冲存储器的所有数据行中都已存满了有效数据，控制器21就利用软件、固件或硬件等适当的处理过程来擦除这些数据所指向的快速存储器数据块。保持缓冲存储器一直将指向快速存储器数据块的数据保持到擦除该数据块为止，一旦控制器21完成了对快速存储器数据块27的擦除，控制器21就将数据从保持缓冲存储器写到空的数据块中。在将每个数据行从保持缓冲存储器写到快速存储器数据块中时，快速存储器数据块中的该数据行被标记为有效而保持缓冲存储器中的该数据块被标记为无效。当保持缓冲存储器中的所有数据行都被标记为无效时，该保持缓冲存储器被标记为无效且可以用来存储来自指向任何快速存储器数据块的―高速缓冲存储器23的数据。

在本发明的较佳实施例中，在将一个保持缓冲存储器的数据写到所寻址的快速存储器数据块中之前,控制器检测高速缓冲存储器23以确定存在保持缓冲存储器中的任一有效数据行在高速缓冲存储器中是否也有效。由于高速缓冲存储器中的数据行在被写入保持缓冲存储器之后即被标记为无效，现在存在于高速缓冲存储器中的任何有效数据行一定比保持缓冲存储器中该地址的数据新。如果是这样，那些数据行被从高速缓冲存储器写到保持缓冲存储器中，保持缓冲存储器中的该数据行被标记为有效，且在数据被写到快速存储器数据块中之前，高速缓冲存储器中的该数据行被标记为无效，使得最新数据（而不是旧数据）最终被存入快速存储器数据块中。

在任何时候，可针对主存储器模块20中的一个地址进行读取.控制器首先在.高速缓冲存储器23中尝试读操作。如果在高速缓冲存储器23中发现了具有该地址的有效数据行，则从高速缓冲存储器23中读出该数据并将其放至存储器总线上。即使该数据行中的数据刚刚被写到保持缓冲存储器中并在保持缓冲存储器中被标记为有效，如果在高速缓冲存储器23中该数据行还没有被标记为无效，那么也要从高速缓冲存储器23中读出该数据行。由于在高速缓冲存储器和保持缓冲存储器的所寻址的数据行中存有相同的数据，所以该数据保持有效；并且读操作的执行时间(LATENCY）保持在尽可能短的时间内。如果在―高速缓冲存储器23中这种搜索失中，则控制器通过读取保持缓冲存储器而继续工作。控制器首先查找一个标记为有效的数据块地址。如果找到了，则控制器检查对应于被读出的数据行地址的标记。如果发现了一个有效的所寻址的数据行，则读取该数据行并将其放至存储器总线上.如果在保持缓冲存储器中的读操作失中，则控制器继续在所寻址的快速存储器数据块27a,27b,27c或27d中进行读操作。当满足匹配条件时，就从快速存储器数据块中读出该数据行。

应当注意在擦除任何一个快速存储器数据块和从保持缓冲存储器向该数据块写入数据的过程中，还可能发生该模块的其它操作。例如，由控制器21运行的某些进程可能被重复以致于也可能对于另一个快速存储器数据块发生第二个擦除过程，在高速缓冲存储器23级中可能出现读和写操作，而保持缓冲存储器和快速存储器数据块并没有参与该擦除和重写过程。

正如本领域技术人员所理解的，由于这里所述的独特配置，一个包括一快速存储器阵列27的模块20能够响应在当前中央处理单元所能够操作的范围之内的读操作和写操作。该读操作以同于DRAM 主存储器的操作速度被执行。因为最初的写操作是直接针对DRAM高速缓冲存储器23的，所以在高速缓冲存储器23完全填满之前可以以同于DRAM主存储器的速度执行写操作。其它能够快写的存储器可被用来代替 DRAM作为高速缓冲存储器。利用-一个在保持缓冲存储器和快速存储器块的大小相对较大的高速缓冲存储器，响应一个要达到的数据块大小的临界值时，相比于其变为空的情况该高速缓冲存储器被填满的可能性越小。因此，从高速缓冲存储器23向保持缓冲存储器25写数据通常作为一个不会减慢读或写高速缓冲存储器的速度的后台过程。

而且，如本领域技术人员所注意到的，对保持缓冲存储器的写过程被设计成删除，故在擦除该快速存储器块之前要求从快速存储器块向保持缓冲存储器回写有效数据行是可能的。如果该数据块的阈值触发了从惇高速缓冲存储器向保持缓冲存储器的写操作，则由于所选择的阅值等于填满一个快速存储器阵列数据块或一个保持缓冲存储器所需的数据行数，所以该保持缓冲存储器中存满了有效数据行并且不需要从快速存储器块回写。

但是，既使在.高速缓冲存储器被填满而使得对.高速缓冲存储器的写操作占用了控制器21时，其总速度仍足以跟得上个人计算机的中央处理单元。这是由于从高速缓冲存储器 23的写操作是直接指向可进行快写的第二级DRAM缓冲存储器的。最后，对快速EEPROM 数据块的写操作只在后台进行以致这些操作通常不会减慢进程的速度。

尽管已经以较佳实施例的形式详细描述了本发明，但是应该理解，本领域的技术人员在不偏离本发明构思和范围的情况下对本发明作出各种修改和改进是可能的。因此，本发明的保护范围应限定在下述的权利要求书的范围内。

Claims (7)

1.一种在一个快速电可擦除可编程只读存储器中存储数据的方法，包括如下步骤：

a）将所接收的高速缓存行存储到一个高速缓冲缓存器，其中每一个高速缓存行与非易失性存储器的多个块的一个所标识块中的一个地址相关；

b）在达到一个阈值的状态时，将与一个同样所标识的块相关的每一高速缓存行从该高速缓冲缓存器拷贝到多个保持缓存器的一个同样的保持缓存器；

c）将该高速缓冲缓存器中的每一个所复制的高速缓存行标记为无效；

d）将该同一保持缓存器中的标识为无效的每一高速缓存行用来自该同一所标识的块的一个对应的有效的高速缓存行来替换；

e）擦除该同一所标识的块；以及

f）将该同一保持缓存器复制到该同一所标识的块。

2.权利要求1的方法，其特征在于步骤a），还包括以下步骤：

i）以一个所选择接收的高速缓存行替换一个高速缓冲缓存器行项，如果该高速缓冲缓存器行项具有与该所选择接收的高速缓存行相同的地址和相同的所标识的块的话；以及

ii）如果没有一个高速缓冲缓存器行项具有与该所选择接收的高速缓存行相同的地址和相同的所标识的块，将所选择接收的高速缓存行存储在一个空的高速缓冲缓存器行项中。

3.如权利要求1的方法，其特征在于所述的阈值状态是该高速缓冲缓存器为满的状态。

4.如权利要求1的方法，其特征在于所述的阈值状态是对于同一所标识的块，高速缓存行的阙值存储在高速缓冲缓存器中，其中该阈值等于该同一所标识的块的大小。

5.如权利要求1的方法，其特征在于所述的阈值状态是对于同一所标识的块，高速缓存行的阈值存储在高速缓冲缓存器中，其中该阈值等于该同一保持缓存器的大小。

6.如权利要求1的方法，其特征在于该高速缓冲缓存器包括随机存取存储器。

7.如权利要求1的方法，其特征在于该高速缓冲缓存器是一个全相联高速缓存。