CN116935942A - 调节电路测试方法及设备 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 111
- 230000001105 regulatory effect Effects 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 51
- 230000003750 conditioning effect Effects 0.000 claims description 27
- 238000012937 correction Methods 0.000 claims description 25
- 238000012545 processing Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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Abstract
本公开实施例提供了一种调节电路测试方法及设备，该方法应用于测试平台，上述调节电路包括占空比调节电路，该方法包括：根据第一读写时钟信号在指定存储地址接收写入数据；根据第二读写时钟信号从上述指定存储地址接收读取数据，并根据上述写入数据与读取数据，生成上述占空比调节电路的测试结果；其中，上述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成上述第一读写时钟信号和第二读写时钟信号，上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比具有第一偏差值。本公开实施例可以准确检测出上述占空比调节电路是否处于有效状态。
Description
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种调节电路测试方法及设备。
背景技术
在半导体行业中，存储芯片如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的读写时钟信号一般是由外部的控制芯片提供，该读写时钟信号在产生、传输、进入DRAM内部处理过程中都有可能发生占空比偏差。
为了纠正上述读写时钟信号的占空比偏差，相关技术中提出了占空比调节电路，利用该占空比调节电路可以对上述读写时钟信号的占空比偏差进行纠偏。
然而，由于上述占空比调节电路的纠偏幅度比较小，一般只有十几皮秒，而数据总线上一个数据的保持时间最小也有几百皮秒，因此在绝大多数情况下占空比调节电路是否处于有效状态很难被直接观测到。
发明内容
本公开实施例提供了一种调节电路测试方法及设备，可以准确检测出占空比调节电路是否处于有效状态。
第一方面，本公开实施例提供了一种调节电路测试方法，应用于测试平台，所述调节电路包括占空比调节电路，所述测试平台与所述调节电路电连接，该方法包括：
根据第一读写时钟信号在指定存储地址接收写入数据；
根据第二读写时钟信号从所述指定存储地址接收读取数据，并根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果；
其中，所述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和所述第二读写时钟信号，所述第一初始读写时钟信号和/或所述第二初始读写时钟信号的占空比具有第一偏差值。
在一种可行的实施方式中，还包括：
根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
在一种可行的实施方式中，所述第一偏差值为朝第一方向偏差N皮秒，其中，N不为0；
所述调节所述占空比调节电路的纠偏值为第一纠偏值，包括：
将所述占空比调节电路的纠偏值调节为朝第二方向偏差N皮秒，其中，所述第二方向与所述第一方向相反。
在一种可行的实施方式中，所述根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果，包括：
对比所述写入数据与所述读取数据；
当所述写入数据与所述读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述写入数据与所述读取数据不相同时，确定所述占空比调节电路处于无效状态。
在一种可行的实施方式中，还包括：
调节所述第一读写时钟信号的起始时刻，以使所述第一读写时钟信号的边沿出现的时刻与所述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔。
在一种可行的实施方式中，所述根据第一读写时钟信号在指定存储地址接收写入数据之前，还包括：
根据第三读写时钟信号在指定存储地址接收所述写入数据；
根据第四读写时钟信号从所述指定存储地址接收第一读取数据；
其中，所述第三读写时钟信号与所述第四读写时钟信号的占空比为标准占空比；所述占空比调节电路的纠偏值为零。
在一种可行的实施方式中，所述根据第一读写时钟信号在指定存储地址接收写入数据之前，还包括：
根据第五读写时钟信号在指定存储地址接收所述写入数据；
根据第六读写时钟信号从所述指定存储地址接收第二读取数据；
其中，所述第五读写时钟信号和/或所述第六读写时钟信号的占空比具有第一偏差值，所述占空比调节电路的纠偏值为零。
在一种可行的实施方式中，所述根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果，包括：
当所述读取数据与所述第一读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述读取数据与所述第二读取数据相同时，确定所述占空比调节电路处于无效状态。
第二方面，本公开实施例提供了一种调节电路测试装置，应用于测试平台，所述调节电路包括占空比调节电路，所述测试平台与所述调节电路电连接，所述装置包括：
写入模块，用于根据第一读写时钟信号在指定存储地址接收写入数据；
读取模块，用于根据第二读写时钟信号从所述指定存储地址接收读取数据；
处理模块，用于根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果；
其中，所述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和所述第二读写时钟信号，所述第一初始读写时钟信号和/或所述第二初始读写时钟信号的占空比具有第一偏差值。
在一种可行的实施方式中，还包括：
调节模块，用于根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
在一种可行的实施方式中，所述第一偏差值为朝第一方向偏差N皮秒，其中，N不为0；
所述调节模块具体用于：
将所述占空比调节电路的纠偏值调节为朝第二方向偏差N皮秒，其中，所述第二方向与所述第一方向相反。
在一种可行的实施方式中，所述处理模块用于：
对比所述写入数据与所述读取数据；
当所述写入数据与所述读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述写入数据与所述读取数据不相同时，确定所述占空比调节电路处于无效状态。
在一种可行的实施方式中，所述调节模块还用于：
调节所述第一读写时钟信号的起始时刻，以使所述第一读写时钟信号的边沿出现的时刻与所述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔。
在一种可行的实施方式中，所述写入模块还用于：根据第三读写时钟信号在指定存储地址接收所述写入数据；
所述读取模块还用于：根据第四读写时钟信号从所述指定存储地址接收第一读取数据；
其中，所述第三读写时钟信号与所述第四读写时钟信号的占空比为标准占空比；所述占空比调节电路的纠偏值为零。
在一种可行的实施方式中，所述写入模块还用于：根据第五读写时钟信号在指定存储地址接收所述写入数据；
所述读取模块还用于：根据第六读写时钟信号从所述指定存储地址接收第二读取数据；
其中，所述第五读写时钟信号和/或所述第六读写时钟信号的占空比具有第一偏差值，所述占空比调节电路的纠偏值为零。
在一种可行的实施方式中，所述处理模块用于：
当所述读取数据与所述第一读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述读取数据与所述第二读取数据相同时，确定所述占空比调节电路处于无效状态。
第三方面，本公开实施例提供了一种电子设备，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如第一方面提供的调节电路测试方法。
第四方面，本公开实施例提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如第一方面提供的调节电路测试方法。
本公开实施例提供的调节电路测试方法及设备，测试平台通过提供带有占空比偏差的初始读写时钟信号，由占空比调节电路对该初始读写时钟信号进行调节后，根据调节后的读写时钟信号在指定存储地址进行写入操作与读取操作，然后基于写入数据与读取数据，即可准确判断出上述占空比调节电路是否有效。
附图说明
图1为本公开实施例中提供的一种时钟信号调整过程示意图；
图2为本公开实施例中提供的一种调节电路测试方法的步骤流程示意图；
图3为本公开实施例中提供的另一种调节电路测试方法的步骤流程示意图；
图4为本公开实施例中提供的一种数据读写过程示意图一；
图5为本公开实施例中提供的一种数据读写过程示意图二；
图6为本公开实施例中提供的一种数据读写过程示意图三；
图7为本公开实施例中提供的一种数据读写过程示意图四；
图8为本公开实施例中提供的又一种调节电路测试方法的步骤流程示意图；
图9为本公开实施例中提供的一种调节电路测试装置的程序模块示意图；
图10为本公开实施例中提供的一种电子设备的硬件结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。此外，虽然本公开中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本公开中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本公开的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本公开中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本公开实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本公开中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
本公开涉及半导体集成电路，尤其涉及存储芯片，可以用于检测存储芯片中的占空比调节电路是否符合理想的工作状态。
通常，存储系统包含控制器和存储器。在本公开的一些实施例中，存储器可以是动态随机存取存储器(DRAM)，如低功率双数据速率(LPDDR)DRAM。控制器和存储器通过若干总线进行通信。例如，存储器在命令/地址总线上接收命令和地址，并且通过数据总线在控制器与存储器之间提供数据。
另外，可以通过时钟总线在控制器与存储器之间提供各种时钟信号。当时钟信号周期性地在低时钟电平与高时钟电平之间转变时，时钟信号是活动的。相反，当时钟信号维持恒定时钟电平且不周期性地转变时，时钟信号是非活动的。
其中，时钟总线可包含信号线，该信号线用于提供由存储器接收到的系统时钟信号CK_t和CK_c、由存储器接收到的数据时钟WCK_t和WCK_c，以及由存储器提供到控制器的存取数据时钟信号RDQS_t和RDQS_c。
对于写命令：在存储器准备从控制器接收写入数据时，控制器将WCK_t和WCK_c时钟信号提供到存储器。WCK_t和WCK_c时钟信号可由存储器使用以产生内部时钟信号，用于对电路接收写入数据的操作进行计时。数据由控制器提供，且存储器根据WCK_t和WCK_c时钟信号接收写入数据，该写入数据被写入到对应于存储器地址的存储器。
对于读命令：在存储器准备将读取数据提供到控制器时，控制器将WCK_t和WCK_c时钟信号提供到存储器。WCK_t和WCK_c时钟信号可由存储器使用以产生存取数据时钟信号RDQS_t和RDQS_c。RDQS_t和RDQS_c时钟信号由进行读取操作的存储器提供到控制器以用于对将读取数据提供到控制器进行计时。控制器可使用RDQS_t和RDQS_c时钟信号来接收读取数据。
时钟信号具有占空比，该占空比是信号在二进制周期信号的一个周期内有效的分数。例如，时钟信号可以在逻辑高电平(例如，高电压电平)与逻辑低电平(例如，低电压电平)之间交替。半导体装置可以调节时钟信号的占空比，以便确保时钟信号与期望的占空比(例如50％)匹配。
DRAM的读写时钟信号WCK一般是由外部的控制器提供，该读写时钟信号在产生、传输、进入DRAM内部处理过程中都有可能出现占空比偏差。为了纠正DRAM内读写时钟信号的占空比偏差，现有技术中提出了占空比调节器(Duty Cycle Adjuster，简称DCA)电路，在上述读写时钟信号的占空比出现偏差的情况下，可以对上述读写时钟信号进行占空比的调节，从而将上述读写时钟信号尽量维持在50％的占空比。
其中，占空比调节电路的模式寄存器可以根据占空比偏移的程度来设置不同档位，实现内部纠偏的功能。另外，模式寄存器的配置要依据时钟占空比向左或向右偏移的程度设置不同的档位，从而实现内部纠偏的功能。
在一些实施例中，占空比调节电路可以基于存储在模式寄存器的寄存器中的占空比码的值来调节一个或多个读写时钟信号的占空比。
为了更好的理解本公开实施例，参照图1，图1为本公开实施例中提供的一种时钟信号调整过程示意图。
在图1中，参考信号包括初始的WCK_c和WCK_t时钟信号，右移信号指经过占空比调节电路右移后的WCK_c和WCK_t时钟信号，左移信号指经过占空比调节电路左移后的WCK_c和WCK_t时钟信号。
其中，WCK_t和WCK_c时钟信号是互补的，即WCK_t的上升边沿与WCK_c的下降边沿同时发生，且WCK_c的上升边沿与WCK_t的下降边沿同时发生。
由于上述占空比调节电路的纠偏幅度比较小，协议规定的纠偏幅度一般只有十几皮秒，而数据总线上一个数据的保持时间最小也有几百皮秒，因此在绝大多数情况下占空比调节电路是否处于有效状态很难被直接观测到。
面对上述技术问题，本公开实施例中提供了一种调节电路测试方法，可应用于测试平台，该调节电路包括占空比调节电路，测试平台通过提供带有占空比偏差的初始读写时钟信号，由占空比调节电路对该初始读写时钟信号进行调节后，根据调节后的读写时钟信号在指定存储地址进行写入操作与读取操作，然后基于写入数据与读取数据，即可准确判断出上述占空比调节电路是否有效。以下采用详细的实施例进行说明。
参照图2，图2为本公开实施例中提供的一种调节电路测试方法的步骤流程示意图。在一种可行的实施方式中，上述调节电路测试方法应用于测试平台，上述调节电路包括占空比调节电路，上述测试平台与调节电路电连接，上述调节电路测试方法包括：
S201、根据第一读写时钟信号在指定存储地址接收写入数据。
在一些实施例中，在测试过程中，测试平台与待测试芯片连接，测试人员可以通过启动测试平台中预置的测试程序，或者向测试平台中输入预设的测试指令等方式，来对待测试芯片中的DCA电路进行测试。
在一些实施例中，测试平台可以在接收到地址信号与写命令信号后，在该地址信号指定的存储地址接收写入数据。
可选的，所述写入数据可以为具有固定格式的二进制数据。
S202、根据第二读写时钟信号从所述指定存储地址接收读取数据。
其中，所述占空比调节电路用于对占空比具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和第二读写时钟信号。
可选的，在一种可行的实施方式中，测试平台可以直接提供占空比具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号。
在另一种可行的实施方式中，测试平台也可以提供标准读写时钟信号，该标准读写时钟信号的占空比为50％，测试平台通过对该标准读写时钟信号进行延时，即可输出占空比具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B以及同时存在A和B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在一些实施例中，测试平台可以将上述具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号输入占空比调节电路，由占空比调节电路对上述第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，分别对应生成上述第一读写时钟信号和第二读写时钟信号。
其中，上述占空比调节电路依据上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比向左或向右偏移的程度，来对上述第一初始读写时钟信号和/或第二初始读写时钟信号进行纠偏，使得上述第一初始读写时钟信号和第二初始读写时钟信号的占空比为50％。
在一些实施例中，上述占空比调节电路可以划分多个调节挡位，不同的调节挡位对应不同的调节幅度。
在一些实施例中，上述占空比调节电路可以包含+7到-7的15个步长的调整范围。以此方式，可将上述占空比调节电路设置到上述占空比调节电路范围的15个不同步长中的任意一者，以调整上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比。步长N与步长N+1(或N-1)之间的实际值的差可以不是线性的。上述占空比调节电路通过增加(+)步长向右偏移读写时钟信号WCK，通过减少(-)步长向左偏移读写时钟信号WCK。
示例性，假设上述占空比调节电路可以划分“-3挡”、“-2挡”、“-1挡”、“0挡”、“1挡”、“2挡”、“3挡”七个调节挡位。其中，“-3挡”对应向左调节a皮秒，“-2挡”对应向左调节b皮秒，“-1挡”对应向左调节c皮秒，“0挡”维持采样时钟信号不变，“3挡”对应向右调节a皮秒，“2挡”对应向右调节b皮秒，“1挡”对应向右调节c皮秒。其中，a、b、c均为正数，且a＞b＞c。
在一些实施例中，上述占空比调节电路可以依据上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比向左或向右偏移的程度，选择相应的调节挡位来对上述第一初始读写时钟信号和/或第二初始读写时钟信号进行纠偏调节操作。
S203、根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果。
可以理解的是，若上述占空比调节电路处于有效状态，则测试平台根据调节后的第一读写时钟信号在指定存储地址接收的写入数据，与测试平台想要写入的数据会保持一致；同时，测试平台根据调节后的第二读写时钟信号从上述指定存储地址接收的读取数据也会与上述指定存储地址中存储的写入数据一致。
若上述占空比调节电路处于无效状态，则无法将上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比调节至50％，此时由于第一读写时钟信号和/或第二读写时钟信号的占空比具有偏差，因此，测试平台根据调节后的第一读写时钟信号在指定存储地址接收的写入数据，与测试平台想要写入的数据会不一致；和/或，测试平台根据调节后的第二读写时钟信号从上述指定存储地址接收的读取数据与上述指定存储地址中存储的写入数据不一致。
因此，在一些实施例中，测试平台通过比较上述写入数据与上述读取数据，即可判断出上述占空比调节电路是否处于有效状态，进而根据判断结果，生成上述占空比调节电路的测试结果。
本公开实施例提供的调节电路测试方法，测试平台通过提供带有占空比偏差的初始读写时钟信号，由占空比调节电路对该初始读写时钟信号进行调节后，根据调节后的读写时钟信号在指定存储地址进行写入操作与读取操作，然后基于写入数据与读取数据，即可准确判断出上述占空比调节电路是否有效。
基于上述实施例中所描述的内容，参照图3，图3为本公开实施例中提供的另一种调节电路测试方法的步骤流程示意图。在一种可行的实施方式中，上述调节电路测试方法应用于测试平台，上述调节电路包括占空比调节电路，上述测试平台与调节电路电连接，上述调节电路测试方法包括：
S301、提供第一初始读写时钟信号和/或第二初始读写时钟信号，该第一初始读写时钟信号和/或第二初始读写时钟信号的占空比具有第一偏差值。
可选的，测试平台可以直接提供占空比具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号；或者，测试平台也可以提供标准读写时钟信号，该标准读写时钟信号的占空比为50％，测试平台通过对该标准读写时钟信号进行延时，即可输出占空比具有第一偏差值的第一初始读写时钟信号和/或第二初始读写时钟信号。
在一些实施例中，测试平台提供的初始读写时钟信号包括以下四种情况：
一、第一初始读写时钟信号的占空比具有第一偏差值，第二初始读写时钟信号的占空比为50％。
二、第二初始读写时钟信号的占空比具有第一偏差值，第一初始读写时钟信号的占空比为50％。
三，第一初始读写时钟信号与第二初始读写时钟信号的占空比均具有第一偏差值。
四，第一初始读写时钟信号与第二初始读写时钟信号的占空比均为50％。
在一些实施例中，上述这四种情况可以通过一个控制模块去选择，比如当控制模块的状态为00时，属于上述第三种情况；当控制模块的状态为01时，属于上述第一种情况；当控制模块的状态为10时，属于上述第二种情况；当控制模块的状态为11时，属于上述第四种情况。
S302、根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
在一些实施例中，上述占空比偏差值与纠偏值之间的对应关系可以为数值相同、但方向相反。例如，当上述第一偏差值为朝左偏差N皮秒时，上述纠偏值应为朝右偏差N皮秒，其中，N不为0。
在一些实施例中，不同的占空比偏差值可以对应不同的纠偏挡位。可以根据上述第一偏差值，调节上述占空比调节电路的纠偏挡位。
例如，假设上述占空比调节电路可以划分“-3挡”、“-2挡”、“-1挡”、“0挡”、“1挡”、“2挡”、“3挡”七个调节挡位。其中，其中，“-3挡”对应向左调节a皮秒，“-2挡”对应向左调节b皮秒，“-1挡”对应向左调节c皮秒，“0挡”维持采样时钟信号不变，“3挡”对应向右调节a皮秒，“2挡”对应向右调节b皮秒，“1挡”对应向右调节c皮秒。其中，a、b、c均为正数，且a＞b＞c。则当第一偏差值为朝左偏差N皮秒时，若N≥a，则确定占空比调节电路的纠偏挡位为“-3挡”，若a＞N≥b，则确定占空比调节电路的纠偏挡位为“-2挡”，以此类推。
S303、占空比调节电路依据当前设置的纠偏值，对所述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比进行调节操作，对应生成第一读写时钟信号和第二读写时钟信号。
在一些实施例中，上述占空比调节电路可以依据当前设置的纠偏值或者纠偏挡位，来对上述第一初始读写时钟信号和/或第二初始读写时钟信号的占空比进行调节操作，对应生成第一读写时钟信号和第二读写时钟信号。
S304、根据第一读写时钟信号在指定存储地址接收写入数据。
S305、根据第二读写时钟信号从所述指定存储地址接收读取数据。
S306、根据所述写入数据与所述读取数据，生成占空比调节电路的测试结果。
可以理解的是，若上述占空比调节电路处于有效状态，则可以将上述第一读写时钟信号和第二读写时钟信号的占空比调节至50％，测试平台根据第一读写时钟信号在指定存储地址接收的写入数据，会与根据第二读写时钟信号从上述指定存储地址接收的读取数据一致。
若上述占空比调节电路处于无效状态，则无法将上述第一读写时钟信号和/或第二读写时钟信号的占空比调节至50％，此时由于第一读写时钟信号和/或第二读写时钟信号的占空比具有偏差，因此，测试平台根据第一读写时钟信号在指定存储地址接收的写入数据，会与根据第二读写时钟信号从上述指定存储地址接收的读取数据存在差异。
其中，上述无效状态包括未进行纠偏操作、纠偏不足、纠偏过多、纠偏方向错误等几种情况。
因此，在一些实施例中，测试平台通过比较上述写入数据与上述读取数据，即可判断出上述占空比调节电路是否处于有效状态，进而根据判断结果，生成上述占空比调节电路的测试结果。
在一种可行的实施方式中，当上述写入数据与读取数据相同时，确定占空比调节电路处于有效状态；当上述写入数据与读取数据不相同时，确定上述占空比调节电路处于无效状态。
本公开实施例提供的调节电路测试方法，测试平台提供带有占空比偏差的初始读写时钟信号，并根据初始读写时钟信号的占空比偏差值调节占空比调节电路的纠偏值，由占空比调节电路对该初始读写时钟信号进行调节后，根据调节后的读写时钟信号在指定存储地址进行写入操作与读取操作，然后基于写入数据与读取数据，即可准确判断出上述占空比调节电路是否有效。
基于上述实施例中所描述的内容，在一些实施例中，测试平台在进行写操作时，可以调节上述第一读写时钟信号的起始时刻，以使上述第一读写时钟信号的边沿出现的时刻与上述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔，由此，可以使实际采样点落在数据的起始位置。
可选的，上述预设时间间隔为tWCK2DQI。
在一些实施例中，测试平台可以提供第三读写时钟信号与第四读写时钟信号，该第三读写时钟信号与第四读写时钟信号的占空比为标准占空比(50％)。
测试平台根据第三读写时钟信号在指定存储地址接收上述写入数据，以及根据第四读写时钟信号从所述指定存储地址接收第一读取数据；其中，在数据写入与读取过程中，将上述占空比调节电路的纠偏值为零，或者不设置占空比调节电路。
示例性的，参照图4，图4为本公开实施例中提供的一种数据读写过程示意图一。
在图4中，第四读写时钟信号WCK1的占空比为标准占空比(50％)，预设上述写入数据为D0D1D2D3D4D5D6D7，则根据第四读写时钟信号从指定存储地址接收的第一读取数据理论上应为D0D1D2D3D4D5D6D7。
其中，上述第一读取数据理论上应为根据第四读写时钟信号WCK1的上升沿和下降沿读取的数据。
在一些实施例中，测试平台可以提供第五读写时钟信号与第六读写时钟信号，该第五读写时钟信号和/或第六读写时钟信号的占空比具有第一偏差值。
测试平台根据第五读写时钟信号在指定存储地址接收上述写入数据，以及根据第六读写时钟信号从指定存储地址接收第二读取数据；其中，在数据写入与读取过程中，将上述占空比调节电路的纠偏值为零，或者不设置占空比调节电路。
示例性的，参照图5，图5为本公开实施例中提供的一种数据读写过程示意图二。
在图5中，第六读写时钟信号WCK2的占空比相较于标准占空比(50％)朝左偏差N皮秒；预设上述写入数据为D0D1D2D3D4D5D6D7，则根据第六读写时钟信号从指定存储地址接收的第二读取数据理论上应为D0D0D2D2D4D4D6D6。
可以理解的是，图4所示的数据读写过程为读写时钟信号在采用标准占空比，且不设置占空比调节电路的情况下，待测芯片理论上的数据读写情况；图5所示的数据读写过程则为读写时钟信号存在占空比偏差，且不设置占空比调节电路的情况下，待测芯片理论上的数据读写情况。
本公开实施例中，在采用相同的写入数据(D0D1D2D3D4D5D6D7)的前提下，通过测试在读写时钟信号存在占空比偏差，且设置了占空比调节电路的情况下待测芯片的数据读写情况，然后与上述图4与图5所示的数据读写情况进行比较，即可确定出上述占空比调节电路是否有效。
具体的，当读取数据与上述第一读取数据相同时，确定上述占空比调节电路处于有效状态；当读取数据与上述第二读取数据相同时，确定上述占空比调节电路处于无效状态。
其中，上述无效状态包括未进行纠偏操作、纠偏不足以及纠偏方向错误的情况。
示例性的，参照图6，图6为本公开实施例中提供的一种数据读写过程示意图三。
在图6中，预设上述写入数据为D0D1D2D3D4D5D6D7，第二初始读写时钟信号WCK3的占空比相较于标准占空比(50％)朝左偏差N皮秒，由占空比调节电路对上述第二初始读写时钟信号WCK3进行调节操作后，生成调节后的第二读写时钟信号WCK3_DCA。测试平台根据调节后的第二读写时钟信号WCK3_DCA从指定存储地址接收读取数据，若该读取数据为D0D1D2D3D4D5D6D7，则确定上述占空比调节电路处于有效状态，若读取的存储数据为D0D0D2D2D4D4D6D6，则确定上述占空比调节电路处于无效状态。
可以理解的是，在未进行纠偏操作、纠偏不足或者纠偏方向错误的情况，第二读写时钟信号WCK3_DCA的占空比均会存在朝左偏差的情况，因此，读取的存储数据均为D0D0D2D2D4D4D6D6。
在一些实施例中，上述无效状态还包括纠偏过多的情况。
参照图7，图7为本公开实施例中提供的一种数据读写过程示意图四。
在图7中，预设上述写入数据为D0D1D2D3D4D5D6D7，第二初始读写时钟信号WCK4的占空比相较于标准占空比(50％)朝右偏差N皮秒，占空比调节电路的纠偏值为朝左N+2皮秒；由占空比调节电路对上述第二初始读写时钟信号WCK4进行调节操作后，生成调节后的第二读写时钟信号WCK4_DCA。测试平台根据调节后的第二读写时钟信号WCK4_DCA从指定存储地址接收读取数据，若该读取数据为D0D1D2D3D4D5D6D7，则确定上述占空比调节电路处于有效状态，若读取的存储数据为D0D0D2D2D4D4D6D6，则确定上述占空比调节电路处于无效状态，且该无效状态是由于占空比调节电路纠偏过多的情况导致。
为了更好的理解本公开实施例，参照图8，图8为本公开实施例中提供的又一种调节电路测试方法的步骤流程示意图。
在一些实施例中，上述调节电路测试方法包括：
S801、测试平台产生带占空比偏差的初始读写时钟信号，将占空比调节电路的纠偏档位配置成能补偿所述占空比偏差的档位。
S802、测试平台根据所述占空比调节电路调节后的读写时钟信号在指定存储地址接收写入数据，同时记录写入数据内容作为预期数据。
S803、测试平台根据所述占空比调节电路调节后的读写时钟信号从所述指定存储地址接收读取数据。
S804、比较所述读取数据与所述写入数据是否一致。若是，则确定占空比调节电路处于有效状态；若否，则确定占空比调节电路处于无效状态。
可以理解的是，若单纯配置占空比调节电路，并不利于单一功能的验证。因此根据占空比调节电路的配置，制造带有占空比偏差的输入时钟，让占空比调节电路自身完成占空比纠偏，最后通过比较读取数据是否符合预期来验证占空比调节电路功能，准确性会更高。
本公开实施例提供的调节电路测试方法，测试平台提供带占空比偏差的时钟输入信号，并将占空比调节电路的纠偏档位配置成能补偿上述占空比偏差的档位；测试平台通过对指定地址写入数据，以及读取指定地址存储的数据，通过比较，即可准确判断出上述占空比调节电路是否有效。
本公开实施例中还提供一种调节电路测试装置。参照图9，图9为本公开实施例中提供的一种调节电路测试装置的程序模块示意图，该调节电路测试装置应用于测试平台，上述调节电路包括占空比调节电路，上述测试平台与上述调节电路电连接，上述调节电路测试装置80包括：
写入模块901，根据第一读写时钟信号在指定存储地址接收写入数据。
读取模块902，用于根据第二读写时钟信号从所述指定存储地址接收读取数据。
处理模块903，用于根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果。
其中，所述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和所述第二读写时钟信号，所述第一初始读写时钟信号和/或所述第二初始读写时钟信号的占空比具有第一偏差值。
本公开实施例提供的调节电路测试方法，测试平台通过提供带有占空比偏差的初始读写时钟信号，由占空比调节电路对该初始读写时钟信号进行调节后，根据调节后的读写时钟信号在指定存储地址进行写入操作与读取操作，然后基于写入数据与读取数据，即可准确判断出上述占空比调节电路是否有效。
在一些实施例中，还包括调节模块，用于：
根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
在一些实施例中，处理模块903用于：
对比所述写入数据与所述读取数据；当所述写入数据与所述读取数据相同时，确定所述占空比调节电路处于有效状态；当所述写入数据与所述读取数据不相同时，确定所述占空比调节电路处于无效状态。
在一些实施例中，调节模块还用于：
调节所述第一读写时钟信号的起始时刻，以使所述第一读写时钟信号的边沿出现的时刻与所述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔。
在一些实施例中，写入模块901还用于：根据第三读写时钟信号在指定存储地址接收所述写入数据。
读取模块902还用于：根据第四读写时钟信号从所述指定存储地址接收第一读取数据。
其中，所述第三读写时钟信号与所述第四读写时钟信号的占空比为标准占空比；所述占空比调节电路的纠偏值为零。
在一些实施例中，写入模块901还用于：根据第五读写时钟信号在指定存储地址接收所述写入数据。
读取模块902还用于：根据第六读写时钟信号从所述指定存储地址接收第二读取数据。
其中，所述第五读写时钟信号和/或所述第六读写时钟信号的占空比具有第一偏差值，所述占空比调节电路的纠偏值为零。
在一些实施例中，处理模块903用于：当所述读取数据与所述第一读取数据相同时，确定所述占空比调节电路处于有效状态；当所述读取数据与所述第二读取数据相同时，确定所述占空比调节电路处于无效状态。
需要说明的是，本公开实施例中上述写入模块901、读取模块902及处理模块903具体执行的内容可以参阅图1至图8所示实施例中相关内容，此处不做赘述。
进一步的，基于上述实施例中所描述的内容，本公开实施例中还提供了一种电子设备，该电子设备包括至少一个处理器和存储器；其中，存储器存储计算机执行指令；上述至少一个处理器执行存储器存储的计算机执行指令，以实现如上述实施例中描述的调节电路测试方法的各个步骤，本实施例此处不再赘述。
为了更好的理解本公开实施例，参照图10，图10为本公开实施例提供的一种电子设备的硬件结构示意图。
如图10所示，本实施例的电子设备10包括：处理器1001以及存储器1002；其中：
存储器1002，用于存储计算机执行指令；
处理器1001，用于执行存储器存储的计算机执行指令，以实现上述实施例中描述的调节电路测试方法的各个步骤，具体可以参见前述方法实施例中的相关描述。
可选地，存储器1002既可以是独立的，也可以跟处理器1001集成在一起。
当存储器1002独立设置时，该设备还包括总线1003，用于连接所述存储器1002和处理器1001。
进一步的，基于上述实施例中所描述的内容，本公开实施例中还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，以实现上述实施例中描述的调节电路测试方法的各个步骤，具体可以参见前述方法实施例中的相关描述。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本公开各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本公开各个实施例所述方法的部分步骤。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本公开所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本公开附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于专用集成电路(Application Specific Integrated Circuits，简称：ASIC)中。当然，处理器和存储介质也可以作为分立组件存在于电子设备或主控设备中。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (18)
1.一种调节电路测试方法，其特征在于，应用于测试平台，所述调节电路包括占空比调节电路，所述测试平台与所述调节电路电连接，所述方法包括：
根据第一读写时钟信号在指定存储地址接收写入数据；
根据第二读写时钟信号从所述指定存储地址接收读取数据，并根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果；
其中，所述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和所述第二读写时钟信号，所述第一初始读写时钟信号和/或所述第二初始读写时钟信号的占空比具有第一偏差值。
2.根据权利要求1所述的方法，其特征在于，还包括：
根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
3.根据权利要求2所述的方法，其特征在于，所述第一偏差值为朝第一方向偏差N皮秒，其中，N不为0；
所述调节所述占空比调节电路的纠偏值为第一纠偏值，包括：
将所述占空比调节电路的纠偏值调节为朝第二方向偏差N皮秒，其中，所述第二方向与所述第一方向相反。
4.根据权利要求3所述的方法，其特征在于，所述根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果，包括：
对比所述写入数据与所述读取数据；
当所述写入数据与所述读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述写入数据与所述读取数据不相同时，确定所述占空比调节电路处于无效状态。
5.根据权利要求1所述的方法，其特征在于，还包括：
调节所述第一读写时钟信号的起始时刻，以使所述第一读写时钟信号的边沿出现的时刻与所述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔。
6.根据权利要求1所述的方法，其特征在于，所述根据第一读写时钟信号在指定存储地址接收写入数据之前，还包括：
根据第三读写时钟信号在指定存储地址接收所述写入数据；
根据第四读写时钟信号从所述指定存储地址接收第一读取数据；
其中，所述第三读写时钟信号与所述第四读写时钟信号的占空比为标准占空比；所述占空比调节电路的纠偏值为零。
7.根据权利要求6所述的方法，其特征在于，所述根据第一读写时钟信号在指定存储地址接收写入数据之前，还包括：
根据第五读写时钟信号在指定存储地址接收所述写入数据；
根据第六读写时钟信号从所述指定存储地址接收第二读取数据；
其中，所述第五读写时钟信号和/或所述第六读写时钟信号的占空比具有第一偏差值，所述占空比调节电路的纠偏值为零。
8.根据权利要求7所述的方法，其特征在于，所述根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果，包括：
当所述读取数据与所述第一读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述读取数据与所述第二读取数据相同时，确定所述占空比调节电路处于无效状态。
9.一种调节电路测试装置，其特征在于，应用于测试平台，所述调节电路包括占空比调节电路，所述测试平台与所述调节电路电连接，所述装置包括：
写入模块，用于根据第一读写时钟信号在指定存储地址接收写入数据；
读取模块，用于根据第二读写时钟信号从所述指定存储地址接收读取数据；
处理模块，用于根据所述写入数据与所述读取数据，生成所述占空比调节电路的测试结果；
其中，所述占空比调节电路用于对第一初始读写时钟信号和/或第二初始读写时钟信号进行调节操作，对应生成所述第一读写时钟信号和所述第二读写时钟信号，所述第一初始读写时钟信号和/或所述第二初始读写时钟信号的占空比具有第一偏差值。
10.根据权利要求9所述的装置，其特征在于，还包括：
调节模块，用于根据预先设置的占空比偏差值与纠偏值之间的对应关系，以及所述第一偏差值，调节所述占空比调节电路的纠偏值为第一纠偏值。
11.根据权利要求10所述的装置，其特征在于，所述第一偏差值为朝第一方向偏差N皮秒，其中，N不为0；
所述调节模块具体用于：
将所述占空比调节电路的纠偏值调节为朝第二方向偏差N皮秒，其中，所述第二方向与所述第一方向相反。
12.根据权利要求11所述的装置，其特征在于，所述处理模块用于：
对比所述写入数据与所述读取数据；
当所述写入数据与所述读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述写入数据与所述读取数据不相同时，确定所述占空比调节电路处于无效状态。
13.根据权利要求10所述的装置，其特征在于，所述调节模块还用于：
调节所述第一读写时钟信号的起始时刻，以使所述第一读写时钟信号的边沿出现的时刻与所述写入数据对应的写入命令的边沿出现的时刻之间的时间间隔等于预设时间间隔。
14.根据权利要求9所述的装置，其特征在于，
所述写入模块还用于：根据第三读写时钟信号在指定存储地址接收所述写入数据；
所述读取模块还用于：根据第四读写时钟信号从所述指定存储地址接收第一读取数据；
其中，所述第三读写时钟信号与所述第四读写时钟信号的占空比为标准占空比；所述占空比调节电路的纠偏值为零。
15.根据权利要求14所述的装置，其特征在于，
所述写入模块还用于：根据第五读写时钟信号在指定存储地址接收所述写入数据；
所述读取模块还用于：根据第六读写时钟信号从所述指定存储地址接收第二读取数据；
其中，所述第五读写时钟信号和/或所述第六读写时钟信号的占空比具有第一偏差值，所述占空比调节电路的纠偏值为零。
16.根据权利要求15所述的装置，其特征在于，所述处理模块用于：
当所述读取数据与所述第一读取数据相同时，确定所述占空比调节电路处于有效状态；
当所述读取数据与所述第二读取数据相同时，确定所述占空比调节电路处于无效状态。
17.一种电子设备，其特征在于，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如权利要求1至8任一项所述的调节电路测试方法。
18.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1至8任一项所述的调节电路测试方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210320875.4A CN116935942A (zh) | 2022-03-29 | 2022-03-29 | 调节电路测试方法及设备 |
| US17/805,989 US11978498B2 (en) | 2022-03-29 | 2022-06-08 | Method and apparatus for testing adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210320875.4A CN116935942A (zh) | 2022-03-29 | 2022-03-29 | 调节电路测试方法及设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116935942A true CN116935942A (zh) | 2023-10-24 |
Family
ID=88195837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210320875.4A Pending CN116935942A (zh) | 2022-03-29 | 2022-03-29 | 调节电路测试方法及设备 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11978498B2 (zh) |
| CN (1) | CN116935942A (zh) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10923175B2 (en) * | 2018-01-31 | 2021-02-16 | Samsung Electronics Co., Ltd. | Memory device adjusting duty cycle and memory system having the same |
| EP3803872A4 (en) | 2018-05-29 | 2022-03-09 | Micron Technology, Inc. | APPARATUS AND METHODS FOR ADJUSTING A DUTY CYCLE ADJUSTER TO IMPROVE CLOCK DUTY CYCLE |
-
2022
- 2022-03-29 CN CN202210320875.4A patent/CN116935942A/zh active Pending
- 2022-06-08 US US17/805,989 patent/US11978498B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20230317137A1 (en) | 2023-10-05 |
| US11978498B2 (en) | 2024-05-07 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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