CN116935906A - 用于存储系统接口电路的信号处理方法和装置 - Google Patents

用于存储系统接口电路的信号处理方法和装置 Download PDF

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CN116935906A CN202210352338.8A CN202210352338A CN116935906A CN 116935906 A CN116935906 A CN 116935906A CN 202210352338 A CN202210352338 A CN 202210352338A CN 116935906 A CN116935906 A CN 116935906A
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王武广
严钢
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Abstract

本申请涉及用于存储系统接口电路的信号处理方法，所述信号处理方法包括：对接收信号进行预处理，以得到输入信号；从所述输入信号中去除加权反馈信号以得到输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；基于预定基准信号对所述输出信号进行判决以生成数字输出信号；经由所述FIR滤波器的滤波系数矩阵对所述数字输出信号进行加权，以得到加权反馈信号；将所述输出信号与参考信号进行比较以产生误差信号；以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号，以最小化由所述信号接收链路的传输特性引入所述接收信号中的码间串扰。

Description

用于存储系统接口电路的信号处理方法和装置
技术领域
本申请涉及一种信号处理技术，具体而言，涉及一种用于存储系统接口电路的信号处 理方法和装置。
背景技术
在双倍速率(DDR)存储器系统中，由于其单端信号易受串扰影响、阻抗不匹配反射严重，所以无论是命令地址信号还是数据信号，它们的信号完整性已经成为限制速度的制约因素。随着对存储数据的性能要求越来越高，存储链路上的数据读写频率也越来越高。传输通道带宽受限导致高频率的数据通信将产生严重的码间串扰(ISI)。为了解决这一问题，在DDR5标准中，用于存储模块的访问控制的缓冲接口电路，都具有多个引脚来耦接 外部控制器。这些缓冲接口电路在输入引脚处通常采用判决反馈均衡器(DFE)来改善信 号完整性。
然而，DFE的滤波系数依赖于系统初始化过程中的校准结果。目前的校准方式是通过 盲扫方式，以最终眼图的优劣作为评判标准来找到最优系数。这个校准过程需要存储器控 制器全程参与，极其耗时；而整个计算装置初始化过程需要校准大量的硬件，能够分配给 存储器系统的时间非常有限，因此，有限的系统初始化时间往往不能保证DFE可以被有效 校准。
有鉴于此，需要一种改进的缩短DFE校准时间的信号处理方法及机制。
发明内容
本申请的一个目的是提供一种用于存储系统接口电路的信号处理方法，用于快速且准 确地实现判决反馈均衡器的系数配置。
根据本申请的一方面，提供一种用于存储系统接口电路的信号处理方法。所述存储系 统接口电路包括至少一个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送 信号并在所述信号接收链路的接收端产生接收信号，所述方法包括：对所述接收信号进行 预处理，以得到输入信号；从所述输入信号中去除加权反馈信号以得到输出信号，其中所 述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；基于预定基 准信号对所述输出信号进行判决以生成数字输出信号；经由所述FIR滤波器的滤波系数矩 阵对所述数字输出信号进行加权，以得到加权反馈信号；将所述输出信号与参考信号进行 比较以产生误差信号；以及根据所述数字输出信号与所述误差信号之间的相关性来确定所 述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号，以最小化由所述信 号接收链路的传输特性引入所述接收信号中的码间串扰。
在本申请的一些实施例中，所述预处理包括以下至少一种：连续时间线性均衡处理、 增益处理或这两者的组合。
在本申请的一些实施例中，可选地，根据所述数字输出信号与所述误差信号之间的相 关性来确定所述参考信号包括：根据当前时刻所述数字输出信号与所述误差信号的取值符 号来确定是否需要更新所述参考信号；以及基于更新所述参考信号的指示以预定参考步长 更新所述参考信号。
在本申请的一些实施例中，以预定参考步长更新所述参考信号包括：基于所述数字输 出信号与所述误差信号以最小均方LMS算法或者符号符号最小均方SS-LMS算法来确定 所述参考信号。
在本申请的一些实施例中，以符号符号最小均方算法来确定所述参考信号包括以下式 更新所述参考信号：dLevn+1＝dLevn+udLev*sign(en)*sign(dn)，其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为所述预定参考步长，en为所述误差信号在当前时刻的取值，dn为所述数字输出信号在当前时刻的取值，以及sign为数学符号函数。
在本申请的一些实施例中，所述FIR滤波器包括m级，其中m为正整数，根据所述 数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数包括：根据当前时刻所述误差信号的取值符号与当前时刻之前k个时刻的所述数字输出信号的取值符号之间的相关性，确定当前时刻之前k个时刻的码间串扰的符号，并基于此确定是否更新所述FIR滤波器中的第k级的滤波系数，其中k为小于或等于m的 正整数；以及基于更新所述第k级的滤波系数的指示以预定滤波步长更新所述第k级的滤 波系数。
在本申请的一些实施例中，以预定滤波步长更新所述第k级的滤波系数包括：基于所 述数字输出信号与所述误差信号以最小均方LMS算法或者符号符号最小均方SS-LMS算法来确定所述第k级的滤波系数。
在本申请的一些实施例中，以符号符号最小均方算法来确定所述第k级的滤波系数包 括以下式更新所述滤波系数：w[k]n+1＝w[k]n+udfe*sign(en)*sign(dn-k)，其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤 波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，dn-k为所述数 字输出信号在前k个时刻的取值，以及sign为数学符号函数。
在本申请的一些实施例中，所述发送信号为随机生成的信号或伪随机序列。
在本申请的一些实施例中，所述存储系统接口电路被集成在存储器控制器的存储器接 口中。
在本申请的一些实施例中，所述存储系统接口电路被集成在存储模块的接口中。
在本申请的一些实施例中，所述方法被以预定时间间隔重复地执行，以重新确定所述 FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号。由于DFE校准一次的 时间足够短，系统也可以每隔一段时间进行校准，以重新确定所述滤波器的滤波系数矩阵 的一组优化滤波系数，实时补偿温度或电压造成的DFE系数漂移。
根据本申请的另一方面，提供一种用于存储系统接口电路的信号处理装置，其特征在 于，所述存储系统接口电路包括具有至少一个信号引脚，其中每个信号引脚经由分别的信 号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，所述信号处理装 置包括：预处理模块，其配置成对所述接收信号进行预处理，以得到输入信号；判决反馈 均衡器，所述判决反馈均衡器包括其中耦接有输出采样器的输出路径、以及其中耦接有有 限长单位冲激响应FIR滤波器的反馈路径；所述判决反馈均衡器被配置成从所述输入信号 中去除加权反馈信号以得到输出信号，并且由所述输出采样器基于预定基准信号对所述输 出信号进行判决以生成数字输出信号；其中所述加权反馈信号是由所述FIR滤波器的滤波 系数矩阵对所述数字输出信号进行加权得到的；误差采样器，其配置成将所述输出信号与 参考信号进行比较以产生误差信号；以及自适应处理模块，其配置成根据所述数字输出信 号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系 数以及所述参考信号，以最小化由所述信号接收链路的传输特性引入所述接收信号中的码 间串扰。
以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员 应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部 分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护 主题的范围的辅助手段。
附图说明
通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请 内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此 不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详 细地说明。
图1示出了根据本申请的一个实施例的存储器系统；
图2示出了根据本申请一个实施例的用于存储系统接口电路的信号处理方法；
图3示出了根据本申请一个实施例的用于存储系统接口电路的信号处理装置；
图4a和图4b示出了根据本申请一个实施例的信号处理装置中参考信号和滤波系数更 新的仿真图。
具体实施方式
在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示 类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实 施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施 方式，并且可以做出其他变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些 都明确地构成本申请内容的一部分。
图1示出了根据本申请一个实施例的存储器系统100。在一些实施例中，存储器系统 100可以是符合JEDEC双倍速率同步动态随机存取存储器(SDRAM)标准的存储器系统，这些存储器标准例如包括JEDEC DDR、DDR2、DDR3、DDR4、DDR5以及其他双倍速率 存储器标准。此外，存储器系统100也可以是符合其他标准或协议的内部存储器，例如 RAMBUS内部存储器，或者可以是符合未来存储器标准或协议的存储器。
如图1所示，该存储器系统100包括多个存储模块102(图中示例性地标示为DRAM)，其中每个存储模块102都包括以阵列排布的多个存储单元。一些实施例中，存储模块可以包括易失性存储器(例如，动态随机存储器)、非易失性存储器(快闪存储器，例如NAND 或NOR快闪存储器)或者这两者的组合。在另一些实施例中，存储模块还可以是采用不 同的生产工艺制造的新型存储器，包括但不限于：磁阻式存储器、相变存储器、电阻式存 储器、半浮栅存储器，或者任意类型的其他存储器结构。需要说明的是，在此所述的存储 模块可以是一颗存储器颗粒，也可以包括两颗或更多颗存储器颗粒。在图1所示的存储器 系统100中，多个存储模块102被排列为2组存储模块，并且每一组存储模块构成存储器 系统100的一个存储器通道以存储数据。
存储器系统100还包括中央缓冲器104和数据缓冲器(data buffer，DB)106。在一些 实施例中，中央缓冲器104可以是寄存时钟驱动器(register clock driver，RCD)。具体地，中央缓冲器104可以通过存储器接口108耦接到主控制器150，并且经由存储器接口 108接收包括目标地址和访问类型的访问命令。访问命令可以是对存储模块102中的一个 或多个目标地址进行访问(例如读取或写入)的控制命令。此外，经由存储器接口108， 数据缓冲器106也可以耦接到主控制器150，以从其接收访问命令和/或待写入到存储器系 统100中的数据，或向主控制器150发送从存储器系统100中读取出的数据。在一些实施 例中，中央缓冲器104通过命令/地址(Command/Address，C/A)总线110接收访问命令。 中央缓冲器104还通过存储模块控制总线116耦接到每个存储模块102，以控制这些存储 模块102经由数据缓冲器106写入或读出数据。
数据缓冲器106耦接在存储模块102与存储器接口108之间以在其间交互数据。例如， 经由数据缓冲器106，存储在存储模块102中的数据可以被读取出并发送给存储器接口108， 或者经由数据缓冲器106从存储器接口108接收的数据可以被写入到存储模块102中对应 的存储单元。数据缓冲器106包括多个子模块(例如，在图1所示的实施例中为10个)，并且每个子模块耦接对应的两个存储模块102，包括多个并行设置的子模块的数据缓冲器106可以提高存储器系统100的数据访问带宽。可以理解，本申请并不限制数据缓冲器106子模块的数量。
存储器接口108具有多个信号引脚，其中一部分信号引脚耦接到中央缓冲器104，而 另一部分则耦接到数据缓冲器106。可以理解，由于这些信号引脚需要传输高频率(例如1600MHz、2666MHz、3200MHz或更高)的数字信号，因而在信号传输时信号中可能会 存在码间串扰。这些码间串扰需要通过特定的信号处理技术来消除。
根据本申请的一方面，提供一种信号处理方法，其可以用于存储系统中的接口电路， 诸如存储器控制器的接口电路。例如，该信号处理方法可以应用于图1所示的中央缓冲器 104和/或数据缓冲器106的存储器接口108。如上所述，存储器接口包括的多个信号引脚中的每个引脚可以经由各自的信号接收链路(换言之，接收链路的数量可以等于引脚的数量)接收外部控制器(例如图1所示的主控制器150)提供的发送信号并在信号接收链路 的接收端产生接收信号。另外，该信号处理方法也可以应用于该存储系统中的其他接口电路，例如应用于存储模块102的接口电路，其是数据缓冲器106与存储模块102之间的信 号接收链路；或者应用于数据缓冲器106与中央缓冲器104之间的接口电路112，以及中 央缓冲器104与存储模块102之间的接口电路116。需要说明的是，尽管本申请以存储器 系统为例对本申请的信号处理方法的过程进行说明，但是本领域普通技术人员可以理解， 本申请的信号处理方法可以应用于其他各种类型电路的接口电路，例如串并行转换电路。
图2示出了根据本申请一个实施例的用于存储系统接口电路的信号处理方法200，而 图3示出了根据本申请一个实施例的用于存储系统接口电路的信号处理装置300，其可以 用于执行例如图2所示的信号处理方法200。在一些实施例中，信号处理装置300可以集成在例如对应的接口电路中，例如存储器控制器的接口电路中。可以理解，由于接口电路通常包括多个引脚，因此每个引脚可以具有分别的一个信号处理装置300。优选地，每个 引脚对应的信号处理装置300的一部分模块可以集成在一起。
接下来，结合图2和图3，对本申请的实施例进行具体说明。
如图2和图3所示，来自发送方301(例如图1所示的主控制器150)的发送信号经 由信号接收链路302传输至接口电路中一个引脚的接收端。由于信号接收链路302固有的 传输特性，来自发送方301的发送信号将不可避免地经受诸如码间串扰等影响，这导致在 信号接收链路302的接收端收到的接收信号劣化。特别地，码间串扰会增加接收端处错误 解码的概率，这对于在高频率下工作的电路系统显然是不利的。
具体地，信号处理方法200始于步骤S202，接收端处接收的接收信号被进行预处理， 以得到输入信号。可选地，这一预处理过程可以不针对码间串扰进行特别处理，码间串扰 可以在后续的步骤中处理。在本申请的一些实施例中，在步骤S202中执行的预处理可以包括由连续时间线性均衡器(continuous time linear equalizer,CTLE)303进行的连续时间 线性均衡处理，以及由自动增益模块(variable gain amplifier,VGA)304进行增益处理， 例如信号放大，等等。可选地，也可以仅进行前述连续时间线性均衡处理以及增益处理中 的一种。可以理解，根据实际需要，信号处理方法200在步骤S202中还可以执行其他形式的预处理操作。接收信号经过以上一种或多种预处理后形成的信号将作为判决反馈均衡器(decision feedback equalizer,DFE)的输入信号。
接着，在步骤S204中，通过判决反馈均衡器来对输入信号进行处理，以得到输出信号。具体地，判决反馈均衡器可以从输入信号中去除加权反馈信号。关于加权反馈信号将在下文中具体说明。如图3所示，判决反馈均衡器包括滤波器305和加和器312。其中， 滤波器305具有滤波系数矩阵，其耦接在判决反馈均衡器的反馈路径中，并且进一步地耦 接到加和器312。在一些实施例中，滤波系数矩阵具有多级，每级能够以可配置的滤波系 数来将其接收的经处理的(经采样器306和延迟器310处理，将在下文中详述)输出信号 反馈至加和器312，从而由加和器312将这些反馈的信号从输入信号中抵消。这样，判决 反馈均衡器实际输出的输出信号中的干扰(特别是码间串扰)可以被处理，从而输入信号 中存在的码间串扰可以被至少部分地消除。在实际应用中，滤波器305是有限长单位冲激 响应(FIR)滤波器，其能够通过调整滤波系数矩阵中的一个或多个滤波参数来使得输出 的信号与一目标信号接近或相等。如在下文将详细描述的，滤波器305的滤波系数矩阵中 的各个滤波系数可以基于先前解码得到的数字输出信号、以及数字输出信号与误差信号之 间的相关性来调整，这一调整过程可以在DFE的预校准过程中进行。
在步骤S206中，输出信号被提供给误差采样器306，并被误差采样器306与其所接收 的参考信号进行比较，以产生误差信号。在一些实施例中，参考信号是根据加和器312输出的输出信号中符号“1”的模拟电压进行平均或类似的统计运算而得到的，因而可以随 着接收到的信号中“1”的电平的模拟电压的变化而变化。最终的期望是参考信号将收敛 为某个固定的值，或者大体在某个固定的范围内波动。在一些实施例中，可以根据当前时 刻数字输出信号和误差信号的取值符号来确定是否需要更新参考信号。
在步骤S208中，输出信号还被提供给输出采样器307，并由输出采样器307基于预定 基准信号对输出信号进行判决以生成数字输出信号。继续参考图3，输出采样器307耦接在判决反馈均衡器的输出路径中，加和器312的输出信号将由输出采样器307接收并处理。在一些实施例中，输出采样器307可以是1-bit的量化器。在一些实施例中，输出采样器 307接收预定基准信号(图中未示出，其可以是固定电位的基准信号)，并将输出信号与 该预定基准信号比较，从而对该输出信号进行判决，例如判决为“0”或“1”。可以理解， 在一些其他的实施例中，输出采样器307也可以是例如多位量化器，其可以采用例如模数 转换器实现。输出采样器307的判决结果为数字信号，在本申请的上下文中亦称为数字输 出信号。换言之，输出采样器307将模拟信号格式的输出信号转换为数字格式的数字输出 信号。相应地，预定基准信号可以是符合存储器系统规定的参考电压值。经由误差采样器 306、输出采样器307处理后生成的信号都是数字信号，其将被提供给自适应处理模块308 作进一步处理。
正如前述，加和器312会接收由滤波器305反馈来的加权反馈信号，并将其从输入信 号中去除。步骤S210即用于产生前述加权反馈信号。在步骤210中，由滤波器的滤波系数矩阵对数字输出信号进行加权，以得到加权反馈信号。加权反馈信号被提供给加和器312以用于对输入信号的滤波处理。具体地，滤波器305可以接收被延迟器310施加预定延迟 的数字输出信号，并且可以采用对应的滤波系数对延迟的数字输出信号进行加权处理。在 一些实施例中，延迟器310可以包括多个延迟子模块，而滤波系数矩阵也包括多级，作为 多个分别的反馈支路；其中每个延迟子模块可以对应于一个反馈支路，以将其接收到的数 字输出信号施加预定延迟后再提供其所耦接的反馈支路，进而由该反馈支路反馈给加和器312。例如，每个延迟子模块可以将其接收的数字输出信号延迟一个或多个周期，这样数 字输出信号中相邻或相近位可以一同被提供给滤波器305。
接着，在步骤S212中，自适应处理模块308根据误差采样器306提供的误差信号和输出采样器307提供的数字输出信号的相关性来确定滤波器305的滤波系数矩阵的一组优化滤波系数以及参考信号。在一些实施例中，自适应处理模块308可以被实现为FPGA或 者其他信号处理装置，其能够被载入特定的程序/代码来执行特定的自适应处理算法。
在图3所示的实施例中，示出了自适应处理模块308所在的两个“回路”，其中上方“回路”包括误差采样器306、自适应处理模块308和数模转换器309，该回路经过多个 时刻/周期的计算操作可以更新参考信号；其中，数模转换器309用于将自适应处理模块 308输出的数字信号转换为模拟信号形式的参考信号。另一方面，自适应处理模块308所 在的下方“回路”包括滤波器305、输出采样器307和自适应处理模块308，该回路经过 多个时刻/周期的计算可以更新滤波器305的滤波系数矩阵中的多个滤波系数。具体地，自 适应处理模块308可以根据数字输出信号与误差信号之间的相关性来确定是否更新，以及 如果需要更新以何种方向和步长更新滤波系数矩阵中的滤波系数和/或参考信号，从而在多 次更新后期望滤波系数和参考信号将逐渐收敛至优化值。在配置了该组优化值的情况下， 信号接收链路的传输特性引入接收信号中的码间串扰可以被最小化。在此所述的信号相关 性可以表现为各种可行的数学关系，且数学关系的运算结果将可以度量数字输出信号、误 差信号的“相关性”程度。本申请不对相关性的度量方式作具体限定，只要满足能够定性 或者定量地描述数字输出信号与误差信号的相关程度即可。
在本申请的一些实施例中，在步骤S212中根据数字输出信号与误差信号之间的相关 性来确定参考信号具体可以实现为：根据当前时刻数字输出信号与误差信号的取值符号来 确定是否需要更新参考信号，以及基于更新参考信号的指示(也即，确定需要更新参考信 号)以预定参考步长更新参考信号。反之，若数字输出信号与误差信号的当前时刻的取值 符号确定不需要更新参考信号，则可以保持原有的参考信号。在一些情况下，如果参考信 号在若干个周期内保持不变或基本不变，则可以认为参考信号已经收敛为某个值。预定参 考步长大体决定了参考信号的增加/减少的最小分辨率。较小的预定参考步长可以使得参考 信号更精确地收敛到某个参考信号值，但这也意味着较长的收敛时间。因而，可以根据精 度要求和时间要求折中地选取预定参考步长值，使得在收敛精度和收敛时间上都能够达到 可接受的标准。在本申请的一些实施例中，以预定参考步长更新参考信号可以基于数字输 出信号与误差信号以最小均方LMS算法或者符号符号最小均方SS-LMS算法来确定参考 信号。可以理解，其他适合的自适应算法也可以被应用于本申请的实施例中，这些算法为 本领域技术人员所了解，本申请不对这些算法本身的内容进行详述。
在本申请的一些实施例中，自适应处理模块308可以采用符号符号最小均方SS-LMS 算法，相应地，在步骤S212中，可以根据下式更新参考信号：
dLevn+1＝dLevn+udLev*sign(en)*sign(dn) (1)
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号， udLev为预定参考步长，en为误差信号在当前时刻的取值，dn为数字输出信号在当前时刻的 取值，以及sign为数学符号函数。举例而言，若dLevn＝8.2，udLev＝0.2，en＝0.2(亦即，输出信号比参考信号值更大)，dn＝1；那么更新后的参考信号dLevn+1＝8.2+0.2*
sign(0.2)*sign(1)＝8.4。此外，为精细描述数字输出信号与误差信号之间的相关性，对 于数字输出信号dn这里可以定义sign(1)＝1，sign(0)＝-1。
在本申请的一些实施例中，若滤波器包括m级，其中m为正整数，则在步骤S212中确定一组优化滤波系数的过程可以包括下述步骤：根据当前时刻所述误差信号的取值符号与当前时刻之前k个时刻的所述数字输出信号的取值符号之间的相关性，确定当前时刻之前k个时刻的码间串扰的符号，并基于此确定是否更新所述FIR滤波器中的第k级的滤波 系数，其中k为小于或等于m的正整数；以及基于更新第k级的滤波系数的指示以预定滤 波步长更新第k级的滤波系数。例如，设滤波器包括6级(阶)，那么根据误差信号的当 前时刻的取值符号与数字输出信号的前2个时刻的取值符号来确定是否需要更新滤波器中 的第2级的滤波系数。在本申请的一些实施例中，以预定滤波步长更新第k级的滤波系数 具体而言可以基于数字输出信号与误差信号以最小均方LMS算法或者符号符号最小均方 SS-LMS算法来确定第k级的滤波系数。
在本申请的一些实施例中，自适应处理模块308可以采用符号符号最小均方SS-LMS 算法，相应地，在步骤S212中可以根据下式更新滤波系数：
w[k]n+1＝w[k]n+udfe*sign(en)*sign(dn-k) (2)
其中，w[k]n+1为当前时刻更新后的第k级的滤波系数，w[k]n为当前时刻更新前的第 k级的滤波系数，udfe为预定滤波步长，en为误差信号在当前时刻的取值，dn-k为数字输出信号在前k个时刻的取值，以及sign为数学符号函数。举例而言，若w[3]n＝1，udfe＝-0.1， en＝0.2(亦即，输出信号比参考信号值更大)，dn-3＝1；那么更新后的第3级的滤波系 数w[3]n+1＝1+(-0.1)*sign(0.2)*sign(1)＝0.9。此外，为精细描述数字输出信号与误 差信号之间的相关性，对于数字输出信号dn-k这里可以定义sign(1)＝1，sign(0)＝-1。
在一些例子中，本申请的信号处理方法和装置可以应用于存储器系统。相应地，上述 滤波系数和参考信号的更新可以在存储器系统的初始化阶段进行。经过一定时间的计算后， 滤波系数和参考信号可以分别“自适应地”收敛到一个较为稳定的值，例如在相邻周期之 间的变化小于5％，或者小于2％。可以理解，可以提供一预设阈值，例如2％或更小，作为收敛的判断标准。如果系数或信号在相邻周期之间的变化小于该预设阈值，则可以认为该校准过程已完成，可得到一组优化滤波系数以及对应的参考信号，它们反映了自适应滤波器为了抵消或补偿信号接收链路302的固有传输特性所设置的滤波性能。需要说明的是，在本文中，优化的滤波系数和参考信号可以有效地降低码间串扰，也即“最小化”码间串扰，但这并不意味着码间串扰为零，也不意味着每个引脚都能以同等程度降低码间串扰。本领域技术人员可以基于DFE技术的惯用理解确定最小化码间串扰的实际实现情况。
可以理解，由于信号接收链路的固有传输特性相对稳定，因此在存储器系统运行期间， 滤波系数和参考信号并不需要频繁地调整或校准。根据实施例的不同，对于多个信号引脚， 可以串行地对每个信号引脚进行参数调整或校准，也可以并行地对多个信号引脚进行校准。
图4a和图4b示出了根据本申请一个实施例的信号处理装置中参考信号和滤波系数更 新的仿真图。由于该信号处理装置采用了4级滤波系数矩阵，因而其包括4个滤波系数。 图4a中的曲线表示了参考信号的变化，而图4b中的4条曲线则表示了4个滤波系数的变化。如图4a和4b所示，4个滤波系数和参考信号可以在约25个周期的更新后收敛到优化 值，基本不再变化，在实际应用中，自适应校准时间大体在毫秒级，因此，相比于以往的 存储系统中判决反馈均衡器以盲扫方式校准滤波系数的方式(占用时间在秒级)，本申请 实施例的滤波系数矩阵的校准时间由秒级缩短到毫秒级，这有效降低了系统初始化校准判 决反馈均衡器占用的时间。
在本申请的一些实施例中，发送方生成的发送信号可以为随机信号，例如伪随机二进 制序列(Pseudo Random Binary Sequence，PRBS)信号。因为随机信号会尽可能地模拟各 种出现的数据组合，所以利用随机信号而非特意设置的信号可以更准确地表征信号接收链 路的传输特性，从而得到的滤波器的滤波系数矩阵的滤波系数也更准确。
在本申请的一些实施例中，信号处理方法200还包括：根据随机生成的信号以预定时 间间隔重新确定滤波器的滤波系数。由于温度等外部条件影响，如图3所示的信号接收链 路302的传输特性在较长时间范围内仍然可能是变化的，因此优选地在一段较长的时间之 后更新滤波器的滤波系数。为此，可以以一定的周期重复以上步骤S202～S212，使得新产 生的滤波器的滤波系数适配于信号接收链路变化的传输特性，并最大限度地优化信号的眼 图裕量。
本申请的另一方面提供了一种计算机可读存储介质，其中存储有指令，当所述指令由 处理器执行时，使得所述处理器执行如上文所述的任意一种信号处理方法。本申请中所称 的计算机可读介质包括各种类型的计算机存储介质，可以是通用或专用计算机能够存取的 任何可用介质。举例而言，计算机可读介质可以包括RAM、ROM、EPROM、E2PROM、 寄存器、硬盘、可移动盘、CD-ROM或其他光盘存储器、磁盘存储器或其他磁存储设备、 或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码单元并能够由通用 或专用计算机、或者通用或专用处理器进行存取的任何其他临时性或者非临时性介质。如 本文所使用的盘通常磁性地复制数据，而碟则用激光来光学地复制数据。上述的组合也应 当包括在计算机可读介质的保护范围之内。示例性存储介质耦合到处理器以使得该处理器 能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存 储介质可驻留在专用集成电路(ASIC)中。
综上所述，本申请提供的用于存储系统接口电路的信号处理方法和装置采用了改进的 DFE算法，其可以将DFE中滤波系数矩阵的校准时间由秒级缩短到毫秒级，这显著降低了系统上电时初始化校准判决反馈均衡器占用的时间。进一步地，由于判决反馈均衡器的校准时间被显著降低，因此电路系统可以根据需求每隔一段时间就进行校准，从而能够大体实时、高效地调整滤波系数，补偿由于温度或电压引起的偏移。
应当注意，尽管在上文详细描述中提及了用于存储系统接口电路的信号处理方法的若 干步骤，和信号处理装置的若干模块或子模块，但是这种划分仅仅是示例性的而非强制性 的。实际上，根据本申请的实施例，上文描述的两个或更多模块的特征和功能可以在一个 模块中具体化。反之，上文描述的一个模块的特征和功能可以进一步划分为由多个模块来 具体化。
本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要 求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其 他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个 零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (24)

1.一种用于存储系统接口电路的信号处理方法，其特征在于，所述存储系统接口电路包括至少一个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，所述方法包括：
对所述接收信号进行预处理，以得到输入信号；
从所述输入信号中去除加权反馈信号以得到输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；
基于预定基准信号对所述输出信号进行判决以生成数字输出信号；
经由所述FIR滤波器的滤波系数矩阵对所述数字输出信号进行加权，以得到加权反馈信号；
将所述输出信号与参考信号进行比较以产生误差信号；以及
根据所述数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号，以最小化由所述信号接收链路的传输特性引入所述接收信号中的码间串扰。
2.根据权利要求1所述的方法，其特征在于，所述预处理包括以下至少一种：连续时间线性均衡处理、增益处理或这两者的组合。
3.根据权利要求1所述的方法，其特征在于，根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号包括：
根据当前时刻所述数字输出信号与所述误差信号的取值符号来确定是否需要更新所述参考信号；以及
基于更新所述参考信号的指示以预定参考步长更新所述参考信号。
4.根据权利要求3所述的方法，其特征在于，以预定参考步长更新所述参考信号包括：
基于所述数字输出信号与所述误差信号以最小均方算法或者符号符号最小均方算法来确定所述参考信号。
5.根据权利要求4所述的方法，其特征在于，以符号符号最小均方算法来确定所述参考信号包括以下式更新所述参考信号：
dLevn+1＝dLevn+udLev*sign(en)*sign(dn)，
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为所述预定参考步长，en为所述误差信号在当前时刻的取值，dn为所述数字输出信号在当前时刻的取值，以及sign为数学符号函数。
6.根据权利要求1所述的方法，其特征在于，所述FIR滤波器包括m级，其中m为正整数，根据所述数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数包括：
根据当前时刻所述误差信号的取值符号与当前时刻之前k个时刻的所述数字输出信号的取值符号之间的相关性，确定当前时刻之前k个时刻的码间串扰的符号，并基于此确定是否更新所述FIR滤波器中的第k级的滤波系数，其中k为小于或等于m的正整数；以及
基于更新所述第k级的滤波系数的指示以预定滤波步长更新所述第k级的滤波系数。
7.根据权利要求6所述的方法，其特征在于，以预定滤波步长更新所述第k级的滤波系数包括：
基于所述数字输出信号与所述误差信号以最小均方算法或者符号符号最小均方算法来确定所述第k级的滤波系数。
8.根据权利要求7所述的方法，其特征在于，以符号符号最小均方算法来确定所述第k级的滤波系数包括以下式更新所述滤波系数：
w[k]n+1＝w[k]n+udfe*sign(en)*sign(dn-k)，
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，dn-k为所述数字输出信号在前k个时刻的取值，以及sign为数学符号函数。
9.根据权利要求1所述的方法，其特征在于，所述发送信号为随机生成的信号或伪随机序列。
10.根据权利要求1所述的方法，其特征在于，所述方法被以预定时间间隔重复地执行，以重新确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号。
11.根据权利要求1所述的方法，其特征在于，所述存储系统接口电路被集成在存储器控制器的存储器接口中。
12.根据权利要求1所述的方法，其特征在于，所述存储系统接口电路被集成在存储模块的接口中。
13.一种用于存储系统接口电路的信号处理装置，其特征在于，所述存储系统接口电路包括具有至少一个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，所述信号处理装置包括：
预处理模块，其配置成对所述接收信号进行预处理，以得到输入信号；
判决反馈均衡器，所述判决反馈均衡器包括其中耦接有输出采样器的输出路径、以及其中耦接有有限长单位冲激响应FIR滤波器的反馈路径；所述判决反馈均衡器被配置成从所述输入信号中去除加权反馈信号以得到输出信号，并且由所述输出采样器基于预定基准信号对所述输出信号进行判决以生成数字输出信号；其中所述加权反馈信号是由所述FIR滤波器的滤波系数矩阵对所述数字输出信号进行加权得到的；
误差采样器，其配置成将所述输出信号与参考信号进行比较以产生误差信号；以及
自适应处理模块，其配置成根据所述数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号，以最小化由所述信号接收链路的传输特性引入所述接收信号中的码间串扰。
14.根据权利要求13所述的信号处理装置，其特征在于，所述自适应处理模块配置成基于下式更新所述参考信号：
dLevn+1＝dLevn+udLev*sign(en)*sign(dn)，
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为所述预定参考步长，en为所述误差信号在当前时刻的取值，dn为所述数字输出信号在当前时刻的取值，以及sign为数学符号函数。
15.根据权利要求13所述的信号处理装置，其特征在于，所述FIR滤波器包括m级，其中m为正整数，所述自适应处理模块配置成基于下式更新所述滤波系数：
w[k]n+1＝w[k]n+udfe*sign(en)*sign(dn-k)，
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，k为小于等于m的正整数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，dn-k为所述数字输出信号在前k个时刻的取值，以及sign为数学符号函数。
16.根据权利要求13所述的信号处理装置，其特征在于，所述发送信号为随机生成的信号或伪随机信号。
17.根据权利要求16所述的信号处理装置，其特征在于，所述发送信号是循环移位寄存器产生的伪随机信号。
18.根据权利要求13所述的信号处理装置，其特征在于，所述自适应处理模块配置成根据随机生成的发送信号以预定时间间隔重新确定所述FIR滤波器的滤波系数。
19.一种存储器控制器，包括根据权利要求13至18中任一项所述的信号处理装置。
20.根据权利要求18所述的存储器控制器，其特征在于，所述存储器控制器的每个信号引脚具有一个分别的信号处理装置。
21.根据权利要求18所述的存储器控制器，其特征在于，所述存储器控制器是寄存时钟驱动器或数据缓冲器。
22.一种存储模块，包括根据权利要求13至18中任一项所述的信号处理装置。
23.根据权利要求22所述的存储模块，其特征在于，所述存储模块的每个信号引脚具有一个分别的信号处理装置。
24.一种计算机可读存储介质，其中存储有指令，当所述指令由处理器执行时，使得所述处理器执行如权利要求1-12中任一项所述的信号处理方法。
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