CN116884951A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法包括：提供衬底，衬底包括阵列区及对准标记区，在阵列区，第一图形组设置在衬底上，第一图形组包括多个间隔设置的第一图形，在对准标记区，第二图形组设置在衬底上，第二图形组包括多个间隔设置的第二图形，第一图形组与第二图形组在同一工艺步骤中形成，填充层填充在相邻的第一图形之间的间隙及相邻的第二图形之间的间隙中，并覆盖第一图形与第二图形的顶面；去除覆盖第二图形顶面以及填充在相邻的第二图形之间的间隙中的填充层；形成遮挡层，遮挡层填充在相邻的第二图形之间的间隙中，并覆盖第二图形的侧壁及顶面，且遮挡层为金属层，以形成由遮挡层与第二图形组共同构成的套刻对准标记图形。
Description
技术领域
本公开涉及集成电路领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制程中，曝光显影后的图形(即当层)，必须与晶圆衬底上的已有图形(即前层)对准，才能保证各器件之间的连接正确。曝光图形的当层和前层之间的相对位置称为套刻误差(Overlay)，套刻误差太大将造成器件短路或断路，影响产品良率。光刻系统经由对准标记的量测及分析运算，机台可预先补偿部分晶圆因为前工艺制程所造成的套刻误差。
基于图像的套刻对准标记(Image Based Overlay，IBO)是一种用于套刻值测量的主要套刻对准标记。而先进图像量测的套刻对准标记(Advanced Imaging Metrology，AIM)则是一种IBO。AIM往往有更强的标记信号，能够大大提高叠对的准确度，但是，现有的半导体结构的形成方法无法在形成主要结构的同时形成AIM，例如自对准双重成像技术(Self-Aligned Double Patterning，SADP)无法在形成阵列区的主要结构(例如位线结构)时形成AIM，这使得半导体工艺中叠对的准确度降低。
发明内容
本公开一实施例提供一种半导体结构的形成方法，该形成方法包括：
提供衬底，所述衬底包括阵列区及对准标记区，在所述阵列区，第一图形组设置在所述衬底上，所述第一图形组包括多个间隔设置的第一图形，在所述对准标记区，第二图形组设置在所述衬底上，所述第二图形组包括多个间隔设置的第二图形，所述第一图形组与所述第二图形组在同一工艺步骤中形成，填充层填充在相邻的所述第一图形之间的间隙及相邻的所述第二图形之间的间隙中，并覆盖所述第一图形与所述第二图形的顶面；
去除覆盖所述第二图形顶面以及填充在相邻的所述第二图形之间的间隙中的所述填充层；
形成遮挡层，所述遮挡层填充在相邻的所述第二图形之间的间隙中，并覆盖所述第二图形的侧壁及顶面，且所述遮挡层为金属层，以形成由所述遮挡层与所述第二图形组共同构成的套刻对准标记图形。
在一实施例中，采用自对准双重成像技术或者自对准多重成像技术形成所述第一图形组与所述第二图形组。
在一实施例中，去除覆盖所述第二图形顶面以及填充在相邻的所述第二图形之间的间隙中的所述填充层的步骤包括：
形成图形化的掩膜层，所述掩膜层覆盖位于所述阵列区的所述填充层的表面，且暴露出位于所述对准标记区的所述填充层的表面；
以所述掩膜层作为遮挡，去除所述填充层；
去除所述掩膜层。
在一实施例中，在所述对准标记区具有多个所述第二图形组，所述填充层填充在相邻的所述第二图形组之间的间隙内；在形成所述遮挡层的步骤中，所述遮挡层覆盖全部的所述第二图形组顶面，且覆盖位于相邻的所述第二图形组之间的所述衬底的表面；在形成所述遮挡层的步骤之后，还包括：去除覆盖相邻的所述第二图形组之间的所述衬底的表面的遮挡层，以形成多个所述套刻对准标记图形。
在一实施例中，形成所述遮挡层的方法包括：形成遮挡材料层，所述遮挡材料层填充满相邻的所述第二图形之间的间隙中，并覆盖所述第二图形的顶面；
平坦化所述遮挡材料层，形成所述遮挡层，所述遮挡层具有平坦的表面。
在一实施例中，所述遮挡层的透光率小于所述填充层的透光率。
本公开一实施例还提供一种半导体结构，其包括：
衬底，包括阵列区及对准标记区；
第一图形组，设置在所述阵列区的所述衬底表面，所述第一图形组包括多个间隔设置的第一图形；
套刻对准标记图形，设置在所述对准标记区，所述套刻对准标记图形包括第二图形组及遮挡层，所述第二图形组设置在所述衬底上，且所述第二图形组包括多个间隔设置的第二图形，所述遮挡层覆盖所述第二图形的侧壁及顶面、以及相邻的所述第二图形之间的间隙区域，且所述遮挡层为金属层。
在一实施例中，所述第一图形的关键尺寸与所述第二图形的关键尺寸相同，相邻的所述第一图形之间的间隙的宽度与相邻的所述第二图形之间的间隙的宽度相同。
在一实施例中，包括多个所述套刻对准标记图形，多个所述套刻对准标记图形沿设定方向间隔排布，以作为套刻对准标记，且不同的所述套刻对准标记图形的所述遮挡层彼此独立。
在一实施例中，所述遮挡层填满相邻的所述第二图形之间的间隙，且所述遮挡层具有平坦表面
在本公开一实施例提供的形成方法中，先在阵列区及对准标记区在同一步骤中形成第一图形组及第二图形组，再去除对准标记区的填充层，并将对准标记区的第二图形组采用遮挡层覆盖，所述遮挡层为金属层，其能够避免光线穿过，可使得所述遮挡层与所述第二图形组共同构成不具有子图形的整体式的套刻对准标记图形，即形成标准的套刻对准标记图形，大大提高了半导体工艺中叠对的准确度，且所述第二图形组与所述第一图形组在同一步骤中形成，使得对准标记区的半导体工艺能够与阵列区的半导体工艺兼容，有利于半导体工艺的推广。
本公开实施例提供的半导体结构中，套刻对准标记图形由遮挡层及第二图形组共同构成，且遮挡层为金属层，其透光率较小，在执行半导体工艺时，光线无法穿透遮挡层，遮挡层能够对第二图形组起到有效的遮挡作用，避免第二图形组的第二图形被显露，从而可形成由遮挡层与第二图形组共同构成的不具有子图形的整体式的套刻对准标记图形，大大提高了半导体工艺中叠对的准确度。
附图说明
图1是一种套刻对准标记的示意图；
图2是图1中套刻对准标记图形的放大示意图；
图3是本公开一实施例提供的半导体结构的形成方法的步骤示意图；
图4A～图4D是本公开一实施例提供的形成方法的主要步骤形成的半导体结构的示意图；
图5A～图5D是本公开另一实施例提供第一图形组与第二图形组的形成方法的主要步骤形成的半导体结构的示意图；
图6A～图6B是本公开再一实施例提供的去除填充层的方法的主要步骤形成的半导体结构的示意图；
图7A～图7C是本公开再一实施例提供的形成方法的主要步骤形成的半导体结构的示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
图1是一种套刻对准标记的示意图，请参阅图1，套刻对准标记为AIM，AIM的前层套刻对准标记101和当前层套刻对准标记102都由对应的线条排列而成，在图1中，前层套刻对准标记101由多个套刻对准标记图形101A排列而成，当前层套刻对准标记102由套刻对准标记图形102A排列而成，实际工艺中，会在前一层光刻工艺中形成前层套刻对准标记101，在当前层光刻工艺中形成当前层套刻对准标记102，通过对前层套刻对准标记101和当前层套刻对准标记102之间的位置关系的测量得到套刻误差。AIM往往有更强的标记信号，能够准确地获得前层套刻对准标记101以及当前层套刻对准标记102，进而准确地获得两者之间的位置关系，大大提高了半导体工艺中叠对的准确度。
但是，在一些半导体结构的形成方法中，套刻对准标记需要与阵列区的功能结构(例如位线结构)同步形成，这会导致无法形成标准的套刻对准标记。具体地说，在一些半导体结构的形成方法中，采用自对准双重成像技术(Self-Aligned Double Patterning，SADP)形成阵列区的位线结构，套刻对准标记也同步采用该自对准双重成像技术形成，这使得形成的套刻对准标记中每一套刻对准标记图形均由多个间隔设置的子图形构成，如图2所示，其为图1中套刻对准标记图形101A的放大示意图，套刻对准标记图形101A由多个子图形201构成，而并非是一个无子图形的整体式结构，这降低了套刻对准标记的信号强度，使得半导体工艺中叠对的准确度降低。若相邻的子图形201之间的间距过大，每一个子图形201均会被识别为独立的图形，无法形成有效的套刻对准标记图形101，会进一步导致半导体工艺中无法有效地捕获该对准标记，影响半导体工艺的进行。
鉴于此，本公开实施例提供一种半导体结构及其形成方法，其能够形成标准的套刻对准标记，大大提高了半导体工艺中叠对的准确度，且能够与阵列区的半导体工艺兼容，有利于半导体工艺的推广。
图3是本公开一实施例提供的半导体结构的形成方法的步骤示意图，请参阅图3，所述形成方法包括：步骤S30，提供衬底，所述衬底包括阵列区及对准标记区，在所述阵列区，第一图形组设置在所述衬底上，所述第一图形组包括多个间隔设置的第一图形，在所述对准标记区，第二图形组设置在所述衬底上，所述第二图形组包括多个间隔设置的第二图形，所述第一图形组与所述第二图形组在同一工艺步骤中形成，填充层填充在相邻的所述第一图形之间的间隙及相邻的所述第二图形之间的间隙中，并覆盖所述第一图形与所述第二图形的顶面；步骤S31，去除覆盖所述第二图形顶面以及填充在相邻的所述第二图形之间的间隙中的所述填充层；步骤S32，形成遮挡层，所述遮挡层填充在相邻的所述第二图形之间的间隙中，并覆盖所述第二图形的顶面，且所述遮挡层为金属层，以形成由所述遮挡层与所述第二图形组共同构成的套刻对准标记图形。
在本公开实施例提供的形成方法中，先在阵列区及对准标记区在同一步骤中形成第一图形组及第二图形组，再去除对准标记区的填充层，并将对准标记区的第二图形组采用遮挡层覆盖，所述遮挡层为金属层，其能够避免光线穿过，可使得所述遮挡层与所述第二图形组共同构成不具有子图形的整体式的套刻对准标记图形，即形成标准的套刻对准标记图形，大大提高了半导体工艺中叠对的准确度，且所述第二图形组与所述第一图形组在同一步骤中形成，使得对准标记区的半导体工艺能够与阵列区的半导体工艺兼容，有利于半导体工艺的推广。
图4A～图4D是本公开一实施例提供的形成方法的主要步骤形成的半导体结构的示意图。
请参阅图3及图4A，其中，图4A中的(a)为对准标记区MA的示意图，图4A中的(b)为阵列区AA的示意图，步骤S40，提供衬底400，衬底400包括阵列区AA及对准标记区MA，在阵列区AA，第一图形组410设置在衬底400上，第一图形组410包括多个间隔设置的第一图形411，在对准标记区MA，第二图形组420设置在衬底400上，第二图形组420包括多个间隔设置的第二图形421，第一图形组410与第二图形组420在同一工艺步骤中形成，填充层430填充在相邻的第一图形411之间的间隙及相邻的第二图形421之间的间隙中，并覆盖第一图形411与第二图形421的顶面。
衬底400可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等；衬底400还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，衬底400还可以为叠层结构，例如硅/锗硅叠层等；另外，衬底400可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂；衬底400中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，衬底400为硅衬底，其内部还可以包括其他器件结构，例如晶体管结构、金属布线结构等。
在一些实施例中，衬底400内设置有浅沟槽隔离结构(shallow trenchisolation，STI)402，浅沟槽隔离结构402将衬底400划分为多个有源区401。浅沟槽隔离结构402包括但不限于氧化物隔离结构或者氧化物层与氮化物的复合隔离结构。在本实施例中，浅沟槽隔离结构402为氧化物隔离结构。在一些实施例中，在衬底400表面还覆盖保护层403，保护层403用于保护衬底400。
对准标记区MA是用于形成对准标记的区域，例如晶圆的划片道。阵列区AA可包括多个子阵列区，对准标记区MA可位于相邻的子阵列区之间，也可为位于阵列区AA的外围。
第一图形组410包括多个沿预设方向(如图4A中的X方向)间隔设置的第一图形411，相邻的第一图形411之间具有间隙，在一些实施例中，相邻的第一图形411之间的间隙暴露出衬底400的表面。在一些实施例中，第一图形411由沿垂直衬底400表面的方向(如图4A中的Z方向)叠置的多层膜构成。
作为示例，在一些实施例中，第一图形组410为位线结构组，第一图形411为位线结构，即位线结构组包括多个沿预设方向(如图4A中的X方向)间隔设置的位线结构，位线结构包括沿垂直衬底400表面的方向叠置的导电层412及隔离层413构成。导电层412设置在衬底400表面，或者一部分设置在衬底400内部，另一部分设置在衬底400表面，导电层412与位于衬底400内的有源区401电连接。在本实施例中，以导电层412一部分设置在衬底400内部，另一部分设置在衬底400表面为例进行说明。导电层412可为单层结构或者多层结构，例如在一些实施例中，导电层412为多晶硅层4121、氮化钛层4122及金属钨层4123叠置的多层结构，多晶硅层4121设置在衬底400内，氮化钛层4122设置在衬底400表面，金属钨层4123覆盖氮化钛层4122。隔离层413为绝缘层，其覆盖金属钨层4123的顶面，以保护导电层412。
第二图形组420包括多个沿预设方向(如图4A中的X方向)间隔设置的第二图形421，相邻的第二图形421之间具有间隙，在一些实施例中，相邻的第二图形421之间的间隙暴露出衬底400的表面。
第一图形411的结构与第二图形421的结构相同或者不同。例如，在一些实施例中，第一图形411的结构与第二图形421的结构不同，其中，第二图形421由单层膜构成，例如氮化物膜构成第二图形421，第一图形411由沿垂直衬底400表面的方向叠置的多层膜构成；在另一些实施例中，第一图形411的结构与第二图形421的结构相同，例如两者均由沿垂直衬底400表面的方向叠置的多层膜构成。在本实施例中，以第二图形421由单层膜构成，第一图形411由多层膜构成为例进行说明。
第一图形组410与第二图形组420在同一工艺步骤中形成。
在一些实施例中，采用自对准双重成像技术(Self-Aligned Double Patterning，SADP)或者自对准多重成像技术(Self-Aligned Quadruple Patterning，SAQP)同时形成第一图形组410与第二图形组420，则第一图形411的关键尺寸与第二图形421的关键尺寸相同，相邻的第一图形411之间的间隙的宽度与相邻的第二图形421之间的间隙的宽度相同。举例说明，采用自对准双重成像技术同时形成第一图形组410与第二图形组420的方法包括：
请参阅图5A，其中，图5A中的(a)为对准标记区MA的示意图，图5A中的(b)为阵列区AA的示意图，在衬底400上形成目标膜层500、覆盖目标膜层500的第一芯轴层510、覆盖第一芯轴层510的第二芯轴层520。
在本实施例中，位于阵列区AA的目标膜层500与位于对准标记区MA的目标膜层500的结构不同，例如，位于阵列区AA的目标膜层500为多层结构，其包括沿垂直衬底400方向叠置的多晶硅材料层501、氮化钛材料层501、金属钨材料层503及氮化硅材料层504，其中，多晶硅材料层501位于衬底400内，氮化钛材料层501、金属钨材料层503及氮化硅材料层504位于衬底400上；位于对准标记区MA的目标膜层500为单层结构，其可为氮化硅材料层504，该氮化硅材料层504位于衬底400上。
第一芯轴层510及第二芯轴层520的结构相同或者不同，且第一芯轴层510及第二芯轴层520可为单层结构或者多层结构。在一些实施例中，第一芯轴层510及第二芯轴层520均包括由硬掩膜层及覆盖硬掩膜层的氮化硅层构成的多层结构，在另一些实施例中，第一芯轴层510及第二芯轴层520均为单层结构，例如均为硬掩膜层。在本实施例中，以第一芯轴层510及第二芯轴层520均为硬掩膜层为例进行说明。
请参阅图5B，其中，图5B中的(a)为对准标记区MA的示意图，图5B中的(b)为阵列区AA的示意图，图案化第二芯轴层520，形成第二芯轴图形521，并在第二芯轴图形521的侧壁形成侧墙530。在该步骤中，可采用光刻及刻蚀工艺图案化第二芯轴层520。形成侧墙530的方法包括：形成侧墙材料层，侧墙材料层覆盖第二芯轴图形521的顶面及侧壁、第一芯轴层510暴露的表面；采用刻蚀工艺去除第二芯轴图形521顶面及第一芯轴层510表面的侧墙材料层，保留位于第二芯轴图形521侧壁的侧墙材料层作为侧墙530。
请参阅图5C，其中，图5C中的(a)为对准标记区MA的示意图，图5C中的(b)为阵列区AA的示意图，去除第二芯轴层520，并以侧墙530为掩膜采用刻蚀工艺图形化第一芯轴层510，形成第一芯轴图形511。在该步骤中，在刻蚀第一芯轴层510时，侧墙530也被减薄，在形成第一芯轴图形511后，去除剩余的侧墙530。
请参阅图5D，其中，图5D中的(a)为对准标记区MA的示意图，图5D中的(b)为阵列区AA的示意图，以第一芯轴层510作为掩膜，采用刻蚀工艺图形化目标膜层500，形成第一图形组410及第二图形组420。
在形成第一图形组410及第二图形组420后，去除第一芯轴层510，并沉积充层430，形成图4A所示的半导体结构。
请继续参阅图4A，填充层430填充在相邻的第一图形411之间的间隙及相邻的第二图形421之间的间隙中，并覆盖第一图形411与第二图形421的顶面。在一些实施例中，相邻的第一图形411之间的间隙及相邻的第二图形421之间的间隙暴露出衬底400的表面，则填充层430还覆盖衬底400暴露的表面。
填充层430由与第二图形421具有较高刻蚀选择比的材料构成，则在后续去除填充层430的步骤中，可选择性去除填充层430，而保留第二图形421。在一些实施例中，填充层430可为氧化物层，在本实施例中，以填充层430为氧化硅层为例进行说明。
在半导体结构中，若是直接以填充物层与第二图形组420共同作为套刻对准标记图形，依然无法形成不具有子图形的整体式的套刻对准标记图形，这是由于填充物层的透光率较大，在光的照射下，填充物层无法起到有效的遮挡作用，第二图形组420依然会被显现，使得形成的套刻对准标记图形由多个间隔设置的第二图形421构成，而并非是一个无子图形的整体式结构。
鉴于此，本公开一实施例提供的形成方法去除填充层430，并采用透光率小于填充层430的遮挡层440替代填充层430形成无子图形的整体式的套刻对准标记图形。
请参阅图3及图4B，其中，图4B中的(a)为对准标记区MA的示意图，图4B中的(b)为阵列区AA的示意图，步骤S41，去除覆盖第二图形421顶面以及填充在相邻的第二图形421之间的间隙中的填充层430。
在该步骤中，位于对准标记区MA的填充层430被去除，位于阵列区AA的填充层430被保留。填充层430被去除后，第二图形421被暴露，且相邻的第二图形421之间的间隙暴露出衬底400的表面。
作为示例，去除覆盖第二图形421顶面以及填充在相邻的第二图形421之间的间隙中的填充层430的步骤包括：
请参阅图6A，其中，图6A中的(a)为对准标记区MA的示意图，图6A中的(b)为阵列区AA的示意图，形成图形化的掩膜层600，掩膜层600覆盖位于阵列区AA的填充层430的表面，且暴露出位于对准标记区MA的填充层430的表面。在一些实施例中，掩膜层600为光刻胶层，可通过曝光显影等工艺形成图形化的光刻胶层。在该步骤中，掩膜层600的图形窗口暴露出需要去除的填充层430。
请参阅图6B，其中，图6B中的(a)为对准标记区MA的示意图，图6B中的(b)为阵列区AA的示意图，以掩膜层600作为遮挡，去除填充层430。在对准标记区MA，未被掩膜层600覆盖的填充层430被去除，第二图形421被暴露，且相邻的第二图形421之间的间隙暴露出衬底400的表面；在阵列区AA，填充层430被掩膜层600覆盖，填充层430未被去除，第一图形组410也并未被暴露。
在去除填充层430后，形成方法还包括：去除掩膜层600，形成图4B所示的半导体结构。在该步骤中，可采用氧等离子体灰化工艺或者湿法工艺去除掩膜层600。
请参阅图3及图4D，其中，图4D中的(a)为对准标记区MA的示意图，图4D中的(b)为阵列区AA的示意图，步骤S42，形成遮挡层440，遮挡层440填充在相邻的第二图形421之间的间隙中，并覆盖第二图形421的侧壁及顶面，且遮挡层440为金属层，以形成由遮挡层440与第二图形组420共同构成的套刻对准标记图形。
在该步骤中，可采用化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)或者原子层沉积(Atomic layer deposition，ALD)等工艺沉积遮挡层440。
遮挡层440为金属层，其透光率较小，在执行半导体工艺时，光线无法穿透遮挡层440，遮挡层440能够对第二图形组420起到有效的遮挡作用，避免第二图形组420的第二图形421被显露，从而可形成由遮挡层440与第二图形组420共同构成的不具有子图形的整体式的套刻对准标记图形，大大提高了半导体工艺中叠对的准确度。在本实施例中，以遮挡层440为金属钨层为例进行说明。金属钨层为半导体工艺中通用的导电材料，从而可进一步提高本公开提供的形成方法与半导体工艺的兼容性。
在一些实施例中，遮挡层440能够填满相邻的第二图形421之间的间隙，且遮挡层440具有平坦的表面，能够进一步增加套刻对准标记的信号，以进一步提高半导体工艺中叠对的准确度。
作为示例，本公开一实施例提供一种形成遮挡层440的方法。方法包括：
请参阅图4C，其中，图4C中的(a)为对准标记区MA的示意图，图4C中的(b)为阵列区AA的示意图，形成遮挡材料层450，遮挡材料层450填充满相邻的第二图形421之间的间隙中，并覆盖第二图形421的顶面。在该步骤中，遮挡材料层450的厚度较大，以为后续平坦化操作提供足够的厚度，避免执行平坦化操作后第二图形421的顶面被暴露。
在形成遮挡材料层450后，形成方法还包括：平坦化遮挡材料层450，形成遮挡层440，遮挡层440具有平坦的表面，请参阅图4D。在该步骤中，平坦化遮挡材料层450的方法包括化学机械抛光(Chemical Mechanical Polishing，CMP)。在执行平坦化步骤之后，遮挡材料层450被减薄并被抛光，剩余的遮挡材料层450作为遮挡层440。
本公开实施例提供的形成方法能够利用透光率低的遮挡层440作为连接结构，将彼此独立的第二图形421连接，形成无子图形的整体式的套刻对准标记图形，增强了套刻对准标记的信号强度，提高了半导体工艺中叠对的准确度，且该形成方法能够与阵列区AA的半导体工艺兼容，有利于半导体工艺的推广。
在本公开一些实施例中，在对准标记区MA具有多个第二图形组420，多个第二图形组420沿X方向间隔排布。填充层430覆盖第二图形组420，还填充在相邻的第二图形组420之间的间隙内。在一些实施例中，相邻的第二图形组420之间的间隙的宽度W1大于同一第二图形组420中相邻的第二图形421之间的间隙的宽度W2。请参阅图7A，其为对准标记区MA的示意图，在图7A中示意性绘示两个第二图形组420。
在形成遮挡层440的步骤中，遮挡层440覆盖全部的第二图形组420顶面，且覆盖位于相邻的第二图形组420之间的衬底400的表面。请参阅图7B，其为对准标记区MA的示意图。
在形成遮挡层440的步骤之后，还包括：去除覆盖相邻的第二图形组420之间的衬底400的表面的遮挡层440，以形成多个套刻对准标记图形。请参阅图7C，其为对准标记区MA的示意图。
在该实施例中，多个套刻对准标记图形彼此独立，且沿设定方向间隔设置，共同作为套刻对准标记。套刻对准标记图形彼此独立是指，在进行套刻对准标记识别时，相邻的套刻对准标记图形作为两个图形被识别。
本公开一实施例还提供一种采用上述形成方法形成的半导体结构。请参阅图4A～图4D，半导体结构包括衬底400、第一图形组410及套刻对准标记图形。衬底400包括阵列区AA及对准标记区MA。第一图形组410设置在阵列区AA的衬底400表面，第一图形组410包括多个间隔设置的第一图形411。套刻对准标记图形设置在对准标记区MA，套刻对准标记图形包括第二图形组420及遮挡层440，第二图形组420设置在衬底400上，且第二图形组420包括多个间隔设置的第二图形421，遮挡层440覆盖第二图形421的侧壁及顶面、以及相邻的第二图形421之间的间隙区域，且遮挡层440为金属层。
在一些实施例中，第一图形组410与第二图形组420在同一步骤中形成，则第一图形411的关键尺寸与第二图形421的关键尺寸相同，相邻的第一图形411之间的间隙的宽度与相邻的第二图形421之间的间隙的宽度相同。
在一些实施例中，遮挡层440填满相邻的第二图形421之间的间隙，且遮挡层440具有平坦表面，能够进一步增加套刻对准标记的信号，以进一步提高半导体工艺中叠对的准确度。
在另一些实施例中，请参阅图7C，半导体结构包括多个套刻对准标记图形，多个套刻对准标记图形沿设定方向间隔排布，以作为套刻对准标记。不同的套刻对准标记图形的遮挡层440彼此独立，即不同的套刻对准标记图形的遮挡层440不连接，在进行套刻对准标记识别时，相邻的套刻对准标记图形作为两个图形被识别。
本公开实施例提供的半导体结构中，套刻对准标记图形由遮挡层440及第二图形组420共同构成，且遮挡层440为金属层，其透光率较小，在执行半导体工艺时，光线无法穿透遮挡层440，遮挡层440能够对第二图形组420起到有效的遮挡作用，避免第二图形组420的第二图形421被显露，从而可形成由遮挡层440与第二图形组420共同构成的不具有子图形的整体式的套刻对准标记图形，大大提高了半导体工艺中叠对的准确度。
以上仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区及对准标记区，在所述阵列区，第一图形组设置在所述衬底上，所述第一图形组包括多个间隔设置的第一图形，在所述对准标记区，第二图形组设置在所述衬底上，所述第二图形组包括多个间隔设置的第二图形，所述第一图形组与所述第二图形组在同一工艺步骤中形成，填充层填充在相邻的所述第一图形之间的间隙及相邻的所述第二图形之间的间隙中，并覆盖所述第一图形与所述第二图形的顶面；
去除覆盖所述第二图形顶面以及填充在相邻的所述第二图形之间的间隙中的所述填充层；
形成遮挡层，所述遮挡层填充在相邻的所述第二图形之间的间隙中，并覆盖所述第二图形的侧壁及顶面，且所述遮挡层为金属层，以形成由所述遮挡层与所述第二图形组共同构成的套刻对准标记图形。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用自对准双重成像技术或者自对准多重成像技术形成所述第一图形组与所述第二图形组。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除覆盖所述第二图形顶面以及填充在相邻的所述第二图形之间的间隙中的所述填充层的步骤包括：
形成图形化的掩膜层，所述掩膜层覆盖位于所述阵列区的所述填充层的表面，且暴露出位于所述对准标记区的所述填充层的表面；
以所述掩膜层作为遮挡，去除所述填充层；
去除所述掩膜层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述对准标记区具有多个所述第二图形组，所述填充层填充在相邻的所述第二图形组之间的间隙内；在形成所述遮挡层的步骤中，所述遮挡层覆盖全部的所述第二图形组顶面，且覆盖位于相邻的所述第二图形组之间的所述衬底的表面；在形成所述遮挡层的步骤之后，还包括：去除覆盖相邻的所述第二图形组之间的所述衬底的表面的遮挡层，以形成多个所述套刻对准标记图形。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述遮挡层的方法包括：形成遮挡材料层，所述遮挡材料层填充满相邻的所述第二图形之间的间隙中，并覆盖所述第二图形的顶面；
平坦化所述遮挡材料层，形成所述遮挡层，所述遮挡层具有平坦的表面。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述遮挡层的透光率小于所述填充层的透光率。
7.一种半导体结构，其特征在于，包括：
衬底，包括阵列区及对准标记区；
第一图形组，设置在所述阵列区的所述衬底表面，所述第一图形组包括多个间隔设置的第一图形；
套刻对准标记图形，设置在所述对准标记区，所述套刻对准标记图形包括
第二图形组及遮挡层，所述第二图形组设置在所述衬底上，且所述第二图形组包括多个间隔设置的第二图形，所述遮挡层覆盖所述第二图形的侧壁及顶面、以及相邻的所述第二图形之间的间隙区域，且所述遮挡层为金属层。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一图形的关键尺寸与所述第二图形的关键尺寸相同，相邻的所述第一图形之间的间隙的宽度与相邻的所述第二图形之间的间隙的宽度相同。
9.根据权利要求7所述的半导体结构，其特征在于，包括多个所述套刻对准标记图形，多个所述套刻对准标记图形沿设定方向间隔排布，以作为套刻对准标记，且不同的所述套刻对准标记图形的所述遮挡层彼此独立。
10.根据权利要求7所述的半导体结构，其特征在于，所述遮挡层填满相邻的所述第二图形之间的间隙，且所述遮挡层具有平坦表面。
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