CN116709845A - 显示装置 - Google Patents

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Abstract

一种显示装置包括：基底，包括显示区域和非显示区域；光阻挡层，设置在所述基底上；以及半导体层，设置在所述光阻挡层上，其中，所述光阻挡层包括：多个平板部分，设置在所述显示区域中；第一连接件，在第一方向上与所述多个平板部分连接；第二连接件，在垂直于所述第一方向的第二方向上与所述多个平板部分连接；和外部部分，设置在所述非显示区域中，并且，所述第一连接件和所述外部部分彼此直接连接，并且所述外部部分的宽度大于所述第一连接件的宽度。

Description

显示装置
相关申请的交叉引用
本申请要求于2022年3月03日在韩国知识产权局(KIPO)提交的第10-2022-0027722号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
实施例涉及一种显示装置。
背景技术
显示装置是显示图像的装置。最近，作为一种发射显示装置的有机发光二极管显示器已经引起关注。
发射显示装置具有自发射特性，并且与液晶显示(LCD)装置不同，发射显示装置不需要光源。因此，发射显示装置可以被制造得更薄和更轻。此外，发射显示装置具有诸如低功耗、高亮度和高响应速度等的高质量特性。
一般来说，发光二极管显示器包括基底、设置在基底上的薄膜晶体管、设置在多条布线之间的绝缘层、以及连接到薄膜晶体管的有机发光元件。
在本背景技术部分中公开的以上信息仅用于增强对本发明的背景的理解，并且因此，以上信息可能包含不构成现有技术的信息。
发明内容
实施例提供了一种能够防止由于外部静电的流入而产生亮斑的显示装置。
实施例提供了一种显示装置，所述显示装置包括：基底，包括显示区域和非显示区域；光阻挡层，设置在所述基底上；以及半导体层，设置在所述光阻挡层上，其中，所述光阻挡层包括：多个平板部分，设置在所述显示区域中；第一连接件，在第一方向上与所述多个平板部分连接；第二连接件，在垂直于所述第一方向的第二方向上与所述多个平板部分连接；和外部部分，设置在所述非显示区域中，并且所述第一连接件和所述外部部分彼此直接连接，并且所述外部部分的宽度可以大于所述第一连接件的宽度。
所述外部部分可以具有围绕所述显示区域的环形形状。
所述第二连接件可以不直接连接到所述外部部分。
所述光阻挡层的所述多个平板部分可以在所述基底的厚度方向上与所述半导体层重叠。
所述显示装置还可以包括：多个虚设像素，设置在所述显示区域的在所述第一方向上的相对边缘处；以及像素，设置在所述第一方向上的所述多个虚设像素之间。
所述外部部分的所述宽度可以在大约250μm至大约350μm的范围内。
所述第一连接件的所述宽度可以在大约30μm至大约80μm的范围内。
所述显示装置还可以包括：驱动电压线，与所述外部部分重叠。
所述驱动电压线的宽度可以在大约250μm至大约350μm的范围内。
所述外部部分的所述宽度可以大于或等于所述驱动电压线的宽度。
所述显示装置还可以包括：绝缘层，设置在所述外部部分与所述驱动电压线之间，所述外部部分和所述驱动电压线可以在所述绝缘层的第一开口中电连接，并且所述外部部分可以接收驱动电压。
所述显示装置还可以包括：外部半导体层，设置在所述外部部分与所述驱动电压线之间。
所述外部半导体层可以不与所述绝缘层的所述第一开口重叠。
所述外部半导体层可以具有第二开口，并且所述绝缘层的所述第一开口可以与所述外部半导体层的所述第二开口重叠。
所述外部半导体层的所述第二开口与所述外部半导体层的边缘之间的距离可以在大约3μm至大约5μm的范围内。
所述绝缘层的所述第一开口与所述外部半导体层的所述第二开口之间的距离可以在大约3μm至大约5μm的范围内。
所述外部半导体层的宽度可以在大约20μm至大约40μm的范围内。
所述半导体层可以包括多晶半导体层。
所述半导体层还可以包括：氧化物半导体层，设置在所述显示区域中。
所述显示装置还可以包括：布线，与所述外部部分重叠。
根据实施例，显示装置能够防止由于外部静电的流入而产生亮斑。
附图说明
图1示意性地示出了根据实施例的显示装置。
图2示出了根据实施例的显示装置中的显示区域和非显示区域中的半导体层和光阻挡层。
图3示出了由图2中的“A”指示的部分的示意性放大图。
图4示出了第二连接件直接连接到外部部分的比较示例中的外部静电流动到显示区域中的配置。
图5示出了其中产生亮斑的像素的图像。
图6示出了正常像素和其中产生亮斑的异常像素的阈值电压。
图7示出了根据实施例的静电通过其被引入显示装置中的路径。
图8示出了光阻挡层和驱动电压线。
图9示出了沿图8的线IX-IX'截取的示意性截面图。
图10示出了根据实施例的针对显示装置的与图9的截面对应的截面。
图11示出了图4的实施例中的光阻挡层的外部部分和半导体层的配置。
图12示出了根据实施例的光阻挡层的外部部分和半导体层的配置。
图13示出了外部半导体层的开口与外部半导体层的边缘之间的距离以及外部半导体层的开口与绝缘层的开口之间的距离。
图14示出了根据实施例的显示装置的像素的等效电路的示意图。
图15示出了根据实施例的显示装置的示意性俯视平面图。
图16示出了沿图15的线XXVI-XXVI'截取的示意性截面图。
图17至图22示出了根据实施例的根据显示装置的制造顺序依次示出显示装置的示意性俯视平面图。
具体实施方式
在以下描述中，出于解释的目的，阐述了许多具体细节，以提供对本发明的各种实施例或实施方式的透彻理解。如本文中所使用的，“实施例”和“实施方式”是作为本文中公开的装置或方法的非限制性示例的可互换词语。然而，明显的是，可以在没有这些具体细节或有一个或多个等同布置的情况下实践各种实施例。这里，各种实施例不必是排他的或限制本公开。例如，实施例的具体形状、配置和特性可以在另一实施例中使用或实现。
除非另有说明，否则所示出的实施例将被理解为提供本发明的特征。因此，除非另有说明，否则在不脱离本发明构思的情况下，可以将各种实施例的特征、组件、模块、层、膜、面板、区和/或方面等(在下文中，单独地称为或统称为“元件”)以其它方式组合、分离、互换和/或重新布置。
通常在附图中提供交叉影线和/或阴影的使用以澄清在相邻元件之间的边界。这样，除非说明，否则交叉影线或阴影的存在或不存在都不传达或表明对特定材料、材料性质、尺寸、比例、在所示元件之间的共性，和/或元件的任何其它特性、属性、性质等的任何偏好或要求。此外，在附图中，为了清楚和/或描述的目的，可以夸大元件的尺寸和相对尺寸。当可以不同地实现实施例时，可以与所描述的顺序不同地执行特定工艺顺序。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。另外，同样的附图标记指代同样的元件。
当诸如层的元件被称为“在”另一元件“上”、“连接到”或“耦接到”另一元件时，所述元件可以直接在所述另一元件上、直接连接到或直接耦接到所述另一元件，或者可以存在居间元件。然而，当元件被称为“直接在”另一元件“上”、“直接连接到”或者“直接耦接到”另一元件时，不存在居间元件。为此，术语“连接”可以指有或者没有居间元件的物理连接、电连接和/或流体连接。此外，第一方向DR1、第二方向DR2和第三方向DR3不限于直角坐标系的诸如X轴、Y轴和Z轴的三个轴，并且可以以更广泛的意义解释。例如，第一方向DR1、第二方向DR2和第三方向DR3可以彼此垂直，或者可以表示彼此不垂直的不同方向。此外，X轴、Y轴和Z轴不限于直角坐标系的诸如x轴、y轴和z轴的三个轴，并且可以以更广泛的意义解释。例如，X轴、Y轴和Z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。为了本公开的目的，“A和B中的至少一个(种/者)”可以被解释为仅A、仅B或者A和B的任意组合。另外，“X、Y和Z中的至少一个(种/者)”和“从由X、Y和Z组成的组中选择的至少一个(种/者)”可以被解释为仅X、仅Y、仅Z，或者X、Y和Z中的两个或更多个的任意组合。如本文中所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
尽管在本文中可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
出于描述的目的，在本文中可以使用诸如“在……之下”、“在……下方”、“在……下面”、“下/下部”、“在……上方”、“上/上部”、“在……之上”、“较高的”和“侧”(例如，如在“侧壁”中)等的空间相对术语，并且，由此，以描述如附图中所示的一个元件与另一元件(多个元件)的关系。除了附图中描绘的方位之外，空间相对术语还旨在涵盖设备的在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将定向“在”其它元件或特征“上方”。因此，术语“在……下方”可以涵盖在……上方和在……下方两种方位。此外，所述设备可以以其它方式定向(例如，旋转90度或在其它方位处)，并且，如此，相应地解释本文中使用的空间相对术语。
本文中使用的术语是出于描述具体实施例的目的，而不旨在进行限制。如本文中所使用的，除非上下文另外明确指出，否则单数形式“一”、“一个(种、者)”和“所述(该)”也旨在包括复数形式。另外，当在本说明书中使用时，术语“包括(comprise、comprising)”和/或“包含(include、including)”说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。还注意的是，如本文中所使用的，术语“基本上”、“大约”和其它类似术语用作近似的术语而非程度的术语，并且，如此，用于解释将由本领域普通技术人员认识到的测量值、计算值和/或提供值中的固有偏差。
在本文中参照作为实施例和/或中间结构的示意图的截面图和/或分解图来描述各种实施例。这样，将预计到由于例如制造技术和/或公差引起的图示的形状的变化。因此，本文中公开的实施例不应当必然被解释为局限于具体示出的区的形状，而是包括例如由于制造引起的形状的偏差。以这种方式，附图中示出的区在本质上可以是示意性的，并且这些区的形状可以不反映装置的区的实际形状，并且，如此，不必旨在进行限制。
在下文中，将参照附图详细描述根据实施例的显示装置。
图1示意性地示出了根据实施例的显示装置。参考图1，根据实施例的显示装置可以包括显示区域DA和非显示区域NDA。显示区域DA可以是其中晶体管和连接到晶体管的发光装置被定位以显示图像的区域，并且非显示区域NDA可以是其中连接到晶体管的布线等被定位并且不显示图像的区域。
图2示出了根据实施例的显示装置中的显示区域DA和非显示区域NDA中的半导体层ACT和光阻挡层BML。
参考图2，在根据实施例的显示装置中，光阻挡层BML可以定位在显示区域DA中。光阻挡层BML可以定位为与半导体层ACT的一部分重叠。例如，光阻挡层BML可以定位为与半导体层ACT的驱动晶体管重叠，并且详细的结构将在下面单独地描述。光阻挡层BML可以阻挡入射在半导体层ACT上的光，以使晶体管能够稳定地和适当地操作。
图2的显示区域DA可以包括像素PX(见图7)。例如，定位在每个像素PX中的光阻挡层BML可以在第一方向DR1和第二方向DR2上彼此连接。图3示出了由图2中的“A”指示的部分的示意性放大图。参考图2和图3，定位在每个像素PX(见图7)中的光阻挡层BML可以包括具有含有特定面积的平坦表面形状的平板部分PB。平板部分PB可以与半导体层ACT重叠。例如，定位在每个像素PX中的平板部分PB可以通过平行于第一方向DR1的第一连接件CB1连接到定位在第一方向DR1上的相邻的像素PX中的平板部分PB。例如，定位在每个像素PX中的平板部分PB可以通过平行于第二方向DR2的第二连接件CB2连接到定位在第二方向DR2上的相邻的像素PX中的平板部分PB。
返回参考图2，定位在显示区域DA中的每个像素PX(见图7)中的光阻挡层BML可以通过第一连接件CB1和第二连接件CB2连接到相邻像素PX的光阻挡层BML。第一连接件CB1可以延伸到非显示区域NDA。连接第一连接件CB1的外部部分OB可以定位在非显示区域NDA中。如图2中所示，外部部分OB可以沿显示区域DA的周围定位在非显示区域NDA中。
例如，如图2中所示，根据实施例的光阻挡层BML可以包括定位在显示区域DA中以与半导体层ACT重叠的平板部分PB、连接相邻的平板部分PB的第一连接件CB1和第二连接件CB2、以及定位在非显示区域NDA中的外部部分OB。外部部分OB可以与延伸到非显示区域NDA的第一连接件CB1连接。参考图2，多个光阻挡层BML可以在显示装置的整个区域中彼此连接。在显示区域DA中，多个光阻挡层BML可以以包括第一连接件CB1和第二连接件CB2的网状形状连接，并且在非显示区域NDA中，多个光阻挡层BML可以通过外部部分OB连接。因此，在电压施加到光阻挡层BML的一部分的情况下，相同的电压可以施加到光阻挡层BML的整个区。具体的电压施加配置将在下面描述。
参考图2，外部部分OB的宽度W1可以比第一连接件CB1的宽度W2宽。由于外部部分OB的宽度W1是宽的，因此将电压施加到光阻挡层BML的多条布线可以容易地彼此接触，并且所施加的电压可以很好地传送到显示装置的整个区域。由于外部部分OB定位在非显示区域NDA中，因此即使在外部部分OB的宽度W1增加的情况下，显示质量也可以不被影响。然而，在定位在显示区域DA中的第一连接件CB1的宽度W2增加的情况下，可能与显示区域DA中的其它布线形成不期望的电容。
参考图2，外部部分OB的宽度W1可以在大约250μm至大约350μm的范围内。例如，第一连接件CB1的宽度W2可以在大约30μm至大约80μm的范围内。例如，第一连接件CB1的宽度W2可以是外部部分OB的宽度W1的大约10％至大约50％。
参考图2，在根据实施例的显示装置中，光阻挡层BML的第一连接件CB1可以直接连接到外部部分OB，并且第二连接件CB2可以不直接连接到外部部分OB。例如，在第一方向DR1上延伸的第一连接件CB1可以直接连接到在第二方向DR2上与在第一方向DR1上延伸的第一连接件CB1垂直的外部部分OB，但是在第二方向DR2上延伸的第二连接件CB2可以不直接连接到外部部分OB。例如，第二连接件CB2可以不直接连接到在第一方向DR1上延伸的外部部分OB。
如此，由于在第二方向DR2上延伸的第二连接件CB2不直接连接到外部部分OB，因此可以防止外部静电流动到显示区域DA中以产生亮斑的缺陷。
图4示出了第二连接件CB2直接连接到外部部分OB的比较示例中的外部静电流动到显示区域DA中的配置。参考图4，在平行于第二方向DR2的第二连接件CB2直接连接到外部部分OB的情况下，通过外部部分OB流动到第二连接件CB2的静电可以沿第二连接件CB2被传送到显示区域DA(见图2)的像素。在图4中，这种静电的流动由箭头表示。如图4中所示，在静电被引入(例如，直接引入)到显示区域DA中的情况下，像素的晶体管的阈值电压可能偏移(例如，正向偏移)，并且晶体管的偏移的阈值电压可能导致亮斑。图5示出了其中产生亮斑的像素的图像。图6示出了正常像素和其中产生亮斑的异常像素的阈值电压。参考图6，在外部静电被引入的情况下，晶体管的阈值电压可能偏移到右方向(或正偏移方向)。在晶体管的阈值电压以这种方式偏移的情况下，像素可以表现(或显示)如图5中所示的亮斑。
然而，在根据实施例的显示装置的情况下，外部部分OB和第二连接件CB2可以不直接连接。因此，从外部部分OB引入的静电可以被旁路，而不是被引入(例如，直接引入)到显示区域DA中，并且可以防止由外部静电引起的亮斑。图7示出了根据实施例的静电通过其被引入显示装置中的路径。参考图7，从外部部分OB引入的静电可以通过外部部分OB的左侧和右侧被旁路并且之后可以流动到显示区域DA中。例如，虚设像素DP可以定位在显示区域DA的在第一方向DR1上的左边缘和右边缘(或左侧和右侧)处。例如，像素PX可以设置在第一方向DR1上的虚设像素DP之间。由于虚设像素DP是基本上不显示图像的像素，因此即使在静电被引入的情况下，也可以不表现或显示亮斑。例如，在实施例中，在外部部分OB中产生静电的情况下，可以防止由静电引起的损坏，并且可以防止由静电引起的亮斑。
参考图8，在根据实施例的显示装置中，光阻挡层BML可以定位为与驱动电压线172重叠，并且可以从驱动电压线172接收驱动电压ELVDD(见图14)。光阻挡层BML的第一连接件CB1和驱动电压线172可以与外部部分OB接触，传送到外部部分OB的驱动电压ELVDD可以通过连接到外部部分OB的第一连接件CB1传送到定位在显示区域DA(见图2)中的光阻挡层BML。
图8示出了光阻挡层BML和驱动电压线172。参考图8，光阻挡层BML的外部部分OB和驱动电压线172可以重叠。在图8中示出的开口OP1中，光阻挡层BML(例如，外部部分OB)和驱动电压线172可以彼此接触。
图9示出了沿图8的线IX-IX'截取的示意性截面图。参考图9，绝缘层VIA可以定位在光阻挡层BML(例如，外部部分OB)与驱动电压线172之间，并且驱动电压线172和光阻挡层BML可以与绝缘层VIA的开口OP1接触。因此，可以从驱动电压线172施加驱动电压ELVDD(见图14)。
图8和图9公开了绝缘层VIA定位在光阻挡层BML(例如，外部部分OB)与驱动电压线172之间的配置，但是根据实施例，外部半导体层ACT_NDA(见图10)可以定位在光阻挡层BML与驱动电压线172之间。
图10示出了根据实施例的针对显示装置的与图9的截面对应的截面。参考图10，外部半导体层ACT_NDA可以定位在光阻挡层BML(例如，外部部分OB)与驱动电压线172之间。定位在光阻挡层BML与驱动电压线172之间的外部半导体层ACT_NDA可以在外部半导体层ACT_NDA与光阻挡层BML之间形成电容器CAP。如此，在外部半导体层ACT_NDA定位在光阻挡层BML与驱动电压线172之间的情况下，静电的峰值电平可以通过形成在外部半导体层ACT_NDA与光阻挡层BML之间的电容器CAP降低。例如，由于被引入的静电不直接沿光阻挡层BML传送，而是存储在形成在外部半导体层ACT_NDA与光阻挡层BML之间的电容器CAP中，因此可以防止由于静电的突然流入而导致的对显示区域DA(见图2)的损坏。在实施例中，外部半导体层ACT_NDA可以不通过绝缘层VIA的开口OP1暴露。例如，相邻的外部半导体层ACT_NDA之间的距离D1可以大于绝缘层VIA的开口OP1的宽度(或直径)D2。
例如，定位在非显示区域NDA中的外部半导体层ACT_NDA和显示区域DA中的半导体层ACT(例如，见图7)可以通过相同的工艺形成，可以定位在相同的层上，并且可以包括相同的材料。例如，外部半导体层ACT_NDA和半导体层ACT可以包括晶体硅。
图11示出了图4的实施例中的光阻挡层BML的外部部分OB和半导体层ACT的配置。参考图11，在实施例中，光阻挡层BML的外部部分OB可以连接到第二连接件CB2。因此，从外部部分OB引入的静电可以容易地渗透到显示区域DA(见图2)中。参考图11，驱动电压线172可以与光阻挡层BML的外部部分OB重叠。驱动电压线172和光阻挡层BML可以通过接触孔11彼此接触。
图12示出了根据实施例的光阻挡层BML的外部部分OB和半导体层ACT的配置。参考图12，在实施例中，光阻挡层BML的外部部分OB可以不连接到第二连接件CB2。因此，如上所述，从外部部分OB引入的静电可以不容易渗透到显示区域DA(见图2)中。
在图12中，驱动电压线172可以与光阻挡层BML的外部部分OB重叠。例如，示出了定位在光阻挡层BML与驱动电压线172之间的外部半导体层ACT_NDA。驱动电压线172和光阻挡层BML可以通过定位在绝缘层中的开口OP1彼此接触。因此，光阻挡层BML可以从驱动电压线172接收驱动电压ELVDD(见图14)。
与外部部分OB重叠的外部半导体层ACT_NDA的宽度W3可以在大约20μm至大约40μm的范围内。例如，如上所述，外部部分OB的宽度W1可以在大约250μm至大约350μm的范围内。如图12中所示，驱动电压线172的宽度W4可以小于或等于外部部分OB的宽度W1。例如，驱动电压线172的宽度W4可以在大约250μm至大约350μm的范围内。驱动电压线172的宽度W4可以大于外部半导体层ACT_NDA的宽度W3。
沿图12的线XII-XII'截取的截面可以与图10的截面基本上相同。例如，外部半导体层ACT_NDA可以不通过绝缘层VIA(见图9)的开口OP1暴露。例如，外部半导体层ACT_NDA的距离D1(见图10)可以大于绝缘层VIA的开口OP1的宽度D2(见图10)。
在图12中，示出了外部半导体层ACT_NDA的开口OP2和绝缘层VIA的开口OP1。如图12中所示，由于外部半导体层ACT_NDA的开口OP2的尺寸大于绝缘层VIA的开口OP1的尺寸，因此在绝缘层VIA的侧表面处，外部半导体层ACT_NDA可以不被暴露。如图10中所示，外部半导体层ACT_NDA可以在外部半导体层ACT_NDA与光阻挡层BML(例如，外部部分OB)之间形成电容器CAP，并且可以防止由于静电的突然流入而导致的对显示区域DA的损坏。
图13示出了在外部半导体层ACT_NDA的开口OP2与外部半导体层ACT_NDA的边缘之间的距离D5以及在外部半导体层ACT_NDA的开口OP2与绝缘层VIA的开口OP1之间的距离D6。在外部半导体层ACT_NDA的开口OP2与外部半导体层ACT_NDA的边缘之间的距离D5可以在大约3μm至大约5μm的范围内。距离D5的大约3μm至大约5μm的范围可以是外部半导体层ACT_NDA不影响在光阻挡层BML与驱动电压线172之间的接触且具有通过外部半导体层ACT_NDA形成电容器的效果的范围。外部半导体层ACT_NDA的开口OP2与绝缘层VIA的开口OP1之间的距离D6可以在大约3μm至大约5μm的范围内。距离D6的大约3μm至大约5μm的范围可以是外部半导体层ACT_NDA被绝缘层VIA稳定地覆盖以不影响在光阻挡层BML与驱动电压线172之间的接触的范围。
在下文中，将参照图14至图22描述定位在显示区域DA中的像素PX。然而，下面描述的结构仅仅是示例，并且实施例不限于此。
图14示出了根据实施例的显示装置的像素PX的等效电路的示意图。如图14中所示，根据实施例，显示装置的像素PX(例如，单个像素)可以包括连接到各种信号线的晶体管T1、T2、T3、T4、T5、T6、T7和T8、存储电容器Cst以及发光二极管LED。
信号线127、128、151、152、153、154、155、156、171、172和741可以连接到像素PX。信号线包括第一初始化电压线127、第二初始化电压线128、第一扫描线151、第二扫描线152、初始化控制线153、旁路控制线154、发射控制线155、参考电压线156、数据线171、驱动电压线172和公共电压线741。
第一扫描线151可以连接到栅极驱动器以将第一扫描信号GW传送到第二晶体管T2。施加到第一扫描线151的信号和施加到第二扫描线152的信号可以在相同的时序被供应，并且可以具有彼此相反的相位。例如，在高电压施加到第一扫描线151的情况下，低电压可以施加到第二扫描线152。第二扫描线152可以将第二扫描信号GC传输到第三晶体管T3。
初始化控制线153可以将初始化控制信号GI传输到第四晶体管T4。旁路控制线154可以将旁路信号GB传送到第七晶体管T7和第八晶体管T8。旁路控制线154可以由下一级第一扫描线151形成。发射控制线155可以将发射控制信号EM传输到第五晶体管T5和第六晶体管T6。
数据线171可以是用于传输由数据驱动器产生的数据电压DATA的布线，并且发射光的有机发光二极管LED的亮度根据施加到像素PX的数据电压DATA而改变。
驱动电压线172施加驱动电压ELVDD，并且参考电压线156施加参考电压VEH。第一初始化电压线127可以传送第一初始化电压VINT1，并且第二初始化电压线128可以传送第二初始化电压VINT2。公共电压线741将公共电压ELVSS施加到发光二极管LED的阴极。在实施例中，施加到驱动电压线172、参考电压线156、第一初始化电压线127和第二初始化电压线128、以及公共电压线741的电压可以分别是恒定电压。
在下文中，将详细描述晶体管的结构和连接关系。
驱动晶体管T1可以具有p型晶体管特性，并且可以包括多晶半导体。驱动晶体管T1可以根据第二晶体管T2的开关操作接收数据电压DATA，并且可以将驱动电流供应到发光二极管LED的阳极。发光二极管LED的亮度可以根据输出到发光二极管LED的阳极的驱动电流的大小来调节，并且因此发光二极管LED的亮度可以根据施加到像素PX的数据电压DATA来调节。例如，驱动晶体管T1的第一区可以经由被定位为接收驱动电压ELVDD的第五晶体管T5连接到驱动电压线172。例如，驱动晶体管T1的第一区也可以连接到第二晶体管T2的第二区以接收数据电压DATA。例如，驱动晶体管T1的第二区可以定位为朝向发光二极管LED输出电流，并且可以经由第六晶体管T6连接到发光二极管LED的阳极。例如，驱动晶体管T1的第二区可以将施加到第一区的数据电压DATA传送到第三晶体管T3。例如，驱动晶体管T1的栅极电极可以连接到存储电容器Cst的第一电极(在下文中，被称为“第二存储电极”)。因此，驱动晶体管T1的栅极电极的电压可以根据存储在存储电容器Cst中的电压而改变，并且由驱动晶体管T1输出的驱动电流可以改变。例如，存储电容器Cst可以用于在一帧期间维持驱动晶体管T1的栅极电极的电压恒定。
第二晶体管T2可以具有p型晶体管特性，并且可以包括多晶半导体。第二晶体管T2可以是将数据电压DATA接收到像素PX中的晶体管。第二晶体管T2的栅极电极可以连接到第一扫描线151。第二晶体管T2的第一区可以连接到数据线171。第二晶体管T2的第二区可以连接到驱动晶体管T1的第一区。在第二晶体管T2由通过第一扫描线151传送的第一扫描信号GW的低电压导通的情况下，通过数据线171传送的数据电压DATA可以被传送到驱动晶体管T1的第一区。
第三晶体管T3可以具有n型晶体管特性，并且可以包括氧化物半导体。第三晶体管T3可以连接(例如，电连接)驱动晶体管T1的第二区和驱动晶体管T1的栅极电极。作为结果，第三晶体管T3可以是使通过经由驱动晶体管T1改变数据电压DATA而产生的补偿电压传送到存储电容器Cst的第二存储电极的晶体管。第三晶体管T3的栅极电极可以连接到第二扫描线152，并且第三晶体管T3的第一区可以连接到驱动晶体管T1的第二区。第三晶体管T3的第二区可以连接到存储电容器Cst的第二存储电极和驱动晶体管T1的栅极电极。第三晶体管T3可以由通过第二扫描线152接收的第二扫描信号GC之中的高电压导通，以连接驱动晶体管T1的栅极电极和驱动晶体管T1的第二区，并且施加到驱动晶体管T1的栅极电极的电压可以被传送到存储电容器Cst的第二存储电极并存储在存储电容器Cst中。
第四晶体管T4可以具有n型晶体管特性，并且可以包括氧化物半导体。第四晶体管T4可以用于初始化驱动晶体管T1的栅极电极和存储电容器Cst的第二存储电极。第四晶体管T4的栅极电极可以连接到初始化控制线153，并且第四晶体管T4的第一区可以连接到第一初始化电压线127。第四晶体管T4的第二区可以经由第三晶体管T3的第二区连接到存储电容器Cst的第二存储电极和驱动晶体管T1的栅极电极。第四晶体管T4可以由通过初始化控制线153传送的初始化控制信号GI的高电压导通。例如，第一初始化电压VINT1可以被传送到驱动晶体管T1的栅极电极和存储电容器Cst的第二存储电极。因此，驱动晶体管T1的栅极电极和存储电容器Cst的第二存储电极的电压可以被初始化。
第五晶体管T5可以具有p型晶体管特性，并且可以包括多晶半导体。第五晶体管T5可以用于将驱动电压ELVDD传送到驱动晶体管T1。第五晶体管T5的栅极电极可以连接到发射控制线155，第五晶体管T5的第一区可以连接到驱动电压线172，并且第五晶体管T5的第二区可以连接到驱动晶体管T1的第一区。
第六晶体管T6可以具有p型晶体管特性，并且可以包括多晶半导体。第六晶体管T6可以用于将从驱动晶体管T1输出的驱动电流传送到发光二极管LED。第六晶体管T6的栅极电极可以连接到发射控制线155，第六晶体管T6的第一区可以连接到驱动晶体管T1的第二区，并且第六晶体管T6的第二区可以连接到发光二极管LED的阳极。
第七晶体管T7可以具有p型晶体管特性，并且可以包括多晶半导体。第七晶体管T7可以用于初始化发光二极管LED的阳极。第七晶体管T7的栅极电极可以连接到旁路控制线154，第七晶体管T7的第一区可以连接到发光二极管LED的阳极，并且第七晶体管T7的第二区可以连接到第二初始化电压线128。在第七晶体管T7由旁路信号GB的低电压导通的情况下，第二初始化电压VINT2可以施加到发光二极管LED的待被初始化的阳极。
第八晶体管T8可以具有p型晶体管特性，并且可以包括多晶半导体。第八晶体管T8的栅极电极可以连接到旁路控制线154，第八晶体管T8的第一区可以连接到参考电压线156，并且第八晶体管T8的第二区可以连接到驱动晶体管T1的第一区。在第八晶体管T8由旁路信号GB的低电压导通的情况下，参考电压VEH可以施加到驱动晶体管T1的第一区。
上面已经描述了像素PX(例如，单个像素)包括八个晶体管T1至T8和一个存储电容器Cst，但是实施例不限于此，并且晶体管的数量、电容器的数量以及它们的连接关系可以各种地改变。
在实施例中，驱动晶体管T1可以包括多晶半导体。例如，第三晶体管T3和第四晶体管T4可以各自包括氧化物半导体。第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可以包括多晶半导体。然而，实施例不限于此，并且第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8中的至少一者可以包括氧化物半导体。在实施例中，通过使第三晶体管T3和第四晶体管T4由与驱动晶体管T1的材料不同的半导体材料形成，可以实现更稳定的驱动并且可以改善可靠性。
在下文中，将参照图14至图22进一步描述驱动晶体管T1、第三晶体管T3和第四晶体管T4的平面结构和截面结构。
图15示出了根据实施例的显示装置的示意性俯视平面图，图16示出了沿图15的线XXVI-XXVI'截取的示意性截面图，并且图17至图22示出了根据实施例的根据显示装置的制造顺序依次示出显示装置的示意性俯视平面图。图15至图22示出了两个相邻的像素PX(参见图14)，并且所述两个像素PX可以具有彼此对称的形状。在下文中，为了描述的方便，将描述定位在左侧处的像素PX。
如图15至图22中所示，光阻挡层BML可以定位在基底110上。
参考图16和图17，光阻挡层BML可以定位为与驱动晶体管T1的沟道1132重叠。
光阻挡层BML可以包括与驱动晶体管T1的沟道重叠的平板部分PB和在第一方向DR1上连接相邻的像素PX(见图7)的平板部分PB的第一连接件CB1。例如，可以包括用于在第二方向DR2上将相邻的像素PX的平板部分PB彼此连接的第二连接件CB2(见图2)。
阻挡层111可以设置在光阻挡层BML上。阻挡层111包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)或非晶硅(A-Si)。
参考图16和图17，包括驱动晶体管T1的沟道1132、第一区1131和第二区1133的多晶半导体层ACT1可以定位在光阻挡层BML和阻挡层111上。图17示出了光阻挡层BML和多晶半导体层ACT1。除了驱动晶体管T1的沟道1132、第一区1131和第二区1133之外，多晶半导体层ACT1还可以包括第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8中的每一者的沟道、第一区和第二区。
在平面图中，驱动晶体管T1的沟道1132可以具有弯折形状。然而，驱动晶体管T1的沟道1132的形状不限于此，并且可以被各种地改变或修改。例如，驱动晶体管T1的沟道1132可以以不同的形状弯折，或者可以形成为类棒状形状。驱动晶体管T1的第一区1131和第二区1133可以定位在驱动晶体管T1的沟道1132的相对两侧处。驱动晶体管T1的第一区1131可以在平面图中向上和向下延伸，向上延伸的部分可以连接到第二晶体管T2的第二区，并且向下延伸的部分可以连接到第五晶体管T5的第二区。驱动晶体管T1的第二区1133可以在平面图中向下延伸以连接到第六晶体管T6的第一区。
第一栅极绝缘层141可以设置在包括驱动晶体管T1的沟道1132、第一区1131和第二区1133的多晶半导体层ACT1上。第一栅极绝缘层141可以包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)，并且可以具有单层结构或多层结构。
包括驱动晶体管T1的栅极电极1151的第一栅极导电层可以定位在第一栅极绝缘层141上。图18示出了多晶半导体层和第一栅极导电层。第一栅极导电层可以包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)，并且可以具有单层结构或多层结构。
驱动晶体管T1的栅极电极1151可以与驱动晶体管T1的沟道1132重叠。
第一栅极导电层还可以包括第一初始化电压线127、第一扫描线151、发射控制线155和旁路控制线154。第一初始化电压线127、第一扫描线151、发射控制线155和旁路控制线154可以基本上在水平方向上延伸。第一初始化电压线127可以连接到第四晶体管T4(见图14)的第一区。第一扫描线151可以连接到第二晶体管T2的栅极电极。第五晶体管T5的栅极电极和第六晶体管T6的栅极电极可以连接到发射控制线155。第七晶体管T7的栅极电极和第八晶体管T8的栅极电极可以连接到旁路控制线154。
在包括驱动晶体管T1的栅极电极1151的第一栅极导电层可以被形成之后，可以执行掺杂工艺。可以对被第一栅极导电层覆盖的多晶半导体层进行掺杂，并且可以对多晶半导体层的未被第一导电层覆盖的部分进行掺杂，以具有与导体的特性相同的特性。例如，可以用p型掺杂剂执行掺杂工艺，并且包括多晶半导体的驱动晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可以具有p型晶体管特性。
第二栅极绝缘层142可以设置在第一栅极绝缘层141和包括驱动晶体管T1的栅极电极1151的第一栅极导电层上。第二栅极绝缘层142可以包括氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)，并且可以具有单层结构或多层结构。
包括存储电容器Cst(见图14)的第一存储电极1153的第二栅极导电层可以定位在第二栅极绝缘层142上。图19示出了多晶半导体层、第一栅极导电层和第二栅极导电层。第二栅极导电层包括钼(Mo)、铝(Al)、铜(Cu)银(Ag)、铬(Cr)、钽(Ta)和钛(Ti)等，并且可以具有单层结构或多层结构。
第一存储电极1153可以与驱动晶体管T1的栅极电极1151重叠以构成存储电容器Cst。开口1152可以形成在存储电容器Cst的第一存储电极1153中。存储电容器Cst的第一存储电极1153的开口1152可以与驱动晶体管T1的栅极电极1151重叠。
第一层间绝缘层161可以设置在包括存储电容器Cst的第一存储电极1153的第二栅极导电层上。第一层间绝缘层161可以包括氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)，并且可以具有单层结构或多层结构。
包括第三晶体管T3(见图14)的沟道3137、第一区3136和第二区3138以及第四晶体管T4的沟道4137、第一区4136和第二区4138的氧化物半导体层ACT2(见图20)可以定位在第一层间绝缘层161上。图20示出了多晶半导体层、第一栅极导电层、第二栅极导电层和氧化物半导体层ACT2。氧化物半导体层ACT2可以包括基于In-Ga-Zn的多种氧化物之中的氧化铟镓锌(IGZO)。
第三晶体管T3的沟道3137、第一区3136和第二区3138以及第四晶体管T4的沟道4137、第一区4136和第二区4138可以彼此连接以彼此为一体。第三晶体管T3的第一区3136和第二区3138可以定位在第三晶体管T3的沟道3137的相对两侧处。第四晶体管T4的第一区4136和第二区4138可以定位在第四晶体管T4的沟道4137的相对两侧处。第三晶体管T3的第二区3138可以连接到第四晶体管T4的第二区4138。
第三栅极绝缘层143可以定位在包括第三晶体管T3的沟道3137、第一区3136和第二区3138以及第四晶体管T4的沟道4137、第一区4136和第二区4138的氧化物半导体层ACT2上。第三栅极绝缘层143可以包括氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)，并且可以具有单层结构或多层结构。
第三栅极绝缘层143可以定位在氧化物半导体层ACT2和第一层间绝缘层161的整个表面上。第三栅极绝缘层143可以覆盖第三晶体管T3的沟道3137、第一区3136和第二区3138以及第四晶体管T4的沟道4137、第一区4136和第二区4138的上表面和侧表面。然而，实施例不限于此，并且第三栅极绝缘层143可以不定位在氧化物半导体层ACT2和第一层间绝缘层161的整个表面上。例如，第三栅极绝缘层143可以与第三晶体管T3的沟道3137重叠，并且可以与第一区3136和第二区3138不重叠。例如，第三栅极绝缘层143可以与第四晶体管T4的沟道4137重叠，并且可以与第一区4136和第二区4138不重叠。
包括第三晶体管T3的栅极电极3151和第四晶体管T4的栅极电极4151的第三栅极导电层可以定位在第三栅极绝缘层143上。图21示出了多晶半导体层、第一栅极导电层、第二栅极导电层、氧化物半导体层和第三栅极导电层。第三栅极导电层可以包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)，并且可以具有单层结构或多层结构。例如，第三栅极导电层可以包括包含钛的下层和包含钼的上层。
第三晶体管T3的栅极电极3151可以与第三晶体管T3的沟道3137重叠。第四晶体管T4的栅极电极4151可以与第四晶体管T4的沟道4137重叠。
第三栅极导电层还可以包括初始化控制线153、第二扫描线152和参考电压线156。初始化控制线153、第二扫描线152和参考电压线156可以基本上在水平方向上延伸。初始化控制线153可以连接到第四晶体管T4的栅极电极4151。第二扫描线152可以连接到第三晶体管T3的栅极电极3151。参考电压线156可以连接到第八晶体管T8的第一区。
在包括第三晶体管T3的栅极电极3151和第四晶体管T4的栅极电极4151的第三栅极导电层被形成之后，可以执行掺杂工艺。氧化物半导体层的被第三栅极导电层覆盖的部分可以不被掺杂，并且氧化物半导体层的未被第三栅极导电层覆盖的部分可以被掺杂以与导体具有相同的特性。第三晶体管T3的沟道3137可以定位在栅极电极3151下面，以与栅极电极3151重叠。第三晶体管T3的第一区3136和第二区3138可以不与栅极电极3151重叠。第四晶体管T4的沟道4137可以定位在栅极电极4151下面，以与栅极电极4151重叠。第四晶体管T4的第一区4136和第二区4138可以不与栅极电极4151重叠。可以用n型掺杂剂执行氧化物半导体层的掺杂工艺，并且包括氧化物半导体层的第三晶体管T3和第四晶体管T4可以具有n型晶体管特性。
第二层间绝缘层162可以定位在包括第三晶体管T3的栅极电极3151和第四晶体管T4的栅极电极4151的第三栅极导电层上。第二层间绝缘层162可以包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)，并且可以具有单层结构或多层结构。第二层间绝缘层162可以包括第一开口1165、第二开口1166、第三开口3165、第四开口3166、第五开口4165和第六开口4166。
第一开口1165可以与驱动晶体管T1的栅极电极1151的至少一部分重叠。第一开口1165可以进一步形成在第三栅极绝缘层143、第一层间绝缘层161和第二栅极绝缘层142中。第一开口1165可以与第一存储电极1153的开口1152重叠。第一开口1165可以定位在第一存储电极1153的开口1152内部。第二开口1166可以与第三晶体管T3的第二区3138的至少一部分重叠。第二开口1166可以进一步形成在第三栅极绝缘层143中。
第三开口3165可以与驱动晶体管T1的第二区1133的至少一部分重叠。第三开口3165可以进一步形成在第三栅极绝缘层143、第一层间绝缘层161、第二栅极绝缘层142和第一栅极绝缘层141中。第四开口3166可以与第三晶体管T3的第一区3136的至少一部分重叠。第四开口3166可以进一步形成在第三栅极绝缘层143中。
第五开口4165可以与第四晶体管T4的第一区4136的至少一部分重叠。第五开口4165可以进一步形成在第三栅极绝缘层143中。第六开口4166可以与第一初始化电压线127的至少一部分重叠。第六开口4166可以进一步形成在第三栅极绝缘层143、第一层间绝缘层161和第二栅极绝缘层142中。
包括第一连接电极1175、第二连接电极3175和第三连接电极4175的第一数据导电层可以定位在第二层间绝缘层162上。图22示出了多晶半导体层、第一栅极导电层、第二栅极导电层、氧化物半导体层、第三栅极导电层和第一数据导电层。第一数据导电层可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、镍(Ni)、钙(Ca)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)和/或铜(Cu)等，并且可以具有包括以上材料的单层结构或多层结构。例如，第一数据导电层可以具有包括诸如钼、铬、钽或钛的耐熔金属或者它们的合金的下部膜、包括具有低电阻率的基于铝的金属、基于银的金属或基于铜的金属的中间膜、以及包括诸如钼、铬、钽或钛的耐熔金属的上部膜的三层结构。
第一连接电极1175可以与驱动晶体管T1的栅极电极1151重叠。第一连接电极1175可以通过第一开口1165和第一存储电极1153的开口1152连接到驱动晶体管T1的栅极电极1151。第一连接电极1175可以与第三晶体管T3的第二区3138重叠。第一连接电极1175可以连接到第三晶体管T3的第二区3138。因此，驱动晶体管T1的栅极电极1151和第三晶体管T3的第二区3138可以通过第一连接电极1175连接。
第二连接电极3175可以与驱动晶体管T1的第二区1133重叠。第二连接电极3175可以通过第三开口3165连接到驱动晶体管T1的第二区1133。第二连接电极3175可以与第三晶体管T3的第一区3136重叠。第二连接电极3175可以通过第四开口3166连接到第三晶体管T3的第一区3136。因此，驱动晶体管T1的第二区1133和第三晶体管T3的第一区3136可以通过第二连接电极3175连接。
第三连接电极4175可以与第四晶体管T4的第一区4136重叠。第三连接电极4175可以通过第五开口4165连接到第四晶体管T4的第一区4136。第三连接电极4175可以与第一初始化电压线127重叠。第三连接电极4175可以通过第六开口4166连接到第一初始化电压线127。因此，第四晶体管T4的第一区4136和第一初始化电压线127可以通过第三连接电极4175连接。
第一数据导电层还可以包括第二初始化电压线128。第二初始化电压线128可以基本上在水平方向上延伸。第二初始化电压线128可以连接到第七晶体管T7的第二区。
第三层间绝缘层180可以定位在包括第一连接电极1175、第二连接电极3175和第三连接电极4175的第一数据导电层上。第三层间绝缘层180可以包括有机绝缘材料，诸如通用聚合物(例如，聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS))、具有酚基的聚合物衍生物、丙烯酸聚合物、酰亚胺聚合物、聚酰亚胺、硅氧烷聚合物等。
包括数据线171(见图15)和驱动电压线172(见图15)的第二数据导电层可以设置在第三层间绝缘层180上。第二数据导电层可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、镍(Ni)、钙(Ca)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)和/或铜(Cu)等，并且可以具有包括以上材料的单层结构或多层结构。
数据线171和驱动电压线172可以在竖直方向上延伸。数据线171可以连接到第二晶体管T2。数据线171可以连接到第二晶体管T2的第一区域。驱动电压线172可以连接到第五晶体管T5。驱动电压线172可以连接到第五晶体管T5的第一区。驱动电压线172可以连接到存储电容器Cst。驱动电压线172可以连接到存储电容器Cst的第一存储电极1153。相邻的像素PX的存储电容器Cst的第一存储电极1153可以彼此连接，并且可以基本上在水平方向上延伸。
例如，钝化层可以定位在包括数据线171和驱动电压线172的第二数据导电层上，并且发光二极管LED(见图14)的阳极可以定位在钝化层上。发光二极管LED的阳极可以连接到第六晶体管T6，并且可以接收驱动晶体管T1的输出电流。分隔壁可以定位在发光二极管LED的阳极上。可以在分隔壁中形成开口，并且分隔壁的开口可以与发光二极管LED的阳极重叠。发光二极管层可以设置在分隔壁的开口内。阴极可以定位在发光二极管层和分隔壁上。阳极、发光二极管层和阴极可以构成发光二极管LED。
如上所述，在根据实施例的显示装置的显示区域中，驱动晶体管T1可以包括多晶半导体，并且第三晶体管T3和第四晶体管T4可以包括氧化物半导体。如上所述，通过使第三晶体管T3和第四晶体管T4包括与驱动晶体管T1的半导体材料不同的半导体材料，可以实现更稳定的驱动并且可以改善可靠性。
尽管上面已经描述了包括在一个像素中的晶体管和与其连接的布线的在平面图中和截面图中的位置，但是实施例不限于此。每个构成元件的在平面图和截面图中的位置可以各种地改变。
总结详细描述，本领域技术人员将理解的是，可以在基本上不脱离本公开的原理和精神以及范围的情况下对实施例进行许多变化和修改。因此，所公开的实施例仅用于一般性和描述性的意义而不是出于限制的目的。

Claims (20)

1.一种显示装置，其中，所述显示装置包括：
基底，包括显示区域和非显示区域；
光阻挡层，设置在所述基底上；以及
半导体层，设置在所述光阻挡层上，其中，
所述光阻挡层包括：
多个平板部分，设置在所述显示区域中；
第一连接件，在第一方向上与所述多个平板部分连接；
第二连接件，在垂直于所述第一方向的第二方向上与所述多个平板部分连接；和
外部部分，设置在所述非显示区域中，并且
所述第一连接件和所述外部部分彼此直接连接，并且
所述外部部分的宽度大于所述第一连接件的宽度。
2.根据权利要求1所述的显示装置，其中，所述外部部分具有围绕所述显示区域的环形形状。
3.根据权利要求1所述的显示装置，其中，所述第二连接件不直接连接到所述外部部分。
4.根据权利要求1所述的显示装置，其中，所述光阻挡层的所述多个平板部分在所述基底的厚度方向上与所述半导体层重叠。
5.根据权利要求1所述的显示装置，其中，所述显示装置还包括：
多个虚设像素，设置在所述显示区域的在所述第一方向上的相对边缘处；以及
像素，设置在所述第一方向上的所述多个虚设像素之间。
6.根据权利要求1所述的显示装置，其中，所述外部部分的所述宽度在250μm至350μm的范围内。
7.根据权利要求1所述的显示装置，其中，所述第一连接件的所述宽度在30μm至80μm的范围内。
8.根据权利要求1所述的显示装置，其中，所述显示装置还包括：
驱动电压线，与所述外部部分重叠。
9.根据权利要求8所述的显示装置，其中，所述驱动电压线的宽度在250μm至350μm的范围内。
10.根据权利要求8所述的显示装置，其中，所述外部部分的所述宽度大于或等于所述驱动电压线的宽度。
11.根据权利要求8所述的显示装置，其中，所述显示装置还包括：
绝缘层，设置在所述外部部分与所述驱动电压线之间，其中，
所述外部部分和所述驱动电压线通过所述绝缘层的第一开口电连接，并且
所述外部部分接收驱动电压。
12.根据权利要求11所述的显示装置，其中，所述显示装置还包括：
外部半导体层，设置在所述外部部分与所述驱动电压线之间。
13.根据权利要求12所述的显示装置，其中，所述外部半导体层不与所述绝缘层的所述第一开口重叠。
14.根据权利要求13所述的显示装置，其中，
所述外部半导体层具有第二开口，并且
所述绝缘层的所述第一开口与所述外部半导体层的所述第二开口重叠。
15.根据权利要求14所述的显示装置，其中，所述外部半导体层的所述第二开口与所述外部半导体层的边缘之间的距离在3μm至5μm的范围内。
16.根据权利要求14所述的显示装置，其中，所述绝缘层的所述第一开口与所述外部半导体层的所述第二开口之间的距离在3μm至5μm的范围内。
17.根据权利要求12所述的显示装置，其中，所述外部半导体层的宽度在20μm至40μm的范围内。
18.根据权利要求1所述的显示装置，其中，所述半导体层包括多晶半导体层。
19.根据权利要求18所述的显示装置，其中，所述半导体层还包括：
氧化物半导体层，设置在所述显示区域中。
20.根据权利要求1所述的显示装置，其中，所述显示装置还包括：
布线，与所述外部部分重叠。
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