CN116705806A - 电子装置 - Google Patents

电子装置 Download PDF

Info

Publication number
CN116705806A
CN116705806A CN202210171512.9A CN202210171512A CN116705806A CN 116705806 A CN116705806 A CN 116705806A CN 202210171512 A CN202210171512 A CN 202210171512A CN 116705806 A CN116705806 A CN 116705806A
Authority
CN
China
Prior art keywords
layer
pad
output line
signal
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210171512.9A
Other languages
English (en)
Inventor
蔡亚历
杨蕙菁
黄旸瑞
刘侑宗
李淂裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innolux Corp
Original Assignee
Innolux Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innolux Display Corp filed Critical Innolux Display Corp
Priority to CN202210171512.9A priority Critical patent/CN116705806A/zh
Priority to TW111138603A priority patent/TW202335225A/zh
Priority to US18/153,765 priority patent/US20230268353A1/en
Publication of CN116705806A publication Critical patent/CN116705806A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J50/00—Circuit arrangements or systems for wireless supply or distribution of electric power
    • H02J50/05—Circuit arrangements or systems for wireless supply or distribution of electric power using capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Human Computer Interaction (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本公开提供一种电子装置，包含：基板、设置于基板上的第一导体层、设置于第一导体层上的平坦化层、设置于平坦化层上的第二导体层、设置于平坦化层上的电子组件。第一导体层与第二导体层分别包括输出线与控制线。电子组件用以产生第一信号。本公开所提供的电子装置更包含开关组件，其用以接收第一信号且根据来自控制线的第二信号以输出第一信号至输出线。输出线与控制线至少部分重叠。

Description

电子装置
技术领域
本公开是有关于一种电子装置，特别是有关于一种减少走线耦合电容的设计。
背景技术
电子装置已成为现代生活不可或缺的产品。然而，现今的电子装置仍未在各个方面符合消费者的期待，举例而言，在信号较为敏感的感测电路，容易因较大的耦合电容，而降低感测品质。因此，发展出能够改善电子装置质量或效能的结构设计为目前业界致力研究的课题之一。
发明内容
本公开提供一种电子装置，包含：基板、设置于基板上的第一导体层、设置于第一导体层上的平坦化层、设置于平坦化层上的第二导体层、设置于平坦化层上的电子组件。第一导体层与第二导体层分别包括输出线与控制线。电子组件用以产生第一信号。本公开所提供的电子装置更包含开关组件，其用以接收第一信号且根据来自控制线的第二信号以输出第一信号至输出线。输出线与控制线至少部分重叠。
本公开提供另一种电子装置，包含：基板、设置于基板上的第一导体层、设置于第一导体层上的平坦化层、设置于平坦化层上的第二导体层、设置于平坦化层上的第一电子组件与第二电子组件。第一导体层与第二导体层分别包括第一输出线与第二输出线。第一电子组件透过第一信号线传输第一信号。第二电子组件透过第二信号线传输第二信号。第一输出线与第二输出线至少部分重叠。
附图说明
为让本公开的特征或优点能更明显易懂，下文特举出一些实施例，并配合所附附图，作详细说明如下。
图1显示根据本公开一些实施例中，电子装置的剖面示意图；
图2显示根据本公开一些实施例中，电子装置的电路图；
图3显示根据本公开一些实施例中，电子装置的信号传输示意图；
图4显示根据本公开一些实施例中，电子装置中多任务器的电路图；
图5显示根据本公开一些实施例中，对应于图4的电子装置的剖面示意图；
图6显示根据本公开另一些实施例中，电子装置中多任务器的电路图；
图7显示根据本公开一些实施例中，对应于图6的电子装置的剖面示意图；
图8显示根据本公开一些实施例中，电子装置的信号传输示意图；
图9显示根据本公开一些实施例中，对应于图8中数据线(输出线)的排列示意图；
图10显示根据本公开一些实施例中，对应于图9的电子装置的剖面示意图。
图1-10中附图标记说明如下：
10，20，30：电子装置
100：基板
102：缓冲层
104a1，104a2，104b：介电层
106a，106b，106c1，106c2，106d：钝化层
108a，108b：平坦化层
PS：半导体层
PSa1，PSa2：掺杂区
PSb：通道区
GI：栅极介电层
M1，M2，M3：导体层
M4a，M4b，M4：透明导体层
S1，S2：掺杂层
I：本质层
U，U1，U2：电子组件
R1：有源区
R2：走线区
R3：接垫区
TRS：薄膜晶体管
TM1，TM2，TM3，TM4，TM5，TM6，TM7，TM8：薄膜晶体管
TRSF，TRSF1，TRSF2：薄膜晶体管
TRR：薄膜晶体管
RST：控制信号
SEL：扫描线信号
VOUT：输出信号线
VCC0，VCC1，VCC2：系统电压线
D1，D2，D3，D4，D5，D6，D7，D8：数据线
C1，C2，C3：控制线
O1，O2，O3：输出线
P1，P2：接垫
V1，V2，V3：通孔
具体实施方式
以下针对本公开实施例的电子装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例，用以实施本公开一些实施例的不同态样。以下所述特定的组件及排列方式仅为简单清楚描述本公开一些实施例。当然，这些仅用以举例而非本公开的限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似及/或对应的组件，以清楚描述本公开。然而，这些类似及/或对应的标号的使用仅为了简单清楚地叙述本公开一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
透过参考以下的详细描述并同时结合附图可以理解本公开，须注意的是，为了使读者能容易了解及附图的简洁，本公开中的多张附图只绘出电子装置的一部分，且附图中的特定组件并非依照实际比例绘图。此外，图中各组件的数量及尺寸仅作为示意，并非用来限制本公开的范围。
应理解的是，附图的组件或装置可以所属技术领域的技术人员所熟知的各种形式存在。此外实施例中可能使用相对性用语，例如「较低」或「底部」或「较高」或「顶部」，以描述附图的一个组件对于另一组件的相对关系。可理解的是，如果将附图的装置翻转使其上下颠倒，则所叙述在「较低」侧的组件将会成为在「较高」侧的组件。本公开实施例可配合附图一并理解，本公开的附图亦被视为公开说明的一部分。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形，或者，其间亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
本公开通篇说明书与后附的权利要求中会使用某些词汇来指称特定组件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的组件。本文并不意在区分那些功能相同但名称不同的组件。在下文说明书与权利要求书中，「包括」、「含有」、「具有」等词为开放式词语，因此其应被解释为「含有但不限定为…」之意。因此，当本公开的描述中使用术语「包括」、「含有」及/或「具有」时，其指定了相应的特征、区域、步骤、操作及/或构件的存在，但不排除一个或多个相应的特征、区域、步骤、操作及/或构件的存在。
本文中所提到的方向用语，例如：「上」、「下」、「前」、「后」、「左」、「右」等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本公开。在附图中，各附图示出的是特定实施例中所使用的方法、结构及/或材料的通常性特征。然而，这些附图不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域及/或结构的相对尺寸、厚度及位置可能缩小或放大。
当相应的构件(例如膜层或区域)被称为「在另一个构件上」时，它可以直接在另一个构件上，或者两者之间可存在有其他构件。另一方面，当构件被称为「直接在另一个构件上」时，则两者之间不存在任何构件。另外，当一构件被称为「在另一个构件上」时，两者在俯视方向上有上下关系，而此构件可在另一个构件的上方或下方，而此上下关系取决于装置的取向(orientation)。
此外，应理解的是，虽然在此可使用用语「第一」、「第二」、「第三」等来叙述各种组件、组件、或部分，这些组件、组件或部分不应被这些用语限定。这些用语仅是用来区别不同的组件、组件、区域、层或部分。因此，以下讨论的一第一组件、组件、区域、层或部分可在不偏离本公开的启示的情况下被称为一第二组件、组件、区域、层或部分。
于文中，「约」、「实质上」的用语通常表示在一给定值或范围的10％内，或5％内、或3％之内、或2％之内、或1％之内、或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明「约」、「实质上」的情况下，仍可隐含「约」、「实质上」的含义。此外，用语「范围介于第一数值及第二数值之间」表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
应理解的是，以下所举实施例可以在不脱离本公开的精神下，可将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
于本公开中，厚度、长度与宽度的量测方式可以是采用光学显微镜量测而得，厚度则可以由电子显微镜中的剖面影像量测而得，但不以此为限。另外，任两个用来比较的数值或方向，可存在着一定的误差。若第一方向垂直于第二方向，则第一方向与第二方向之间的角度可介于80度至100度之间；若第一方向平行于第二方向，则第一方向与第二方向之间的角度可介于0度至10度之间。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本公开所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本公开的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本公开实施例有特别定义。
当导体层中的信号线具有较大的耦合电容，而导致信号达饱和(稳定)的时间变长时，因此波峰与波谷的信号的读取时间变长。若为求快而取非饱和的信号，波峰与波谷的信号差异小，将导致质量下降。因此本领域的技术人员将如何降低信号线之间的耦合电容作为目的而借由下述各实施例解决此问题。
本实施例所提供的电子装置，可借由设置平坦化层，或进一步增加平坦化层的厚度，来降低走线之间(信号线之间)的耦合电容，而提升感测质量。此外，本实施例所提供的电子装置，更借由多任务器的设计，可减少输出到集成电路的信号线，也可缩短信号到达饱和的时间。此外，借由使用多任务器还可减少输出线与到集成电路的输入线数量不匹配的情况。
请参照图1，图1显示根据本公开一些实施例中，电子装置的剖面示意图。应理解的是，为了清楚说明，图中省略电子装置10的部分组件，仅示意地示出部分组件。以下将搭配电子装置10的制作方法对电子装置10的结构进行说明。应理解的是，在一些实施例中，可于电子装置10的制作方法进行前、进行中及/或进行后提供额外的操作步骤。在一些实施例中，所述的一些操作步骤可能被取代或省略，并且所述的一些操作步骤的顺序为可互换的。
在一些实施例中，电子装置可包括显示设备、背光装置、天线装置、感测装置或拼接装置，但不以此为限。电子装置可为可弯折或可挠式电子装置。显示设备可为非自发光型显示设备或自发光型显示设备。天线装置可为液晶型态的天线装置或非液晶型态的天线装置，感测装置可为感测电容、光线、热能或超声波的感测装置，但不以此为限。电子组件可包括无源组件与有源组件，例如电容、电阻、电感、二极管、晶体管等。二极管可包括发光二极管或光电二极管。发光二极管可例如包括有机发光二极管(organic light emittingdiode，OLED)、次毫米发光二极管(mini LED)、微发光二极管(micro LED)或量子点发光二极管(quantum dot LED)，但不以此为限。拼接装置可例如是显示器拼接装置或天线拼接装置，但不以此为限。需注意的是，电子装置可为前述的任意排列组合，但不以此为限。下文将以感测装置作为电子装置以说明本公开内容，但本公开不以此为限。
如图1所示，将电子装置10可包括有源区R1、走线区R2、与接垫区R3。在一些实施例中，有源区R1可作感测装置的感测区，接垫区R3可作为显示设备中与外部电路连接的区域。走线区R2可设置在有源区R1与接垫区R3之间，在走线区R2中也可进一步设置多任务器。
应注意的是，图1将有源区R1、走线区R2、与接垫区R3的组件示出于同一剖面上，而省略区域之间的其他组件，以简化附图。
如图1所示，电子装置10可包含基板100、导体层M1、导体层M2、平坦化层108a、导体层M3、电子组件U。其中，导体层M1设置在基板上，导体层M1可包括扫描线，用以提供扫描信号。导体层M2设置在导体层M1上，导体层M2可包括输出线(例如图5中的输出线O1)、数据线(例如图5中的数据线D1)或其他合适的信号线，但不以此为限。平坦化层108a设置在导体层M2上，导体层M3设置在平坦化层108a上，导体层M3可包括控制线O1，但不以此为限。电子组件可设置在平坦化层108a上，且电子组件用以产生第一信号。
如图1所示，提供基板100。在一些实施例中，基板100位于有源区R1、走线区R2、与接垫区R3中。在一些实施例中，基板102可包含可挠式基板、刚性基板或前述的组合，但不限于此。在一些实施例中，基板100的材料可包含玻璃、石英、蓝宝石(sapphire)、陶瓷、聚酰亚胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚对苯二甲酸乙二酯(polyethyleneterephthalate，PET)、聚丙烯(polypropylene，PP)、其它合适的材料或前述的组合，但不限于此。再者，在一些实施例中，基板100可包含金属-玻璃纤维复合板材、或金属-陶瓷复合板材，但不限于此。
相较于比较实施例在作为基板的晶圆上制作电子装置(如感测装置)，本实施例可借由大面积玻璃作为基板来降低制造成本。
接着，如图1所示，形成缓冲层102于基板100上。在一些实施例中，缓冲层102位于有源区R1、走线区R2、与接垫区R3中。在一些实施例中，缓冲层102可用作阻障层。在一些实施例中，缓冲层102可以是单层或多层结构。缓冲层102可包含有机硅氧化合物、氮化硅、氧化硅、氮氧化硅、碳化硅、氧化铝、氧化铪、其它合适的材料、或前述的组合，但不限于此。
在一些实施例中，缓冲层200可借由沉积制程来形成，例如化学气相沉积法(chemical vapor deposition，CVD)、原子层沉积法(atomic layer deposition，ALD)或旋转涂布法或其它合适的制程，但不限于此。
接着，如图1所示，形成介电层104a1、半导体层PS、介电层104a2于缓冲层102上。在一些实施例中，半导体层PS夹设于介电层104a1与介电层104a2之间。在一些实施例中，介电层104a1与介电层104a2位于有源区R1、走线区R2、与接垫区R3中，而半导体层PS位于有源区R1、走线区R2、接垫区R3中。
在一些实施例中，介电层104a1与介电层104a2可包含介电材料，例如氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合，但不限于此。
在一些实施例中，半导体层PS可包含半导体材料，例如元素半导体、化合物半导体、合金半导体、其它合适的材料、或前述的组合，但不限于此，例如掺杂或未掺杂的多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)。元素半导体可以例如包含硅、锗(germanium)。化合物半导体可以例如包含氮化镓(gallium nitride，GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)。合金半导体可以例如包含硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)等。
在一些实施例中，半导体层PS包含掺杂区PSa1、掺杂区PSa2与在掺杂区PSa2之间的通道区PSb。在一些实施例中，掺杂区PSa1与掺杂区PSa2分别为轻掺杂区与重掺杂区。应注意的是，后续附图将省略掺杂区PSa1、掺杂区PSa2与通道区PSb，以简化说明。
在一些实施例中，借由类似于上述的沉积制程来形成介电层104a1，并且借由沉积制程(如化学气相沉积)来形成半导体材料。接着，借由布植制程掺杂半导体材料中特定的区域，并借由图案化制程图案化半导体材料，以形成半导体层PS。接着，再次借由类似于上述的沉积制程来形成介电层104a2。在一些实施例中，图案化制程包含光刻制程与蚀刻制程，但不以此为限。在一些实施例中，光刻制程可包含光阻涂布(例如旋转涂布)、软烘烤、硬烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、清洗及干燥等，但不限于此。在一些实施例中，蚀刻制程可包含干蚀刻制程或湿蚀刻制程，例如反应式离子蚀刻(reactive ionetching，RIE)、中性粒子束蚀刻(neutral beam etch，NBE)、适合的蚀刻制程或上述的组合，但不以此为限。
接着，如图1所示，形成栅极介电层GI与导体层M1于介电层104a2上。在一些实施例中，栅极介电层GI与导体层M1位于有源区R1与接垫区R3中。在另一些实施例中，栅极介电层GI与导体层M1位于有源区R1、走线区R2与接垫区R3中(可参考如后续图5所示)。在一些实施例中，导体层M1可包括扫描线，其可提供扫描信号，控制数据信号是否写入至像素单元。
在一些实施例中，导体层M1与下方半导体层PS可视为薄膜晶体管，例如附图中示出的薄膜晶体管TRS、薄膜晶体管TRSF以及薄膜晶体管TRR。在一些实施例中，薄膜晶体管可包含开关晶体管(switching transistor)、驱动晶体管、重置晶体管(reset transistor)、晶体管放大器(transistor amplifier)或其它合适的薄膜晶体管。具体而言，在一些实施例中，位于有源区R1中，薄膜晶体管TRR可为重置晶体管，薄膜晶体管TRSF可为晶体管放大器或源极随耦器(source follower)，薄膜晶体管TRS可为开关晶体管，但不限于此。在一些实施例中，位于接垫区R3中也设置有栅极介电层GI与导体层M1与下方半导体层PS，然其并未与电路接通，因此并不能视为薄膜晶体管。
应理解的是，薄膜晶体管的数量不限于图中所示出者，根据不同的实施例，电子装置10可具有其它合适数量或种类的薄膜晶体管。再者，薄膜晶体管的种类可包含上栅极(top gate)薄膜晶体管、下栅极(bottom gate)薄膜晶体管、双栅极(dual gate或doublegate)薄膜晶体管或前述的组合。根据一些实施例，薄膜晶体管可进一步与电容组件电性连接，但不限于此。应注意的是，薄膜晶体管可以本领域技术人员所熟知的各种形式存在，关于薄膜晶体管的详细结构于此便不再赘述。
在一些实施例中，导体层M1可包含导电材料，例如金属材料、透明导电材料、其它合适的导电材料或前述的组合，但不限于此。金属材料例如可包含铜(Cu)、银(Ag)、金(Au)、锡(Sn)、铝(Al)、钼(Mo)、钨(W)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、前述金属的合金、其它合适的材料或前述的组合，但不限于此。透明导电材料可包含氧化铟锡(indium tin oxide，ITO)、氧化锑锌(antimony zinc oxide，AZO)、氧化锡(tin oxide，SnO)、氧化锌(zincoxide，ZnO)、氧化铟锌(indium zinc oxide，IZO)、氧化铟镓锌(indium gallium zincoxide，IGZO)、氧化铟锡锌(indium tin zinc oxide，ITZO)、氧化锑锡(antimony tinoxide，ATO)、其它合适的透明导电材料、或前述的组合，但不限于此。在一些实施例中，栅极介电层GI可包含类似于上述介电层104a的材料，在此不再赘述。
在一些实施例中，可借由类似于上述的沉积制程来形成栅极介电材料之后，并借由类似于上述的图案化制程来形成栅极介电层GI。接着，借由化学气相沉积制程、物理气相沉积制程、溅镀制程、电镀制程、无电镀制程、电子束蒸镀法、其它合适的制程、或前述的组合形成导体材料，并借由类似于上述的图案化制程来形成导体层M1。
接着，如图1所示，形成钝化层106a与介电层104b于介电层104a上。在一些实施例中，钝化层106a覆盖导体层M1与栅极介电层GI。在一些实施例中，钝化层106a与介电层104b位于有源区R1、走线区R2、与接垫区R3中。
在一些实施例中，钝化层106a的材料包含无机材料、有机材料、或前述的组合，但不限于此。例如，无机材料可包含氮化硅、氧化硅、氮氧化硅、其它合适的材料、或前述的组合，但不限于此。例如，有机材料可包含聚对苯二甲酸乙二酯(polyethyleneterephthalate，PET)、聚乙烯(polyethylene，PE)、聚醚砜(polyethersulfone，PES)、聚碳酸酯(polycarbonate，PC)、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、聚酰亚胺(polyimide，PI)、其它合适的材料、或前述的组合，但不限于此。在一些实施例中，介电层104b的材料类似于前述介电层104a，在此不再赘述。
在一些实施例中，可借由类似于上述的沉积制程来形成钝化层106a与介电层104b，在此不再赘述。
接着，如图1所示，形成穿过钝化层106a与介电层104b的通孔V1，并形成导体层M2于通孔V1上与介电层104b上。在一些实施例中，导体层M2可不连续地位于有源区R1、走线区R2、与接垫区R3中。在一些实施例中，通孔V1位于有源区R1中。在另一些实施例中，通孔V1位于有源区R1与走线区R2中(可参考如后续图5所示)。
在一些实施例中，位于有源区R1的导体层M2设置于通孔V1上，并且此导体层M2可与薄膜晶体管电性连接。在一些实施例中，位于走线区R2的导体层M2作为信号线，例如可包含电流信号线、电压信号线、高频信号线、低频信号线，且信号线可传递组件工作电压(VDD)、接地端电压(VSS)、或是驱动组件端电压，本公开不以此为限。在一些实施例中，位于接垫区R3的导体层M2作为接垫，以提供外部电路电性连接。
在一些实施例中，可借由类似于上述的图案化制程或蚀刻制程形成通孔V1，并借由类似于上述的沉积制程于通孔V1上与介电层104b上形成导体材料后，借由图案化制程图案化导体材料而形成导体层M2。
接着，如图1所示，形成钝化层106b与平坦化层108a于导体层M2上。在一些实施例中，钝化层106b与平坦化层108a位于有源区R1、走线区R2、与接垫区R3中。
在一些实施例中，钝化层106b的材料类似于前述钝化层106a，在此不再赘述。在一些实施例中，平坦化层108a的材料可包含有机材料、其它合适的材料或前述的组合，但不限于此。例如，有机材料可包含环氧树脂(epoxy resins)、硅氧树脂、压克力树脂(acrylicresins)(例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、聚亚酰胺(polyimide)、全氟烷氧基烷烃(perfluoroalkoxy alkane，PFA)、其它合适的材料或前述的组合，但不限于此。在一实施例中，使用有机材料作为平坦化层108a，有降低成本或/及降低制程温度的功效。
在一些实施例中，可借由类似于上述的沉积制程来形成钝化层106b与平坦化层108a，在此不再赘述。
在一些实施例中，平坦化层108a的厚度介于约1μm～5μm之间，例如2.5μm～3.5μm。在此，厚度指的是最厚区域的厚度，如在图1的实施例中，走线区R2的平坦化层108a具有最大的厚度D。当小于1μm时，平坦化层108a上方与下方的导体层(分别示出为M1与M2(后续将详细说明)之间的耦合电容过大，导致电容值上升，安定时间(settling time)变长。当大于5μm时，装置有过厚的可能性。
在一特定的实施例中，测定平坦化层在不同的厚度下，与电容值与安定时间的关系，如表1所示。
[表1]
如上表所示，随着平坦化层厚度增加，电容值降低，安定时间也变短。本实施例利用导体层M2与导体层M3(后续将说明)当作走线，可大幅减少安定时间。
应理解的是，根据本实施例，可使用光学显微镜(optical microscope，OM)、扫描式电子显微镜(scanning electron microscope，SEM)、薄膜厚度轮廓测量仪(α-step)、椭圆测厚仪、或其它合适的方式量测各组件的厚度，也可以量测各组件的宽度或高度、或组件之间的间距或距离。详细而言，在一些实施例中，可使用光学显微镜取得包含欲量测的组件的任一剖面结构影像，并量测特定组件的厚度。
接着，如图1所示，形成钝化层106c1、通孔V2、导体层M3、与电子组件U于平坦化层108a上。详细来说，形成钝化层106c1于平坦化层108a上；形成穿过钝化层106c1、平坦化层108a与钝化层106b的通孔V2；形成导体层M3于通孔V2上与钝化层106c1上；形成电子组件U于导体层M3上。在一些实施例中，钝化层106c1位于有源区R1、走线区R2、与接垫区R3中。在一些实施例中，电子组件U位于有源区R1中。在一些实施例中，通孔V2位于有源区R1与接垫区R3中。在另一些实施例中，通孔V2位于有源区R1、走线区R2与接垫区R3中(可参考如后续图5所示)。
在一些实施例中，可借由类似于上述的图案化制程或蚀刻制程形成通孔V2，将导体层M3设置于通孔V2上，并且此导体层M3可与薄膜晶体管电性连接。导体层M3的作用类似于导体层M2，例如位于走线区R2的导体层M3作为信号线，位于接垫区R3的导体层M3作为接垫，在此不再赘述。
在一些实施例中，在有源区R1中，一部分的导体层M3可作为第一电极，与电子组件U电性连接。电子组件U可借由导体层M3及导体层M2，与薄膜晶体管TRR、薄膜晶体管TRSF以及薄膜晶体管TRS电性连接。电子组件U可以为感测组件，其可接收光线，将此光线转换为电信号，并且将产生的电信号传输至有源区R1中的组件(例如，薄膜晶体管TRR、薄膜晶体管TRSF、薄膜晶体管TRS)进行处理以及分析。在一些实施例中，电子组件U可包含光电二极管(photodiode)、其它可转换光信号与电信号的组件、或前述的组合，但不限于此。
在一些实施例中，电子组件U可包含掺杂层S1、本质层I、掺杂层S2以及透明导体层M4a。在一些实施例中，由下而上设置掺杂层S1、本质层I、掺杂层S2、与透明导体层M4a。在一些实施例中，在一些实施例中，透明导体层M4a与电子组件U电性连接。在一些实施例中，透明导体层M4a可用以提供共同电压(common voltage)给电子组件U。
此外，在一些实施例中，电子组件U可具有P-I-N结构、N-I-P结构或其它合适的结构。在一些实施例中，当光线照射电子组件U时，可产生电子电洞对而形成光电流，但不限于此。在一些实施例中，掺杂层S1可包含第一导电类型(n型)掺质，掺杂层S2可包含第二导电类型(p型)掺质，并与本质层I形成为N-I-P结构。
在一些实施例中，掺杂层S1、本质层I以及掺杂层S2的材料可包含半导体材料，例如可包含硅(silicon)或其它合适的材料。在一些实施例，可借由磊晶成长制程、离子布植制程、化学气相沉积制程、物理气相沉积制程、其它合适的制程、或前述的组合形成掺杂层S1、本质层I以及掺杂层S2，但不以此为限。
在一些实施例中，透明导体层M4a可包含透明导电材料，其包含透明导电氧化物(transparent conductive oxide，TCO)，例如，氧化铟锡(indium tin oxide，ITO)、氧化锑锌(antimony zinc oxide，AZO)、氧化锡(tin oxide，SnO)、氧化锌(zinc oxide，ZnO)、氧化铟锌(indium zinc oxide，IZO)、氧化铟镓锌(indium gallium zinc oxide，IGZO)、氧化铟锡锌(indium tin zinc oxide，ITZO)、氧化锑锡(antimony tin oxide，ATO)、其它合适的透明导电材料、或前述的组合，但不限于此。在一些实施例中，可借由类似于导体层M1或导体层M2的制程来形成透明导体层M4a，在此不再赘述。
在一些实施例中，钝化层106c1、通孔V2、导体层M3的材料分别类似于钝化层106a、通孔V1、导体层M2，在此不再赘述。在一些实施例中，可借由类似于上述的沉积制程形成钝化层106c1，并借由类似于上述的图案化制程或蚀刻制程形成穿过钝化层106a、平坦化层108a与钝化层106b的通孔V2。接着，借由类似于上述的沉积制程形成导体材料，并借由类似于上述的图案化制程图案化导体材料，而形成导体层M2。
接着，如图1所示，形成钝化层106c2与平坦化层108b于导体层M3与电子组件U上。在一些实施例中，钝化层106c2与平坦化层108b位于有源区R1、走线区R2、与接垫区R3中。
在一些实施例中，钝化层106c2与平坦化层108b的材料分别类似于钝化层106a与平坦化层108a，在此不再赘述。在一些实施例中，借由类似于上述的沉积制程形成钝化材料于导体层M3与电子组件U上，并借由类似于上述的图案化制程移除电子组件U上的钝化材料以形成钝化层106c2；借由类似于上述的沉积制程形成平坦化材料，并借由类似于上述的图案化制程移除电子组件U上的平坦化层108b。
接着，如图1所示，形成穿过平坦化层108b的通孔V3、透明导体层M4b、与钝化层106d于导体层M3与电子组件U上。在一些实施例中，通孔V3、透明导体层M4b(或透明导体层M4)位于有源区R1与接垫区R3中；钝化层106d位于有源区R1、走线区R2、与接垫区R3中。
在一些实施例中，透明导体层M4b与钝化层106d的材料分别类似于透明导体层M4a与钝化层106a，在此不再赘述。在一些实施例中，可借由类似于上述的图案化制程或蚀刻制程形成通孔V3，并借由类似于上述的沉积制程于通孔V3上与平坦化层108b上形成透明导体材料后，借由图案化制程图案化导体材料而形成透明导体层M4b。接着，借由类似于上述的沉积制程于透明导体层M4b上形成钝化材料后，借由图案化制程图案化钝化材料而形成钝化层106d。透明导体层M4a与透明导体层M4b可合称为透明导体层M4。
在一些实施例中，钝化层106d上方仍可依需求设置额外的部件，例如，遮光层、透镜、滤光片(color filter)、针孔(pinhole)等，以完成电子组件的制作。
接着，请参照图2，图2显示根据本公开的一些实施例中，电子装置的电路图。如图2所示，多个电子组件U以并联方式电性连接。在一些实施例中，多个电子组件U会根据收集的光线而产生多个信号并传输。详细而言，多个电子组件U的信号在传输之前，会先整合为一信号。借由此种配置，可降低电子组件U的等效电容，改善装置的灵敏度与效能。此外，在一些实施例中，电子装置中包含扫描线信号SEL与控制信号RST，其可定义出像素。
再者，薄膜晶体管TRR与薄膜晶体管TRSF电性连接，且薄膜晶体管TRSF可进一步与薄膜晶体管TRS电性连接。在一些实施例，薄膜晶体管TRR可对电子组件U(例如光电二极管)进行重置，或给予特定电位；薄膜晶体管TRSF可将栅极端的信号传到输出端；薄膜晶体管TRS可作为控制信号的开关。在一些实施例中，对电子组件U照光而产生电流时(此时薄膜晶体管TRR为断开状态)，可改变栅极电位，借由薄膜晶体管TRSF以及薄膜晶体管TRS将电流产生的信号传递到输出信号线VOUT。再者，多个电子组件U耦接于系统电压线VCC2。
详细而言，薄膜晶体管TRR可具有第一端、第二端以及控制端，薄膜晶体管TRR的第一端耦接于系统电压线VCC1，薄膜晶体管TRR的第二端耦接于电子组件U，薄膜晶体管TRR的控制端耦接于控制信号RST。薄膜晶体管TRR根据控制信号RST，电性连接或断开系统电压线VCC1。当薄膜晶体管TRR电性连接系统电压线VCC1时，可对电子组件U进行电位重置；反之，当薄膜晶体管TRR断开系统电压线VCC1时，则不对电子组件U进行电位重置。系统电压线VCC1可给予薄膜晶体管TRR电位点。
再者，薄膜晶体管TRSF可具有第一端、第二端以及控制端，薄膜晶体管TRSF的第一端耦接于系统电压线VCC0，薄膜晶体管TRSF的第二端耦接于薄膜晶体管TRS的第一端，且薄膜晶体管TRSF的控制端耦接于薄膜晶体管TRR的第二端(或电子组件U)。薄膜晶体管TRSF可将电子组件U的信号经薄膜晶体管TRS传递至输出信号线VOUT。系统电压线VCC0可给予薄膜晶体管TRSF特定偏压的电位点。
再者，薄膜晶体管TRS亦具有第一端、第二端以及控制端，薄膜晶体管TRS的第一端耦接于薄膜晶体管TRSF的第二端，薄膜晶体管TRS的第二端耦接于读出信号线VOUT，且薄膜晶体管TRS的控制端耦接于扫描线信号SEL。薄膜晶体管TRS可根据扫描线信号SEL，电性连接或断开薄膜晶体管TRS的第一端与读出信号线VOUT。薄膜晶体管TRS的第一端电性连接读出信号线VOUT时，可输出电流到读出信号线VOUT；反之，当薄膜晶体管TRS的第一端与读出信号线VOUT断开时，则不输出电流到读出信号线VOUT。此外，为方便表示，连接到有源区R1中读出信号线VOUT，在走线区R2中以数据线表示。
接着，分别借由使用多任务器(图3)与未使用多任务器(图8)的电子装置的信号传输示意图来说明信号线传输情况。详细来说，使用多任务器的电子装置，包含如图4与图6的电路图，其可对应于如图5与图7的剖面示意图。未使用多任务器的电子装置，包含图9的数据线(输出线)的排列示意图，其可对应如图10的剖面示意图。
首先，先说明使用多任务器的电子装置20。如图3所示，位于有源区R1的感测区，将感测数据传输到位于走线区R2的多任务器(MUX)中。借由额外的控制线控制多任务器，以将输出数据传输到位于接垫区R3的集成电路(IC)中。应理解的是，感测区的周围可更设置其他驱动电路，例如位于感测区的两侧。
接着，例示在一些实施例中的多任务器中的电路图。如图4所示，多任务器可包括多个开关组件，例如：薄膜晶体管TM1、薄膜晶体管TM2、…薄膜晶体管TM8。多个数据线D1、数据线D2、…数据线D8将像素数据借由输出线O1、输出线O2、输出线O3输出到集成电路(外部电路)。在一些实施例中，每个数据线D1、数据线D2、…数据线D8都各自电连接开关组件(例如薄膜晶体管TM1、薄膜晶体管TM2、…薄膜晶体管TM8)，其可借由控制线C1、控制线C2、控制线C3决定是否将感测数据传输到输出线。
举例来说，薄膜晶体管TM1可具有第一端、第二端以及控制端，薄膜晶体管TRS1的第一端耦接于数据线D1，薄膜晶体管TRS1的第二端耦接于输出线O1，薄膜晶体管TM1的控制端耦接于控制线C1。薄膜晶体管TM1根据控制线C1，决定数据线D1电性连接或断开输出线O1。同理，薄膜晶体管TM2与薄膜晶体管TM3分别根据控制线C2与控制线C3，决定数据线D2与数据线D3电性连接或断开输出线O1。依此类推，薄膜晶体管TM4、薄膜晶体管TM5、与薄膜晶体管TM6分别根据控制线C1、控制线C2与控制线C3，决定数据线D4、数据线D5与数据线D6电性连接或断开输出线O2…等。
在一些实施例中，可以将同一输出线视为一组次多任务器，并将不同数据线的数据借由不同控制线控制而输出。举例来说，数据线D1、数据线D2与数据线D3为一组次多任务器，其皆将数据输出至输出线O1。
本实施例借由使用搭配薄膜晶体管与控制线的多任务器，可减少输出线的数量。
接着，对应于图4的电子装置的剖面示意图，如图5所示。应注意的是，为了清楚显示走线之间的关系，图5示出薄膜晶体管TM1与薄膜晶体管TM2于同一剖面上，并且省略有源区R1。此外，应理解的是，后文中与前文相同或相似的组件或组件将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分于后文中将不再赘述。
如图5左侧所示，在走线区R2中，薄膜晶体管TM1于一端电性连接包含输出线O1的导体层M2，于另一端电性连接包含数据线D1的导体层M2，于上方(控制端)电性连接包含控制线C1的导体层M3。可看得出，控制线C1与输出线O1投影到基板的平面上，至少部分重叠。因此，本实施例借由使平坦化层具有一定的厚度(例如1μm～5μm)，可减少控制线与输出线之间过近导致耦合电容过大的问题。或者，可降低控制线与输出线之间信号耦合产生的电容值。
在接垫区R3中，导体层M2包含接垫P1，导体层M3包含接垫P2，接垫P1经由通孔V2电性连接到接垫P2，输出线O1电性连接至接垫P1(输出线O1与第一接垫P1皆属于导体层M2)。
由电子组件(可参照图1)产生第一信号之后，借由数据线D1将第一信号传输到开关组件(薄膜晶体管TM1)中。并且，根据来自控制线C1的第二信号，将接收的第一信号输出到输出线O1，并经由接垫P1，进而连接外部电路。
类似地，如图5右侧所示，在走线区R2中，薄膜晶体管TRS2于一端电性连接包含输出线O1的导体层M2，于另一端电性连接包含数据线D2的导体层M2，于上方(控制端)电性连接包含控制线C2的导体层M3。可看得出，控制线C2与输出线O1投影到基板的平面上，至少部分重叠。由电子组件产生第一信号之后，借由数据线D2将第一信号传输到开关组件(薄膜晶体管TRS2)中。并且，根据来自控制线C2的第二信号，将接收的第一信号输出到输出线O2，并经由接垫P1，进而连接外部电路。其余皆类似于图5左侧所述，在此不再赘述。
接着，例示在另一些实施例中的多任务器中的电路图，如图6所示。图6与图3的差异在于，借由不同方式配置次多任务器。举例来说，在图6中，薄膜晶体管TM1、薄膜晶体管TM4、与薄膜晶体管TM7根据控制线C1、控制线C2与控制线C3，决定数据线D1、数据线D4与数据线D7电性连接或断开输出线O1；薄膜晶体管TM2、薄膜晶体管TM5、与薄膜晶体管TM8根据控制线C1、控制线C2与控制线C3，决定数据线D2、数据线D5与数据线D8电性连接或断开输出线O2…等。
因此，数据线D1、数据线D4与数据线D7为一组次多任务器，其皆将数据输出至输出线O1。依此类推，数据线D2、数据线D5与数据线D8为一组次多任务器，其皆将数据输出至输出线O2…等。
接着，对应于图6的电子装置的剖面示意图，如图7所示。应注意的是，为了清楚显示走线之间的关系，图7示出薄膜晶体管TM3与薄膜晶体管TM5于同一剖面上，并且省略有源区R1。
如图7左侧所示，在走线区R2中，薄膜晶体管TRS3于一端电性连接包含输出线O3的导体层M2，于另一端电性连接包含数据线D3的导体层M2，于上方(控制端)电性连接包含控制线C1的导体层M3。导体层M3更包含另一输出线O3’，其借由通孔V2电性连接到输出线O3。
在接垫区R3中，导体层M2包含接垫P1，导体层M3包含接垫P2，接垫P1经由通孔V2电性连接到接垫P2。输出线O3经由通孔V2电性连接另一输出线O3’，且另一输出线O3’电性连接至第二接垫P2。
由电子组件(可参照图1)产生第一信号之后，借由数据线D3将第一信号传输到开关组件(薄膜晶体管TM3)中。并且，根据来自控制线C1的第二信号，将接收的第一信号输出到输出线O3，并经由另一输出线O3’输出到接垫P2，进而连接外部电路。
类似地，如图7右侧所示，在走线区R2中，薄膜晶体管TM5于一端电性连接包含输出线O2的导体层M2，于另一端电性连接包含数据线D5的导体层M2，于上方(控制端)电性连接包含控制线C2的导体层M3。由电子组件产生第一信号之后，借由数据线D5将第一信号传输到开关组件(薄膜晶体管TM5)中。并且，根据来自控制线C2的第二信号，将接收的第一信号输出到输出线O2，并经由接垫P1，进而连接外部电路。其余皆类似于图7左侧所述，在此不再赘述。
接着，继续说明未使用多任务器的电子装置30。如图8所示，位于有源区R1的感测区，将像素数据经由走线区R2传输到位于接垫区R3的集成电路(IC)中。详细可参照图9所示，图9为示出出走线区R2中的数据线(数据线)的示意图。在未使用多任务器的情况下，所有的数据线(数据线D1、数据线D2…数据线DM-1、数据线DM，其中M为正整数)直接作为输出线(输出线O1、输出线O2…输出线OM-1、输出线OM，其中M为正整数)，将数据直接传输到集成电路中。亦即，可一并参照图2的电路图，借由有源区R1的每个读出信号线VOUT分别连接到走线区R2的输出线O1、输出线O2…输出线OM-1、输出线OM，使数据传输到接垫区R3的集成电路中。在图9中，输出线O1与输出线O2部分重叠。依此类推，输出线O3与输出线O4部分重叠…输出线OM-1与输出线OM部分重叠。
接着，对应于图9的电子装置的剖面示意图，如图10所示。应注意的是，图10示出了有源区R1中两个电子组件(后续称为电子组件U1与电子组件U2)与连接与此两个电子组件U1与U2的走线，然本领域的技术人员可依据实际需求修改电子组件的数量。
如图10所示，在有源区R1中，具有电子组件U1与电子组件U2，且在此剖面图上，电子组件U1对应到薄膜晶体管TRSF1与薄膜晶体管TRS1；电子组件U2对应到薄膜晶体管TRSF2与薄膜晶体管TRS2。
可一并参照图2，薄膜晶体管TRSF1于一端电性连接包含系统电压线VCC0的导体层M2，于另一端电性连接包含输出线O1的导体层M2，于上方(控制端)电性连接电子组件U1(其包含导体层M3的一部分作为电极)。
另一方面，薄膜晶体管TRSF2于一端电性连接包含系统电压线VCC0的导体层M2，于另一端电性连接包含输出线O2的导体层M3，于上方(控制端)电性连接电子组件U2(其包含导体层M3的一部分作为电极)。
在走线区R2中，电性连接至薄膜晶体管TRS1的导体层M2包含输出线O1；另一方面，经由通孔V2电性连接至薄膜晶体管TRS2的导体层M3包含输出线O2。
在接垫区R3中，导体层M2包含接垫P1，导体层M3包含接垫P2，接垫P1电性连接到接垫P2。输出线O1电性连接至接垫P1(输出线O1与接垫P1皆属于导体层M2)；另一方面，输出线O2电性连接至第二接垫P2(输出线O1与第二接垫P2皆属于导体层M3)。
由有源区R1的电子组件U1产生第一信号之后，借由开关组件(薄膜晶体管TRSF1)透过输出线O1(包含于导体层M2中)传输此第一信号到接垫P1中，进而连接外部电路；由有源区R1的电子组件U2产生第二信号之后，借由开关组件(薄膜晶体管TRSF2)透过输出线O2(包含于导体层M3中)传输此第二信号到接垫P2中，进而连接外部电路。
由于包含于导体层M2的输出线O1与包含于导体层M3的输出线O2部分重叠(显示于图9中而未显示于图10中)，本实施例借由输出线O1与输出线O2之间的平坦化层具有一定的厚度(例如1μm～5μm)，可减少输出线之间距离过近而导致耦合电容过大的问题。或者，可降低控制线与输出线之间信号耦合产生的电容值。
综上所述，根据本公开一些实施例，借由增加平坦化层的厚度可降低输出信号线之间(输出线与输出线、或输出线与控制线)的耦合电容，并且可在信号达到稳定的情况下减少输出时间(减少安定时间)。此外，借由多任务器的设计，可更减少输出到集成电路的输出线，进而可省下边界区宽度。或者，也可更减少信号到达饱和的时间。
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何所属技术领域中的技术人员，在不脱离本公开的精神和范围内，当可作更动、替代与润饰。本公开实施例之间的特征只要不违背发明精神或相冲突，均可任意混合搭配使用。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中的技术人员可从本公开揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开使用。因此，本公开的保护范围包括上述制程、机器、制造、物质组成、装置、方法及步骤。本公开的保护范围当视所附的权利要求范围所界定者为准。本公开的任一实施例或权利要求不须达成本公开所公开的全部目的、优点、特点。

Claims (12)

1.一种电子装置，包括：
一基板；
一第一导体层，设置于所述基板上，包括一输出线；
一平坦化层，设置于所述第一导体层上；
一第二导体层，设置于所述平坦化层上，包括一控制线；
一电子组件，设置于所述平坦化层上，用以产生一第一信号；以及
一开关组件，用以接收所述第一信号且根据来自于所述控制线的一第二信号以输出所述第一信号至所述输出线；
其中，所述输出线与所述控制线至少部分重叠。
2.如权利要求1所述的电子装置，其特征在于，所述平坦化层包括一有机材料。
3.如权利要求1述的电子装置，其特征在于，所述平坦化层的厚度介于1μm～5μm之间。
4.如权利要求1所述的电子装置，其特征在于，所述开关组件包括一薄膜晶体管，所述输出线电连接至所述薄膜晶体管的一第一端，所述控制线电连接至所述薄膜晶体管的一控制端。
5.如权利要求1所述的显示设备，其特征在于，所述第一导体层更包括一第一接垫，所述第二导体层更包括一第二接垫，所述第一接垫电性连接所述第二接垫，且所述输出线电性连接至所述第一接垫。
6.如权利要求1所述的显示设备，其特征在于，所述第二导体层更包括一另一输出线，且所述输出线电性连接至所述另一输出线。
7.如权利要求6述的显示设备，其特征在于，所述第一导体层更包括一第一接垫，所述第二导体层更包括一第二接垫，所述第一接垫电性连接所述第二接垫，且所述另一输出线电连接至所述第二接垫。
8.一种电子装置，包括：
一基板；
一第一导体层，设置于所述基板上，包括一第一输出线；
一平坦化层，设置于所述第一导体层上；
一第二导体层，设置于所述平坦化层上，包括一第二输出线；
一第一电子组件，设置于所述平坦化层上，且透过所述第一输出线传输一第一信号；以及
一第二电子组件，设置于所述平坦化层上，且透过所述第二信号线传输一第二信号；
其中，所述第一输出线与所述第二输出线至少部分重叠。
9.如权利要求8所述的电子装置，其特征在于，所述平坦化层包括一有机材料。
10.如权利要求8所述的电子装置，其特征在于，所述平坦化层的厚度介于1μm～5μm之间。
11.如权利要求8所述的电子装置，其特征在于，所述第一导体层更包括一第一接垫，所述第二导体层更包括一第二接垫，所述第一接垫电性连接所述第二接垫，且所述第一输出线电连接至所述第一接垫。
12.如权利要求8述的电子装置，其特征在于，所述第一导体层更包括一第一接垫，所述第二导体层更包括一第二接垫，所述第一接垫电性连接所述第二接垫，且所述第二输出线电连接至所述第二接垫。
CN202210171512.9A 2022-02-24 2022-02-24 电子装置 Pending CN116705806A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210171512.9A CN116705806A (zh) 2022-02-24 2022-02-24 电子装置
TW111138603A TW202335225A (zh) 2022-02-24 2022-10-12 電子裝置
US18/153,765 US20230268353A1 (en) 2022-02-24 2023-01-12 Electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210171512.9A CN116705806A (zh) 2022-02-24 2022-02-24 电子装置

Publications (1)

Publication Number Publication Date
CN116705806A true CN116705806A (zh) 2023-09-05

Family

ID=87574917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210171512.9A Pending CN116705806A (zh) 2022-02-24 2022-02-24 电子装置

Country Status (3)

Country Link
US (1) US20230268353A1 (zh)
CN (1) CN116705806A (zh)
TW (1) TW202335225A (zh)

Also Published As

Publication number Publication date
TW202335225A (zh) 2023-09-01
US20230268353A1 (en) 2023-08-24

Similar Documents

Publication Publication Date Title
US20210005979A1 (en) Electronic device
CN111564506B (zh) 光敏传感器及其制备方法、电子设备
WO2004036484A1 (en) Liquid crystal display device built-in finger printing device and method of manufacturing the same
US20140103349A1 (en) Different lightly doped drain length control for self-align light drain doping process
US11056605B2 (en) Detection panel and manufacturing method thereof
KR20020055998A (ko) 엑스-선 검출소자의 제조방법
CN116705806A (zh) 电子装置
TWI812095B (zh) 感測裝置、感測裝置的製作方法以及電子裝置
CN114823742A (zh) 感测装置以及电子装置
US20240055454A1 (en) Sensing device, and method of manufacturing the same
EP4102569A1 (en) Sensing device and electronic device
US11677035B2 (en) Method for manufacturing a sensing device
US20230070134A1 (en) Sensing device and method for manufacturing sensing device
US20240072075A1 (en) Electronic device and manufacturing method of electronic device
US20240049528A1 (en) Electronic device
EP4220289A1 (en) Modulation device
TW202410484A (zh) 感測裝置以及感測裝置的製作方法
US20230230969A1 (en) Electronic device
TWI834279B (zh) 偵測裝置
US20230421135A1 (en) Modulation device
US20230378096A1 (en) Electronic device
US20220067323A1 (en) Sensing device substrate and display apparatus having the same
US20230332944A1 (en) Detection device and manufacturing method thereof
US20230123605A1 (en) Electronic device and method of manufacturing the same
TW202331385A (zh) 調制裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination