CN116705714A - 半导体封装及层叠封装 - Google Patents

半导体封装及层叠封装 Download PDF

Info

Publication number
CN116705714A
CN116705714A CN202310200719.9A CN202310200719A CN116705714A CN 116705714 A CN116705714 A CN 116705714A CN 202310200719 A CN202310200719 A CN 202310200719A CN 116705714 A CN116705714 A CN 116705714A
Authority
CN
China
Prior art keywords
semiconductor package
package
substrate
logic die
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310200719.9A
Other languages
English (en)
Inventor
于达人
陈泰宇
林世钦
宋依庭
蔡文钦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/106,499 external-priority patent/US20230282604A1/en
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN116705714A publication Critical patent/CN116705714A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开一种半导体封装，包括：底部基板和顶部基板，该顶部基板与该底部基板间隔开，使得该底部基板和该顶部基板之间限定出间隙；逻辑晶粒，其中该逻辑晶粒的厚度为125‑350微米；多个铜芯焊球；以及密封树脂。本发明中，由于逻辑晶粒的厚度较厚，使得逻辑晶粒的体积大幅增加，因此本发明中的晶粒的储热能力将大幅提升，这样逻辑晶粒在运行过程中的升温将会变得缓慢，可以让逻辑晶粒在更长的时间内位于较低的温度区间内运行，保证逻辑晶粒或半导体封装的正常工作。因此本发明的上述方案将增强逻辑晶粒和半导体封装的散热性能，并且提高应用处理器的性能。

Description

半导体封装及层叠封装
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装及层叠封装。
背景技术
层叠封装(Package-on-Package，PoP)是一种将垂直分立逻辑和存储器球栅阵列(ball grid array，BGA)封装相结合的集成电路封装方法。两个或多个封装安装在彼此之上，即堆叠，并使用标准接口(standard interface)在它们之间路由信号。这允许在装置(例如移动电话或数码相机)中实现更高的组件密度。
PoP解决方案通常用于手机中的基带和应用处理器。高端手机最快采用PoP封装来满足高I/O(输入/输出，input/output)和性能要求。堆叠(或层叠)PoP的主要优点是装置可以在组装前单独进行全面测试。
随着半导体工业的发展，人们进行了许多研究以提高半导体封装的可靠性和耐久性。改进PoP结构以提高散热效率、应用处理器(application processor，AP)性能和互连数量变得非常重要和势在必行。
发明内容
有鉴于此，本发明提供一种半导体封装及层叠封装，具有厚的逻辑晶粒以增强散热性能，以解决上述问题。
根据本发明的第一方面，公开一种半导体封装，包括：
底部基板和顶部基板，该顶部基板与该底部基板间隔开，使得该底部基板和该顶部基板之间限定出间隙；
逻辑晶粒，以倒装芯片的方式安装在该底部基板的上表面上，其中该逻辑晶粒的厚度为125-350微米，其中，逻辑晶粒包括有源正表面、无源背表面和设置在该有源正表面上的输入/输出焊盘；
多个铜芯焊球，围绕该逻辑晶粒设置于该底部基板与该顶部基板之间，以电性连接该底部基板与该顶部基板；以及
密封树脂，填充于该底部基板与该顶部基板之间的该间隙中，并将该逻辑晶粒与该多个铜芯焊球密封于该间隙中。
根据本发明的第二方面，公开一种层叠封装，包括：
如上所述的半导体封装；以及
安装在该半导体封装上的存储器封装。
本发明的半导体封装由于包括：底部基板和顶部基板，该顶部基板与该底部基板间隔开，使得该底部基板和该顶部基板之间限定出间隙；逻辑晶粒，以倒装芯片的方式安装在该底部基板的上表面上，其中该逻辑晶粒的厚度为125-350微米，其中，逻辑晶粒包括有源正表面、无源背表面和设置在该有源正表面上的输入/输出焊盘；多个铜芯焊球，围绕该逻辑晶粒设置于该底部基板与该顶部基板之间，以电性连接该底部基板与该顶部基板；以及密封树脂，填充于该底部基板与该顶部基板之间的该间隙中，并将该逻辑晶粒与该多个铜芯焊球密封于该间隙中。本发明中，由于逻辑晶粒的厚度较厚，使得逻辑晶粒的体积大幅增加，因此本发明中的晶粒的储热能力将大幅提升，这样逻辑晶粒在运行过程中的升温将会变得缓慢，可以让逻辑晶粒在更长的时间内位于较低的温度区间内运行，保证逻辑晶粒或半导体封装的正常工作。因此本发明的上述方案将增强逻辑晶粒和半导体封装的散热性能，并且提高应用处理器的性能。
附图说明
图1是示出根据本发明实施例的具有厚逻辑晶粒的示例性半导体封装的示意性横截面图；
图2是示出根据本发明实施例的具有厚逻辑晶粒的示例性堆叠(或层叠)封装(PoP)的示意性横截面图；
图3为本发明另一个实施例的逻辑晶粒主动正表面与底部基板的上表面接合结构的局部放大图；以及
图4为本发明又一个实施例的逻辑晶粒主动正表面与底部基板的上表面接合结构的局部放大图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
在以下各实施例中，相同的标号表示相同或相似的元件或组件。
图1是示出根据本发明实施例的具有厚逻辑晶粒的示例性半导体封装的示意性横截面图。如图1所示，半导体封装10包括底部基板100，底部基板100具有上表面100a和相对的底表面100b。根据一个实施例，底部基板100可以是具有多个导电互连结构110和至少一个绝缘层112的印刷线路板或封装基板。根据一个实施例，例如，导电互连结构110可以包括多个焊盘图案(pad pattern)110a分布于上表面100a，以及包括多个焊盘图案110b分布于底表面100b。
根据一个实施例，逻辑晶粒50以倒装芯片(flip-chip)方式安装在底部基板100的上表面100a上。根据一个实施例，例如，逻辑晶粒50可以是应用处理器晶粒或基带处理器晶粒，但不限于此。根据一个实施例，例如，逻辑晶粒50的厚度t介于125-350微米之间(大于等于125微米并小于等于350微米)，例如170微米，比用于高端移动装置(比如高端手机)的普通逻辑晶粒(约80μm厚)更厚。因此，本发明实施例中的逻辑晶粒50的厚度比先前技术中的逻辑晶粒的厚度更厚，本发明实施例中的逻辑晶粒50也可以称为厚的晶粒(厚的逻辑晶粒)，或厚晶粒(厚的晶粒)。本发明实施例中，逻辑晶粒50的厚度t可以大于等于90微米，当然还是小于等于350微米。本发明实施例中，由于晶粒(逻辑晶粒)的厚度较厚(大于通常晶粒的厚度)，使得晶粒的体积大幅增加，因此本发明实施例中的晶粒(例如逻辑晶粒50)的储热能力将大幅提升，这样晶粒在运行过程中的升温将会变得缓慢，可以让晶粒在更长的时间内位于较低的温度区间内运行，保证晶粒或半导体封装的正常工作。因此本发明的上述方案将增强晶粒和半导体封装的散热性能，并且提高应用处理器(applicationprocessor，AP)的性能。
根据一个实施例，例如，逻辑晶粒50具有有源(主动)正表面50a和无源(被动)背表面50b。根据一个实施例，例如，多个输入/输出(input/output，I/O)焊盘501设置在有源正表面50a上。根据一个实施例，例如，逻辑晶粒50通过分别形成在多个I/O焊盘501上的多个导电元件502(例如焊料凸块、金属凸块或柱)电连接至底部基板100。根据一个实施例，底部填充树脂510可以被注入逻辑晶粒50和底部基板100的上表面100a之间的空间。根据一个实施例，导电元件502被底部填充树脂510包围。
根据一个实施例，逻辑晶粒50设置在底部基板100和顶部基板300之间。根据一个实施例，顶部基板300可以是具有多个导电互连结构310和至少一个绝缘层312的印刷线路板或封装基板。根据一个实施例，例如，导电互连结构310可以包括分布在上表面300a上的多个焊盘图案310a和分布在底表面300b上的多个焊盘图案310b。根据一个实施例，多个铜芯焊球(copper cored solder ball)60或其他更具延展性的金属连接件分别设置在分布于顶部基板300的底表面300b上的焊盘图案310b上。
根据一个实施例，底部基板100通过逻辑晶粒50周围的铜芯焊球60与顶部基板300电连接。密封树脂SM填充在底部基板100与顶部基板300之间的间隙高度h中。根据一个实施例，例如，在0.2-0.3mm的焊球间距范围内，间隙高度h可以在160-450微米之间，但不限于此。在一个实施例中，例如，附着有铜芯焊球60的焊盘图案110a的宽度w介于100-300微米之间，但不限于此。根据一个实施例，例如，铜芯焊球60的纵横比可以在1.2-1.5之间，例如1.44；其中，纵横比可以是指高度与宽度之比，例如铜芯焊球60的高度与铜芯焊球60的宽度之比，其中铜芯焊球60的宽度可以是铜芯焊球60投影到上表面100a之后的宽度。在本发明一个实施例中，铜芯焊球60的纵横比可以在1.1-2.0之间，以便于适用于不同厚度的晶粒(例如逻辑晶粒50)。根据一个实施例，例如，铜芯焊球60的球距P可以为0.2-0.3mm，例如0.25mm，以可以布局更多数量的底部基板100与顶部基板300之间的电性连接结构。球距或节距(pitch)P可以是从一个铜芯焊球60的中心到相邻的另一个铜芯焊球60的中心的距离。本发明实施例中，由于晶粒(例如逻辑晶粒50)的厚度增加，需要对底部基板100与顶部基板300的电性连接结构进行重新的设计。在本发明一个实施例中，采用了上述铜芯焊球60的电性连接结构，以适用于高度较高的晶粒(例如逻辑晶粒50)。本发明铜芯焊球60具有铜芯602和焊料层604，相比先前的连接结构具有更强的机械强度，从而加强支撑强度以及保证电性连接可靠性。
根据一个实施例，密封树脂(sealing resin)SM围绕铜芯焊球60并覆盖逻辑晶粒50的无源背表面50b和侧壁。根据一个实施例，密封树脂SM与顶部基板300的底表面300b、底部填充树脂510的侧表面和底部基板100的上表面100a直接接触。底部基板100和顶部基板300之间的间隙用密封树脂SM密封。逻辑晶粒50的无源背表面50b与顶部基板300的底表面300b之间的距离d可以等于或大于30微米。
根据一个实施例，每个铜芯焊球60可以包括直径约10微米的铜芯602，铜芯602上覆盖有焊料层604。铜芯焊球60连接底部基板100和顶部基板300。根据一个实施例，例如，铜芯602由铜或铜合金形成并且成形为实心球体。根据一个实施例，例如，具有铜芯焊球60的顶部基板300可以通过热压接合(thermal compression bonding，TCB)方法安装到底部基板100的上表面100a上。
根据一个实施例，诸如焊球或BGA球的外部连接端子120接合至底部基板100的底表面100b上的焊盘图案110b，以进一步与主板(mother board)或系统板连接。根据一个实施例，诸如电容器或电阻器的表面安装器件130可以安装在底部基板100的底表面100b上。
图2是示出根据本发明的实施例的具有厚逻辑晶粒的示例性堆叠(或层叠)封装(PoP)的示意性横截面图，其中相似的层、区域或元件由相似的数字编号或标签指定。如图2所示，诸如高带宽PoP(HBPoP)的PoP装置1可以包括如图1所示的半导体封装10和堆叠在半导体封装10上的诸如LPDDR(Low Power Double Data Rate，低功耗双倍数据速率)DRAM(Dynamic Random Access Memory，动态随机存取存储器)封装的存储器封装20。根据一个实施例，例如，存储器封装20可以包括基板200、安装在基板200上的存储器晶粒210和封装存储器晶粒210的模塑料220。根据一个实施例，例如，存储器封装20可以通过诸如焊球或凸块的多个导电元件230电连接到半导体封装10。在叠层(或层叠)封装中(或其他应用中)，由于零部件密度更高，并且采用堆叠结构(或者由于小型化的需求)，因此在本领域的传统做法中将会把装置做的更薄，例如将晶粒的厚度做的更薄，以方便散热并且适用于小型化应用。而本发明实施例的上述方案中，将晶粒(逻辑晶粒)的厚度做的更厚，显然与本领域的传统做法不同，例如本发明实施例中将晶粒(逻辑晶粒)设计为125-350微米，因此本发明发明人打破常规思维，创造性的增厚晶粒厚度(提高晶粒厚度)，在不明显影响半导体封装的高度或尺寸的情况下，显著的提高晶粒或半导体封装的热性能。
请参考图3，图3为本发明另一个实施例的逻辑晶粒50的主动正表面50a与底部基板100的上表面100a的接合结构的局部放大图，其中相似的区域，层或元件由相同的数字编号或标签指定。如图3所示，逻辑晶粒50以倒装芯片的方式安装在底部基板100的上表面100a上。根据一个实施例，例如，逻辑晶粒50可以是应用处理器晶粒或基带处理器晶粒，但不限于此。
根据一个实施例，例如，逻辑晶粒50的厚度范围在125-350微米之间，比用于高端移动设备(例如高端手机)的普通逻辑晶粒(大约80μm厚)更厚。根据一个实施例，例如，逻辑晶粒50可以具有大于170微米的厚度，例如205微米。通过减小逻辑晶粒50的有源正表面50a和底部基板100的上表面100a之间的间隔高度并增加逻辑晶粒50的厚度，可以提高半导体封装的热性能。
根据一个实施例，示例性I/O焊盘501设置在有源正表面50a上。根据一个实施例，例如，示例性I/O焊盘501可以是铝焊盘并且可以部分地被诸如氮化硅层的最顶部钝化层520覆盖。根据一个实施例，在钝化层520上没有形成聚酰亚胺层(polyimide layer)或其他层。根据一个实施例，例如，逻辑晶粒50通过导电元件502电连接到底部基板100，导电元件502包括形成在I/O焊盘501上的金属凸块。根据一个实施例，底部填充树脂510可以注入逻辑晶粒50和底部基板100的上表面100a之间的空间(或间隔)。根据一个实施例，导电元件502被底部填充树脂510包围。
根据一个实施例，例如，导电元件502可以包括由晶种层(seed layer)502a和铜层502b组成的铜凸块(导电元件502包括铜凸块，铜凸块包括晶种层502a和铜层502b；或者，导电元件502包括晶种层502a和铜层502b)。根据一个实施例，例如，铜凸块可以具有等于或小于20微米的减小的凸块高度S1(导电元件502的高度小于或等于20微米)。根据一个实施例，导电元件502不包括凸块下金属(under-bump metallurgy，UBM)层。根据一个实施例，导电元件502直接接合至设置于接合焊盘110p(例如底部基板100的上表面100a上的铜焊盘)上的凸块结构150。根据一个实施例，例如，凸块结构150可以包括金层150a和镍层150b(位于金层150a之上)。根据一个实施例，例如，凸块结构150的镍层150b可以具有等于或小于5微米的高度S2；凸块结构150也可以具有等于或小于5微米的凸块高度。本发明实施例中，凸块结构150采用金层150a和镍层150b(金层150a直接接合到接合焊盘110)，这样在逻辑晶粒50与底部基板100接合时可以以回流方式或是其他Cu-Cu(铜铜连接或铜铜接合)无回流方式焊接，从而使得接合之后的导电元件502与凸块结构150的高度相对较低，降低逻辑晶粒50与底部基板100之间的间距；这样可以给本发明实施例上述的厚度更厚的晶粒(或逻辑晶粒)留出足够或更多的空间，从而更加方便的将晶粒(或逻辑晶粒)制造或设计的厚度较厚，提高设计的灵活性。本发明一个实施例中，凸块结构150的金层150a直接与接合焊盘110p(例如铜焊盘)接合。凸块结构150的镍层150b可以直接与导电元件502或/和铜层502b接触(接合)。
根据一个实施例，例如，金层150a和镍层150b之间的界面(interface)可以低于底部基板100的上表面100a。根据一个实施例，例如，金层150a和镍层150b之间的界面可以高于底部基板100的上表面100a。根据一个实施例，例如，金层150a和镍层150b之间的界面可以与底部基板100的上表面100a齐平。
请参考图4，图4为本发明又一个实施例的逻辑晶粒50的主动正表面50a与底部基板100的上表面100a的接合结构的局部放大图，其中相似区域、层或元件由相同的数字编号或标签指定(标识)。如图4所示，同样地，逻辑晶粒50以倒装芯片的方式安装在底部基板100的上表面100a上。根据一个实施例，例如，逻辑晶粒50可以是应用处理器晶粒或基带处理器晶粒，但不限于此。
根据一个实施例，例如，逻辑晶粒50的厚度范围在125-350微米之间，比用于高端移动设备(例如高端手机)的普通逻辑晶粒(大约80μm厚)更厚。根据一个实施例，例如，逻辑晶粒50可以具有大于170微米的厚度，例如225微米。通过减小逻辑晶粒50的有源正表面50a和底部基板100的上表面100a之间的间隔高度并增加逻辑晶粒50的厚度，可以提高半导体封装的热性能。
根据一个实施例，示例性I/O焊盘501设置在有源正表面50a上。根据一个实施例，例如，示例性I/O焊盘501可以是铝焊盘并且可以被诸如氮化硅层的钝化层520部分地覆盖。根据一个实施例，没有聚酰亚胺层形成在保护层520上。根据一个实施例，例如，逻辑晶粒50通过设置在接合焊盘110p(例如底部基板100的上表面100a上的铜焊盘)上的凸块结构150电连接到底部基板100。凸块结构150直接与接合焊盘110p(例如铜焊盘)接合。举例而言，根据一个实施例，凸块结构150可包括金层150a及镍层150b。凸块结构150的金层150a直接与接合焊盘110p(例如铜焊盘)接合。根据一个实施例，例如，凸块结构150可以具有等于或小于5微米的凸块高度。根据一个实施例，底部填充树脂510可以注入逻辑晶粒50和底部基板100的上表面100a之间的空间。根据一个实施例，导电元件502被底部填充树脂510包围。
根据一个实施例，例如，金层150a和镍层150b之间的界面可以低于底部基板100的上表面100a。根据一个实施例，例如，金层150a和镍层150b之间的界面可以高于底部基板100的上表面100a。根据一个实施例，例如，金层150a和镍层150b之间的界面可以与底部基板100的上表面100a齐平。本发明实施例中，凸块结构150采用金层150a和镍层150b(金层150a直接接合到接合焊盘110p)，这样在逻辑晶粒50与底部基板100接合时可以以回流方式或是其他Cu-Cu无回流方式焊接，从而使得凸块结构150的高度相对较低，降低逻辑晶粒50与底部基板100之间的间距；这样可以给本发明实施例上述的厚度更厚的晶粒(或逻辑晶粒)留出足够或更多的空间，从而更加方便的将晶粒(或逻辑晶粒)制造或设计的厚度较厚，提高设计的灵活性。并且相对图3所示的实施例，本发明实施例中可以省略导电元件，从而进一步降低逻辑晶粒50与底部基板100之间的间距，更容易将晶粒(或逻辑晶粒)制造或设计的厚度较厚，例如可以减少20微米的间距，从而更容易的将晶粒增厚20微米；还可以进一步增加晶粒(或逻辑晶粒)的厚度，以使半导体封装或晶粒具有更佳的热性能。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (20)

1.一种半导体封装，其特征在于，包括：
底部基板和顶部基板，该顶部基板与该底部基板间隔开，使得该底部基板和该顶部基板之间限定出间隙；
逻辑晶粒，以倒装芯片的方式安装在该底部基板的上表面上，其中该逻辑晶粒的厚度为125-350微米，其中，逻辑晶粒包括有源正表面、无源背表面和设置在该有源正表面上的输入/输出焊盘；
多个铜芯焊球，围绕该逻辑晶粒设置于该底部基板与该顶部基板之间，以电性连接该底部基板与该顶部基板；以及
密封树脂，填充于该底部基板与该顶部基板之间的该间隙中，并将该逻辑晶粒与该多个铜芯焊球密封于该间隙中。
2.如权利要求1所述的半导体封装，其特征在于，该逻辑晶粒的厚度大于170微米。
3.如权利要求1所述的半导体封装，其特征在于，该输入/输出焊盘为铝焊盘，该铝焊盘的部分被最顶层的钝化层覆盖。
4.如权利要求3所述的半导体封装，其特征在于，被最顶层的钝化层为氮化硅层。
5.如权利要求1所述的半导体封装，其特征在于，底部填充树脂设置在该逻辑晶粒和该底部基板的该上表面之间的空间中。
6.如权利要求1所述的半导体封装，其特征在于，该底部基板和该顶部基板为印刷线路板或封装基板。
7.如权利要求1所述的半导体封装，其特征在于，该间隙的间隙高度范围为160-450微米。
8.如权利要求1所述的半导体封装体，其特征在于，该多个铜芯焊球的纵横比介于1.2-1.5之间。
9.如权利要求1所述的半导体封装，其特征在于，该多个铜芯焊球的球距为0.25mm。
10.如权利要求1所述的半导体封装体，其特征在于，该多个铜芯焊球中的每一个包括镀有焊料层的铜芯。
11.如权利要求1所述的半导体封装，其特征在于，该逻辑晶粒通过输入/输出焊盘上的导电元件电连接到底部基板，其中该导电元件包括在该输入/输出焊盘上的铜凸块。
12.如权利要求11所述的半导体封装，其特征在于，该铜凸块由晶种层和铜层组成。
13.如权利要求12所述的半导体封装，其特征在于，该铜凸块具有等于或小于20微米的凸块高度。
14.如权利要求11所述的半导体封装，其特征在于，该铜凸块直接接合至设置在该底基板的上表面上的接合焊盘上的凸块结构。
15.如权利要求14所述的半导体封装，其特征在于，该凸块结构包括金层和镍层。
16.如权利要求14所述的半导体封装，其特征在于，该凸块结构具有等于或小于5微米的凸块高度。
17.如权利要求1所述的半导体封装，其特征在于，该逻辑晶粒通过设置在该底基板的该上表面上的接合焊盘上的凸块结构与该底基板电连接，其中该凸块结构包括金层和镍层。
18.如权利要求17所述的半导体封装，其特征在于，该凸块结构具有等于或小于5微米的凸块高度。
19.一种层叠封装，其特征在于，包括：
如权利要求1至18任意一项所述的半导体封装；以及
安装在该半导体封装上的存储器封装。
20.如权利要求19所述的层叠封装，其特征在于，该存储器封装包括LPDDR DRAM封装。
CN202310200719.9A 2022-03-03 2023-03-03 半导体封装及层叠封装 Pending CN116705714A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US63/316,004 2022-03-03
US63/381,574 2022-10-31
US63/426,791 2022-11-21
US18/106,499 2023-02-07
US18/106,499 US20230282604A1 (en) 2022-03-03 2023-02-07 Semiconductor package having a thick logic die

Publications (1)

Publication Number Publication Date
CN116705714A true CN116705714A (zh) 2023-09-05

Family

ID=87844061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310200719.9A Pending CN116705714A (zh) 2022-03-03 2023-03-03 半导体封装及层叠封装

Country Status (1)

Country Link
CN (1) CN116705714A (zh)

Similar Documents

Publication Publication Date Title
US6137164A (en) Thin stacked integrated circuit device
US9449941B2 (en) Connecting function chips to a package to form package-on-package
US7242081B1 (en) Stacked package structure
TWI483357B (zh) 封裝結構
US6369448B1 (en) Vertically integrated flip chip semiconductor package
US20150201497A1 (en) High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US8232642B2 (en) Printed circuit board
US20070228544A1 (en) Semiconductor package stack with through-via connection
KR101736984B1 (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP2006522478A (ja) プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール
US20240162133A1 (en) Semiconductor package
KR20010030245A (ko) 반도체 장치 및 그 제조방법
CN114497019A (zh) 一种多芯片立体集成结构及制作方法
US20240266268A1 (en) Semiconductor package including a redistribution substrate and a method of fabricating the same
KR20070048952A (ko) 내부 접속 단자를 갖는 멀티 칩 패키지
US12100635B2 (en) Semiconductor package and method of fabricating the same
CN212342619U (zh) 一种圆片级芯片扇出三维堆叠封装结构
CN116705714A (zh) 半导体封装及层叠封装
EP4270475A1 (en) Semiconductor package having a thick logic die
EP4266361A1 (en) Semiconductor package having a thick logic die
CN116705713A (zh) 半导体封装及层叠封装
EP4300567A1 (en) Package-on-package having a thick logic die
CN221783207U (zh) 一种芯片封装结构及电子设备
US20230307421A1 (en) Package-on-package having a thick logic die
CN117276266A (zh) 一种层叠式封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination