CN116661871A - 具有动态流水线纠错功能的装置及控制方法 - Google Patents

具有动态流水线纠错功能的装置及控制方法 Download PDF

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Abstract

本发明公开一种具有动态流水线纠错功能的装置及控制方法，包括并行执行的功能逻辑处理模块、数据检错纠错模块，还包括一组流水线寄存器以及一个旁路控制模块，流水线寄存器用于存储数据检错纠错模块输出的纠正后数据，旁路控制模块用于控制从未纠正数据以及流水线寄存器输出的纠正后数据中选择其中一路数据输出，其中当数据检错纠错模块发现可纠正错误时，控制失效当前错误事务以及控制选择输出流水线寄存器中纠正后数据，以使得功能逻辑处理模块使用纠正后数据进行处理。本发明具有结构简单、执行效率以及可靠性高、低延时且灵活性强等优点。

Description

具有动态流水线纠错功能的装置及控制方法
技术领域
本发明涉及集成电路芯片技术领域，尤其涉及一种具有动态流水线纠错功能的装置及控制方法。
背景技术
纠错是集成电路使用大规模存储体时必要的手段，对于芯片的功能正确与良率提升有至关重要的作用。纠错属于电路设计的功能部分，通过使用电路实现某种纠错编码算法的编码器和解码器，使用编码器得到带冗余码的编码后数据存入存储体，使用数据时再将读出的编码后数据送入解码器得到解码后信息，依据不同编码算法其信息含义会有差异。例如常使用的ECC椭圆加密算法会输出错误状态、是否可纠错以及纠正后的数据。
可纠错编码目的在于提高系统可靠性，但由于在处理器等高性能应用场景下，流水线电路的设计时钟频率较高，对事务响应延时要求严格，这使得在使用可纠错编码算法时通常需要按如下方式进行：在从数据体读出数据进入流水站后进行数据检错及纠错，将状态信息给到下一流水站或在本站直接使用纠正后的数据。上述处理方式是将解码与后续功能逻辑串行工作，这会导致占用一拍时钟周期或者挤占其他的功能逻辑的时序，而数据出错通常可看作是小概率事件，因而上述处理方式的实际执行效率较低。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、执行效率以及可靠性高、低延时且灵活性强的具有动态流水线纠错功能的装置及控制方法。
为解决上述技术问题，本发明提出的技术方案为：
一种具有动态流水线纠错功能的装置，包括并行执行的功能逻辑处理模块、数据检错纠错模块，功能逻辑处理模块用于对事务进行功能逻辑处理，所述数据检错纠错模块用于对数据进行检错以及纠错，并在发现可纠正错误时输出纠正后数据，还包括一组流水线寄存器以及一个旁路控制模块，所述流水线寄存器设置在所述数据检错纠错模块的输出端，以用于存储所述数据检错纠错模块输出的纠正后数据，所述旁路控制模块用于控制从未纠正数据以及所述流水线寄存器输出的纠正后数据中选择其中一路数据输出，其中当所述数据检错纠错模块发现可纠正错误时，控制失效当前错误事务以及选择输出所述流水线寄存器中纠正后数据，以使得所述功能逻辑处理模块使用纠正后数据进行处理。
进一步的，所述旁路控制模块包括相互连接的选择电路以及控制电路，所述选择电路分别接入未纠正数据以及所述流水线寄存器输出的纠正后数据，由所述控制电路根据所述数据检错纠错模块的检查结果产生控制信号，以控制所述选择电路选择输出一路数据。
进一步的，所述选择电路为二选一选择器，选择器的两个输入端分别与所述数据检错纠错模块的输入端、所述流水线寄存器的输出端连接，控制端与所述控制电路的输出端连接。
进一步的，处于正常状态时，所述功能逻辑处理模块使用纠正前数据进行处理，所述控制电路产生第一控制信号以控制选择电路选择输出未纠正数据，当数据检错纠错模块发现可纠正错误时，产生第二控制信号以控制选择输出所述流水线寄存器中数据给所述功能逻辑处理模块进行处理。
进一步的，所述旁路控制模块还用于当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得所述功能逻辑处理模块使用未纠正数据进行处理。
利用上述具有动态流水线纠错功能的装置的控制方法，步骤包括：
S01.所述流水线寄存器初始状态为旁路状态，流水线工作在正常状态，所述功能逻辑处理模块与所述数据检错纠错模块并行执行，所述功能逻辑处理模块使用未经过所述数据检错纠错模块的未纠正数据进行处理；
S02.当所述数据检错纠错模块发现可纠正错误时，控制失效当前错误事务，以及使能所述流水线寄存器输出纠正后数据，所述功能逻辑处理模块使用纠正后数据进行处理，流水线进入纠错状态。
进一步的，所述步骤S02中流水线进入纠错状态后，数据均先通过所述数据检错纠错模块进行检错与纠错，下一周期功能逻辑处理模块使用所述流水线寄存器中纠正后的数据进行处理。
进一步的，所述步骤S02后还包括纠正模式退出控制步骤S03，所述步骤S03包括：当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得所述功能逻辑处理模块使用未纠正数据进行处理。
与现有技术相比，本发明的优点在于：
1、本发明具有动态流水线纠错功能的装置及控制方法，当一系列事务进入流水线过程中，流水线中事务遇到可纠正错误时，结合旁路控制模块的简单控制逻辑，即能够在数据纠错时动态调整流水线结构，将流水线无停顿地延长使功能逻辑使用纠正后数据执行事务，实现动态流水线纠错功能，在保证检错纠错与功能逻辑并行执行的同时使得可纠错事务能够正常完成，既避免了串行执行的恒定延迟，也无需使用事务重发完成纠错，能够提高纠错执行的效率与可靠性，同时降低实现复杂度，有效地平衡系统可靠性、高效性以及复杂性。
2、本发明具有动态流水线纠错功能的装置及控制方法，通过旁路结构使流水线的延时可调并使其输出的数据由站后控制逻辑决定，还能够达到分割旁路前后两站组合逻辑延迟的目的，在不降低系统可靠性的前提下保证流水线的低延迟。
3、本发明具有动态流水线纠错功能的装置及控制方法，可以实现延长流水线结构适应数据纠错、识别空闲周期自动完成纠错状态的退出，当高负载全流水时，系统对延时不敏感，因纠错、处理串行执行所增加的代价的影响非常小，当非满载时，流水线可以利用空闲周期迅速切换到低延时的正常状态，使得处于任何负载情况都可以透明、无感式进行切换，而无需全局检测清空流水线，同时通过监控流水线的状态，在流水线切换逻辑中利用延长流水线时不干扰事务的特性以及在空闲周期收缩流水线，可以实现流水线动态自适应的自动伸缩。
附图说明
图1是本实施例中实现流水线寄存器旁路功能的结构原理示意图。
图2是本实施例具有动态流水线纠错功能的装置的结构示意图。
具体实施方式
以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。
如本发明公开所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。本发明公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
如图1、2所示，本实施例具有动态流水线纠错功能的装置包括并行执行的功能逻辑处理模块、数据检错纠错模块，功能逻辑处理模块用于对事务进行功能逻辑处理，数据检错纠错模块用于对数据进行检错以及纠错，并在发现可纠正错误时输出纠正后数据，还包括一组流水线寄存器以及一个旁路控制模块，流水线寄存器设置在数据检错纠错模块的输出端，以用于存储数据检错纠错模块输出的纠正后数据，旁路控制模块用于控制从未纠正数据以及流水线寄存器输出的纠正后数据中选择其中一路数据输出，以实现旁路功能，其中当数据检错纠错模块发现可纠正错误时，控制失效当前错误事务以及选择输出流水线寄存器中纠正后数据，以使得功能逻辑处理模块使用纠正后数据进行处理。
本实施例通过上述结构，当一系列事务进入流水线过程中，流水线中事务遇到可纠正错误时，结合旁路控制模块的简单控制逻辑，即能够在数据纠错时动态调整流水线结构，使流水线无停顿地延长使功能逻辑使用纠正后数据执行事务，实现动态流水线纠错功能，能够提高纠错执行的效率与可靠性，同时降低实现复杂度，有效地平衡系统可靠性、高效性以及复杂性，且通过旁路结构使流水线的延时可调并使其输出的数据由站后控制逻辑决定，还能够达到分割旁路前后两站组合逻辑延迟的目的，在不降低系统可靠性的前提下保证流水线的低延迟。
本实施例中，旁路控制模块包括相互连接的选择电路以及控制电路，选择电路分别接入未纠正数据以及流水线寄存器输出的纠正后数据，由控制电路根据数据检错纠错模块的检查结果产生控制信号，以控制选择电路选择输出一路数据。
如图1、2所示，流水线寄存器为通过一组寄存器Reg构成流水线，选择电路具体采用多路选择器(MUX)以实现旁路功能，选择器的两个输入端分别与数据检错纠错模块的输入端、流水线寄存器的输出端连接，以分别接入未经数据检错纠错模块前的数据(未纠正数据)以及经数据检错纠错模块后存储在寄存器Reg的数据(纠正后数据)，控制端与控制电路的输出端连接，以根据控制电路产生的控制信号实现二选一输出控制功能。纠正后的数据输入到流水线寄存器，寄存器的输出与未纠正的数据作为多路选择器的数据输入源，由寄存器输出的控制信号选择哪一路数据输出，多路选择器的输出经过功能逻辑处理后即可作为最终输出结果到下一站。
本实施例中，处于正常状态时，功能逻辑处理模块使用纠正前数据进行处理，控制电路产生第一控制信号以控制选择电路选择输出未纠正数据，即功能逻辑处理与数据纠错并行执行；当数据检错纠错模块发现可纠正错误时，产生第二控制信号以控制选择输出流水线寄存器中数据给功能逻辑处理模块进行处理，即功能逻辑处理与数据纠错串行执行，功能逻辑使用纠正后数据进行处理。控制电路的控制信号具体根据延长流水线的寄存器(流水线寄存器Reg)前的数据纠错逻辑经过该寄存器寄存后的输出控制，即如果数据纠错逻辑经过流水线寄存器Reg存储纠正后数据为无效时，则控制产生第一控制信息以保持使用纠正前数据进行功能处理；如果数据纠错逻辑经过流水线寄存器Reg存储纠正后数据为有效时，则控制产生第二控制信号以使能流水线寄存器Reg输出数据提供给功能逻辑处理。
本实施例中，旁路控制模块还用于当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得功能逻辑处理模块使用未纠正数据进行处理。通过旁路控制模块的上述控制功能，能够在流水线含空闲周期时自动恢复到正常状态，提升系统整体的处理效率。
本实施例通过上述结构，可以实现延长流水线结构适应数据纠错、识别空闲周期自动完成纠错状态的退出，当高负载全流水时，由于系统对延时不敏感，因纠错、处理串行执行所增加的代价的影响非常小，当非满载时，流水线可以利用空闲周期迅速切换到低延时的正常状态，使得处于任何负载情况都可以透明、无感式进行切换，而无需全局检测清空流水线，同时通过监控流水线的状态，在流水线切换逻辑中利用延长流水线时不干扰事务的特性以及在空闲周期收缩流水线，可以实现流水线动态自适应的自动伸缩。
本实施例上述具有动态流水线纠错功能的装置在流水线处理事务的生命周期中可能处于两种类型的状态：
正常状态：进行解码与功能逻辑并行处理，解码器的结果丢弃，处理结果输出；
纠错状态：解码与功能逻辑串行处理，两个周期内，先进行解码结果进入流水线，再使功能逻辑对纠错后的数据进行处理，处理结果输出。
在事务处理过程中上述两种状态之间互相转换的过程分别如下：
1、进入纠错状态过程包含如下步骤：
1)当从存储体读出数据后进入数据寄存站同时进行解码与功能逻辑处理；
2)当出现可纠正错误，失效本站事务，并使纠正后的数据进入纠错结果寄存站；
3)当纠错结果寄存站有效时，功能逻辑转向选择纠错结果寄存站的数据进行处理；
2、退出纠错状态过程包含如下步骤：
1)当解码处理的流水线空闲时，准备失效纠错结果寄存站；
2)一拍时钟周期后，纠错结果寄存站无效，功能逻辑转向选择数据寄存站进行处理。
本实施例中，旁路控制模块的控制逻辑具体为：
处于正常状态下时，检错纠错周期内发现错误，此时检错逻辑会将功能逻辑的输出失效，并且使能纠错数据输入的流水线寄存器，产生选择器控制信号为选择纠错后数据，该周期结束后，多路选择器将纠错后的数据输出到功能逻辑中处理，得到正确结果输出到下一站。
处于纠错状态下时，装置结构(如图2)实际为前后两站，在一个时钟周期内，当前一站处于无事务处理的空闲状态，则输出到寄存器的多路选择器控制信号切换为选择未纠正的数据，该周期结束后，原本后一站的事务处理结果到达下一阶段，原本前一站的空闲事务被压缩丢弃，两站变为一站，新的事务进入正常状态的流水线。
本实施例利用上述具有动态流水线纠错功能的装置的控制方法的详细步骤包括：
S01.流水线寄存器初始状态为旁路状态，流水线工作在正常状态，功能逻辑处理模块与数据检错纠错模块并行执行，功能逻辑处理模块使用未经过数据检错纠错模块的未纠正数据进行处理；
S02.当数据检错纠错模块发现可纠正错误时，控制失效当前错误事务，以及使能流水线寄存器输出纠正后数据，功能逻辑处理模块使用纠正后数据进行处理，流水线进入纠错状态。
本实施例步骤S02中流水线进入纠错状态后，数据均先通过数据检错纠错模块进行检错与纠错，下一周期功能逻辑处理模块使用流水线寄存器中纠正后的数据进行处理。
本实施例步骤S02后还包括纠正模式退出控制步骤S03，步骤S03包括：当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得功能逻辑处理模块使用未纠正数据进行处理。
在具体应用实施例中，流水线切换逻辑过程包括如下步骤：
1)流水线寄存器初始默认为旁路状态，流水线工作在正常状态；
2)正常状态下，数据检错纠错与功能逻辑处于同一站，并行执行；
3)当数据检错发现可纠正错误时，当前错误事务被标记为无效，使能被旁路的流水线寄存器，并在下一周期使多路选择器选择延长流水线的寄存器Reg(即数据检错纠错后的寄存器)的数据；
4)发现错误的一个周期后，功能逻辑得到纠错后的数据进行处理，事务正常完成；
5)此后周期流水线寄存器不被旁路，流水线处于纠错状态；
6)纠错状态下，数据先进行检错纠错，经过延长流水线的寄存器下一周期功能逻辑使用纠错后的数据进行处理(无论是否发生可纠错)；
7)当流水线出现一个空闲周期时，控制逻辑使多路选择器在下一周期选择未纠错的数据输出，流水线寄存器后方的事务正常处理；
8)此周期结束后，流水线寄存器处于旁路状态，流水线重新工作在正常状态。
本发明通过区分正常状态与纠错状态来调整流水线结构，能够有效达到系统可靠性与高效性的平衡，在保证检错纠错与功能逻辑并行执行的同时使得可纠错事务能够正常完成，既避免了串行执行的恒定延迟，也无需使用事务重发完成纠错。
上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (8)

1.一种具有动态流水线纠错功能的装置，包括并行执行的功能逻辑处理模块、数据检错纠错模块，功能逻辑处理模块用于对事务进行功能逻辑处理，所述数据检错纠错模块用于对数据进行检错以及纠错，并在发现可纠正错误时输出纠正后数据，其特征在于，还包括一组流水线寄存器以及一个旁路控制模块，所述流水线寄存器设置在所述数据检错纠错模块的输出端，以用于存储所述数据检错纠错模块输出的纠正后数据，所述旁路控制模块用于控制从未纠正数据以及所述流水线寄存器输出的纠正后数据中选择其中一路数据输出，其中当所述数据检错纠错模块发现可纠正错误时，控制失效当前错误事务以及选择输出所述流水线寄存器中纠正后数据，以使得所述功能逻辑处理模块使用纠正后数据进行处理。
2.根据权利要求1所述的具有动态流水线纠错功能的装置，其特征在于，所述旁路控制模块包括相互连接的选择电路以及控制电路，所述选择电路分别接入未纠正数据以及所述流水线寄存器输出的纠正后数据，由所述控制电路根据所述数据检错纠错模块的检查结果产生控制信号，以控制所述选择电路选择输出一路数据。
3.根据权利要求2所述的具有动态流水线纠错功能的装置，其特征在于，所述选择电路为二选一选择器，选择器的两个输入端分别与所述数据检错纠错模块的输入端、所述流水线寄存器的输出端连接，控制端与所述控制电路的输出端连接。
4.根据权利要求2所述的具有动态流水线纠错功能的装置，其特征在于，处于正常状态时，所述功能逻辑处理模块使用纠正前数据进行处理，所述控制电路产生第一控制信号以控制选择电路选择输出未纠正数据，当数据检错纠错模块发现可纠正错误时，产生第二控制信号以控制选择输出所述流水线寄存器中数据给所述功能逻辑处理模块进行处理。
5.根据权利要求1～4中任意一项所述的具有动态流水线纠错功能的装置，其特征在于，所述旁路控制模块还用于当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得所述功能逻辑处理模块使用未纠正数据进行处理。
6.利用权利要求1～5中任意一项具有动态流水线纠错功能的装置的控制方法，其特征在于，步骤包括：
S01.所述流水线寄存器初始状态为旁路状态，流水线工作在正常状态，所述功能逻辑处理模块与所述数据检错纠错模块并行执行，所述功能逻辑处理模块使用未经过所述数据检错纠错模块的未纠正数据进行处理；
S02.当所述数据检错纠错模块发现可纠正错误时，控制失效当前错误事务，以及使能所述流水线寄存器输出纠正后数据，所述功能逻辑处理模块使用纠正后数据进行处理，流水线进入纠错状态。
7.根据权利要求6所述的具有动态流水线纠错功能的装置的控制方法，其特征在于，所述步骤S02中流水线进入纠错状态后，数据均先通过所述数据检错纠错模块进行检错与纠错，下一周期功能逻辑处理模块使用所述流水线寄存器中纠正后的数据进行处理。
8.根据权利要求6或7所述的具有动态流水线纠错功能的装置的控制方法，其特征在于，所述步骤S02后还包括纠正模式退出控制步骤S03，所述步骤S03包括：当流水线出现一个空闲周期时，控制选择输出未纠正数据输出，使得流水线寄存器进入旁路状态，流水线重新工作在正常状态，以使得所述功能逻辑处理模块使用未纠正数据进行处理。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117368698A (zh) * 2023-11-01 2024-01-09 上海合芯数字科技有限公司 芯片电路及其测试方法
CN118426735A (zh) * 2024-07-03 2024-08-02 西北工业大学 一种可变流水线纠检错加法运算系统及方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117368698A (zh) * 2023-11-01 2024-01-09 上海合芯数字科技有限公司 芯片电路及其测试方法
CN117368698B (zh) * 2023-11-01 2024-05-24 上海合芯数字科技有限公司 芯片电路及其测试方法
CN118426735A (zh) * 2024-07-03 2024-08-02 西北工业大学 一种可变流水线纠检错加法运算系统及方法

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