CN116643935A - 一种可配置延迟时间的双核锁步芯片 - Google Patents

Abstract

本发明提供了一种可配置延迟时间的双核锁步芯片，在芯片内部嵌入两个处理器，一个处理器作为主处理器，另一个处理器作为校验处理器；主处理器接收片内总线的输入信号，并将输出信号通过延迟电路，传输至比较电路内；校验处理器通过延迟电路，接收片内总线的输入信号，并将输出信号传输至比较电路内；比较电路对主处理器的输出信号与校验处理器的输出信号进行对比，得到检测结果，并判断主处理器是否发生故障。本发明有益效果：无需大量引出处理器内部信号，而是以程序执行时间作为比较对象，仅需对位数很少的计时结果进行外部比较，相应的延迟电路引入了更灵活的延迟配置功能，能够更好地克服基于时间的共因失效问题。

Description

一种可配置延迟时间的双核锁步芯片

技术领域

本发明属于嵌入式处理器领域，尤其是涉及一种可配置延迟时间的双核锁步芯片。

背景技术

在一些对可靠性要求很高的应用领域，如汽车、工控、航空航天等，其所使用的芯片都要求对自身发生的随机故障，能够进行快速自检和报警。嵌入式处理器作为芯片中的核心功能模块之一。

现有技术中，使用双核锁步芯片处理上述问题，双核锁步芯片虽然能够高覆盖率的及时检测到主处理器的故障，但也同时带来了部分问题：

引出信号过多。使得随之而来的延迟电路，压缩电路和比较电路负担过重，进而带来芯片面积显著变大，功耗显著变高，甚至主频被拖累变慢等不良影响。

延迟时间固定。主流的双核锁步延迟电路一般只能固定地延迟1拍，2拍或3拍（1拍指1个时钟周期）。再多拍则延迟电路开销太大，实现困难。但时间维度上的共因失效，并不都是短时脉冲的。一两拍的延迟并不能避免绝大部分的共因失效。

伪报警增多。所谓伪报警，就是主处理器并没有发生故障，而是由于校验处理器和校验链路上的电路发生故障，而导致比较失败，进而报警。因此过多信号的引出和比较，还会显著增大伪报警的概率。上述主流双核锁步结构，发生伪报警的次数会明显大于真报警的次数，从而带来不必要的故障分析处理开销。

发明内容

有鉴于此，本发明旨在提出一种可配置延迟时间的双核锁步芯片，以期解决上述部分技术问题中的至少之一。

为达到上述目的，本发明的技术方案是这样实现的：

一种可配置延迟时间的双核锁步芯片，在芯片内部嵌入两个处理器，一个处理器作为主处理器，另一个处理器作为校验处理器；

主处理器接收片内总线的输入信号，并将输出信号通过延迟电路传输至比较电路内；

校验处理器通过延迟电路，接收片内总线的输入信号，并将输出信号传输至比较电路内；

主处理器与校验处理器内均设有计时电路，主处理器通过计时电路输出主计时结果信号，校验处理器通过计时电路输出校验计时结果信号；

比较电路对主处理器输出的主计时结果信号与校验处理器输出的校验计时结果信号进行对比，得到检测结果，并判断主处理器是否发生故障。

进一步的，主处理器输出主计时结果信号，主计时结果信号通过延迟电路进入比较电路，校验处理器向比较电路输出校验计时结果信号，比较电路对比主计时结果信号与校验计时结果信号，得到检测结果。

进一步的，处理器的指令译码器，向计时电路输入条件跳转指令、非条件跳转指令、Call指令三种译码结果；

计时电路接收指令译码器输出的三种指令译码结果，并进行‘或’运算，通过运算结果判断当前是否发生程序流跳转；

‘或’运算的结果信号作为计时电路内的自累加计数器的输入复位信号。

进一步的，所述自累加计数器为8位的计数器，每个时钟周期计数器的计数自动加1，当自累加计数器接收到复位信号，或者计数器的计数累加溢出时，计数值归零，并重新开始自动累加。

进一步的，所述延迟电路内设有延迟队列，延迟队列由四组寄存器依次连接组成；

延迟队列接收主处理器输出的计时结果信号，或待输入校验处理器的片内总线输入信号；

计时结果信号或片内总线输入信号依次经过延迟队列的四级寄存器，分别生成零至四拍延迟信号，每一拍延迟信号分别通过一路信号通道汇入路选器。

进一步的，所述延迟电路内还设有配置选择寄存器，配置选择寄存器连接片内配置总线与路选器；

配置选择寄存器接收片内配置总线发送的配置信息，并将配置信息转换为控制选择信号传输至路选器中，路选器根据控制选择信号选择多个延迟信号中的一个，作为延迟输出路线，控制延迟周期。

相对于现有技术，本发明所述的一种可配置延迟时间的双核锁步芯片具有以下有益效果：

本发明所述的一种可配置延迟时间的双核锁步芯片，无需大量引出处理器内部信号，而是以程序执行时间作为比较对象。在处理器内部嵌入程序流跳转计时电路，并将其结果引出并进行比较；

同时由于仅需对位数很少的计时结果进行外部比较，因此相应的延迟电路引入了更灵活的延迟配置功能，使得整个结构相比传统锁步结构，能够更好地克服基于时间的共因失效问题。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的一种可配置延迟时间的双核锁步芯片内部结构示意图；

图2为本发明实施例所述的一种可配置延迟时间的双核锁步芯片工作流程示意图；

图3为本发明实施例所述的计时电路内部结构示意图；

图4为本发明实施例所述的可配置延迟电路内部结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面将参考附图并结合实施例来详细说明本发明。

一种可配置延迟时间的双核锁步芯片，在芯片内部嵌入两个处理器，一个处理器作为主处理器，另一个处理器作为校验处理器；主处理器接收片内总线的输入信号，并将输出信号通过延迟电路传输至比较电路内；校验处理器通过延迟电路，接收片内总线的输入信号，并将输出信号传输至比较电路内；主处理器与校验处理器内均设有计时电路，主处理器通过计时电路输出主计时结果信号，校验处理器通过计时电路输出校验计时结果信号；比较电路对主处理器输出的主计时结果信号与校验处理器输出的校验计时结果信号进行对比，得到检测结果，并判断主处理器是否发生故障。

在芯片内嵌入两个几乎一模一样的处理器，一个做为主处理器（main core）与片内总线进行正常的数据交互；另一个作为校验处理器（checker core），其输入与主处理器相同，输出只作为比较校验使用。

为了一定程度上避免时间上的共因失效问题（例如由于系统时钟抖动，导致主处理器和其校验处理器同时发生故障），还要对两个处理器的输出进行延迟比较。通过引入延迟电路，使得校验处理器始终比主处理器慢若干时钟周期。

主处理器输出主计时结果信号，主计时结果信号通过延迟电路进入比较电路，校验处理器向比较电路输出校验计时结果信号，比较电路对比主计时结果信号与校验计时结果信号，得到检测结果。

无需大量引出处理器内部信号，而是以程序执行时间作为比较对象。在处理器内部嵌入程序流跳转计时电路，并将其结果引出并进行比较。此外由于仅需对位数很少的计时结果进行外部比较，因此相应的延迟电路引入了更灵活的延迟配置功能，使得整个结构相比传统锁步结构，能够更好地克服基于时间的共因失效问题。

处理器的指令译码器，向计时电路输入条件跳转指令、非条件跳转指令、Call指令三种译码结果；计时电路接收指令译码器输出的三种指令译码结果，并进行‘或’运算，通过运算结果判断当前是否发生程序流跳转；‘或’运算的结果信号作为计时电路内的自累加计数器的输入复位信号。

所述自累加计数器为8位的计数器，每个时钟周期计数器的计数自动加1，当自累加计数器接收到复位信号，或者计数器的计数累加溢出时，计数值归零，并重新开始自动累加。

所述延迟电路内设有延迟队列，延迟队列由四组寄存器依次连接组成；延迟队列接收主处理器输出的计时结果信号，或待输入校验处理器的片内总线输入信号；计时结果信号或片内总线输入信号依次经过延迟队列的四级寄存器，分别生成零至四拍延迟信号，每一拍延迟信号分别通过一路信号通道汇入路选器。

根据用户的需要，通过软件程序，在0至4个周期中，灵活地选择延时周期数（拍数）；其电路实现如图所示。其输入为待延迟的处理器输入信号或待延迟的8位计时结果信号；在延迟电路内部，输入信号分别经过4级寄存，生成一拍、两拍、三拍和四拍信号，最终4路延迟信号，与输入信号一起，汇入路选器。

所述延迟电路内还设有配置选择寄存器，配置选择寄存器连接片内配置总线与路选器；配置选择寄存器接收片内配置总线发送的配置信息，并将配置信息转换为控制选择信号传输至路选器中，路选器根据控制选择信号选择多个延迟信号中的一个，作为延迟输出路线，控制延迟周期。

用户通过芯片内的配置总线，对延迟电路内的配置选择寄存器进行配置。配置的结果通过控制选择信号，作用于路选器。达到从5路延迟信号中（延迟0至4拍）路选出最终的延迟输出的效果。

开启双核锁步功能后，每个时钟主处理器的延迟后的计时结果，与校验处理器的计时结果，每个时钟周期，都在比较电路中进行一次比较。如比较结果不一致，则比较电路输出报警信号。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法和系统，可以通过其它的方式实现。例如，以上所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。上述单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种可配置延迟时间的双核锁步芯片，其特征在于：

在芯片内部嵌入两个处理器，一个处理器作为主处理器，另一个处理器作为校验处理器；

主处理器接收片内总线的输入信号，并将输出信号通过延迟电路传输至比较电路内；

校验处理器通过延迟电路，接收片内总线的输入信号，并将输出信号传输至比较电路内；

主处理器与校验处理器内均设有计时电路，主处理器通过计时电路输出主计时结果信号，校验处理器通过计时电路输出校验计时结果信号；

比较电路对主处理器输出的主计时结果信号与校验处理器输出的校验计时结果信号进行对比，得到检测结果，并判断主处理器是否发生故障。

2.根据权利要求1所述的一种可配置延迟时间的双核锁步芯片，其特征在于：

主处理器输出主计时结果信号，主计时结果信号通过延迟电路进入比较电路，校验处理器向比较电路输出校验计时结果信号，比较电路对比主计时结果信号与校验计时结果信号，得到检测结果。

3.根据权利要求2所述的一种可配置延迟时间的双核锁步芯片，其特征在于：

处理器的指令译码器，向计时电路输入条件跳转指令、非条件跳转指令、Call指令三种译码结果；

计时电路接收指令译码器输出的三种指令译码结果，并进行‘或’运算，通过运算结果判断当前是否发生程序流跳转；

‘或’运算的结果信号作为计时电路内的自累加计数器的输入复位信号。

4.根据权利要求3所述的一种可配置延迟时间的双核锁步芯片，其特征在于：

所述自累加计数器为8位的计数器，每个时钟周期计数器的计数自动加1，当自累加计数器接收到复位信号，或者计数器的计数累加溢出时，计数值归零，并重新开始自动累加。

5.根据权利要求1所述的一种可配置延迟时间的双核锁步芯片，其特征在于：

所述延迟电路内设有延迟队列，延迟队列由四组寄存器依次连接组成；

延迟队列接收主处理器输出的计时结果信号，或待输入校验处理器的片内总线输入信号；计时结果信号或片内总线输入信号依次经过延迟队列的四级寄存器，分别生成零至四拍延迟信号，每一拍延迟信号分别通过一路信号通道汇入路选器。

6.根据权利要求5所述的一种可配置延迟时间的双核锁步芯片，其特征在于：

所述延迟电路内还设有配置选择寄存器，配置选择寄存器连接片内配置总线与路选器；

配置选择寄存器接收片内配置总线发送的配置信息，并将配置信息转换为控制选择信号传输至路选器中，路选器根据控制选择信号选择多个延迟信号中的一个，作为延迟输出路线，控制延迟周期。