CN116627384A - 去相关性随机比特流的生成方法及系统 - Google Patents
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Abstract
本发明提供一种去相关性随机比特流的生成方法及系统，属于存储与计算技术领域，本发明利用器件在非易失阻变模式下的概率性set/reset切换，调节脉冲幅值或脉宽，将reset‑set脉冲对设置为概率性切换，将产生基准概率的脉冲平均分为Nsegment段，并在每一段脉冲序列的起始端位置插入确定性reset‑概率性set脉冲对，或在每段脉冲序列的起始位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲，由此固定脉冲条件，鉴于器件在非易失阻变模式下可随机reset/set，每一段脉冲序列对应产生的随机比特流将被随机置0，由此可产生互相独立且互不相关的且概率可调的随机比特流。
Description
技术领域
本发明属于新型存储与计算技术领域，具体涉及一种去相关性随机比特流的生成方法、系统、电子设备以及存储介质。
背景技术
随着器件尺寸继续向纳米尺度微缩，电路可靠性将成为一个越来越严重的问题。
随机计算(Stochastic Computing，SC)是一种基于由0/1组成的随机比特流序列的新型计算方式，具有电路简单、功耗低、高容错等优点，近年来受到了广泛的关注。与二进制编码不同，随机比特流中每一位比特所占权重相等，任意位上的比特翻转引起的误差相等，因此随机计算具有较高的容错率。同时，由于其独特的数据编码方式，利用简单的门电路就可实现复杂的算数运算，如通过仅通过一个与门就可实现乘法计算。
随机计算的精度取决于两个方面：一是由随机比特流长度决定的数值量化精度，即数据在经过由二进制转化为随机比特流后将产生一定的误差；二是受随机比特流之间的相关性影响的计算精度。通过延长随机比特流的长度可以一定程度上降低数据编码过程中的量化误差。为了提高计算精度，需要使用不同的产生相关性强/弱的随机比特流产生电路。
随机比特流在通过与门进行乘法计算时要求输入的随机比特流具有相互独立的特性，即输入的随机比特流之间的相关性越弱，计算精度越高。而具有强相关性的输入随机比特流可通过简单的门电路实现一些特定的计算，如通过与门可实现最小值，通过或门可实现最大值，通过异或门可实现绝对值相减计算等。
在传统的基于CMOS的随机计算电路中需要引入额外的去相关或增强相关性的电路，以产生相互独立的随机比特流或具有相关性的比特流，进一步增加了电路开销与功耗，且针对不同的计算任务，电路难以重构。基于新型存储器件如阻变式随机存取存储器(RRAM)、阈值开关选择器件等设计的随机比特流产生器虽然可降低功耗和电路开销，但目前尚未有在基于此类新型存储器件中控制产生比特流相关性的技术公开。
因此，亟需一种在新型存储器件中实现比特流相关性的控制与产生的技术。
发明内容
本发明提供一种基于新型阻变存储器件的去相关性随机比特流的生成方法、系统、电子设备以及存储介质，用以克服现有技术中存在的至少一个技术问题。
为实现上述目的，本发明提供一种去相关性随机比特流的生成方法，包括：
采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；其中，所述随机比特流中“1”的概率为基准概率；
将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对；或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
利用所述器件产生随机比特流，通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
为了解决上述问题，本发明还提供一种去相关性随机比特流的生成系统，包括：
初始随机比特流产生单元，用于采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；其中，所述随机比特流中“1”的概率为基准概率；
脉冲序列处理单元，用于将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对；或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
脉冲调控单元，用于利用所述器件产生随机比特流，通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
为了解决上述问题，本发明还提供一种电子设备，电子设备包括至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如前所述的去相关性随机比特流的生成方法中的步骤。
为了解决上述问题，本发明还提供一种计算机可读存储介质，计算机可读存储介质中存储有至少一个指令，至少一个指令被电子设备中的处理器执行时实现上述的去相关性随机比特流的生成方法。
本发明提供的去相关性随机比特流的生成方法、系统、电子设备以及存储介质，具有以下有益效果：
1)本发明与传统的CMOS电路中控制比特流相关性的电路相比，可在新型阻变器件中实现去相关性随机比特流的生成，不需要引入额外的相关性控制电路，降低了电路开销与功耗；
2)本发明可通过控制器件插入概率性set脉冲或概率性reset脉冲的幅值，实现随机比特流的概率调节；
3)本发明可在固定比特流长度下，通过控制分段数，调节去相关性随机比特流的计算精度；
4)本发明可以在较短比特流长度下，通过增大分段数，实现较高的计算精度，进一步降低延迟。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本根据发明实施例的去相关性随机比特流的生成方法的流程示意图；
图2为根据本发明实施例的两个具有不同相关性的随机比特流通过与门进行乘法计算的示意图；
图3为根据本发明实施例的插入确定性reset脉冲/概率性set脉冲以产生相应随机比特流概率的脉冲示意图；
图4为根据本发明实施例的插入概率性reset脉冲/确定性set脉冲以产生相应随机比特流概率的脉冲示意图；
图5为根据本发明实施例的去相关性随机比特流的生成系统的模块示意图；
图6为根据本发明实施例的实现去相关性随机比特流的生成方法的电子设备的内部结构示意图.
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
基于上述现有技术中存在的问题，本发明主要提供一种。
图1为本发明一实施例提供的去相关性随机比特流的生成方法的流程示意图。该方法可以由一个系统执行，该系统可以由软件和/或硬件实现。
图1对去相关性随机比特流的生成方法进行了整体性的描述。如图1所示，在本实施例中，去相关性随机比特流的生成方法包括步骤S110～S140。
S110、采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；
S120、将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对，或者在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
S130、利用所述器件产生随机比特流，通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
相较于传统的基于CMOS电路产生去相关性比特流的方案，本发明基于新型阻变器件产生去相关性的独立随机比特流，独立且互不相关的随机比特流的产生电路更简单，功耗更低，同时，由于新型阻变器件纳秒级的转变速度，比特产生率更高，如果同时利用其十字交叉的阵列结构，对阵列中的一列/行器件同时施加相应的脉冲，每一个器件将产生不同的响应，对应比特流中的0、1比特，从而可大规模并行产生去相关性随机比特流，进一步降低延迟。
下面对各步骤进行针对性说明。
为了基于新型阻变存储器产生去相关性随机比特流，首先需要将器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流。
本发明中选择阻变-选择特性为一体的器件作为产生随机比特流的器件，将器件选择特性中开启的延迟时间作随机源后，以在预设脉冲条件下产生的随机比特流中“1”的概率为基准概率Pbase。
具体的，作为示例，产生随机比特流的预设脉冲条件为：脉冲幅值在阈值电压涨落区间内，脉冲的脉宽为在相应脉冲幅值下所统计得到的器件开启延迟时间的平均值。
其中，作为示例，本发明选择的阻变-选择特性一体的器件为采用阻变层与相变层叠加的两端器件结构或三端场效应晶体管结构。通过电压调节，该阻变-选择特性一体的器件可在非易失阻变模式和易失性阈值开关模式之间切换。即通过较高的负向reset电压，可将器件由易失性阈值开关模式转变为非易失阻变模式；通过较高的正向set电压，可将器件由非易失模式置为易失性阈值开关模式。并且，器件在非易失性阻变模式下的阻变电压Vset大于易失性阈值开关模式下的阈值转变电压Vth。
在本发明的一个具体实施方式中，随机比特流产生器中所使用的阻变-选择特性一体的器件采用阻变层与相变层叠加的结构，其中的阻变层可以采用具有阻变特性的金属氧化物，如HfO2、TaOx等；相变层可以采用具有绝缘体-金属-转变(IMT)特性的相变材料，如VOx、NbOx等。
由于器件在易失性阈值开关模式下可发生金属-绝缘体转变(IMT)，此转变过程会受到热扰动影响，因此对应器件的阈值转变电压在不同的电流-电压扫描循环中会产生涨落。利用此特性，如果对器件施加一连串固定幅值和脉宽的脉冲序列，器件将在每个脉冲下随机开启，对应产生0/1随机比特流序列。因此，在将器件选择特性中开启的延迟时间作随机源后，以该具有固定幅值和脉宽的脉冲序列作为固定脉冲，使器件在该固定脉冲下产生随机比特流，该随机比特流的中“1”的概率可以视为基准概率Pbase。
在原脉冲序列中，插入reset-set脉冲对，通过reset脉冲将器件置为非易失阻变模式，由于器件在非易失阻变模式下的阻变电压Vset高于易失性阈值开关模式下的阈值转变电压Vth，因此，在原脉冲下器件将无法随机开启，全部产生0比特。然后通过向器件施加set脉冲重新开启随机比特流的产生，则可将器件重新置回易失性阈值开关模式，此时，通过控制reset-set脉冲对的数目，可实现概率在0-Pbase之间的随机比特流调节。
为了产生独立且互不相关的随机比特流，本发明利用器件在非易失阻变模式下的概率性set/reset切换，调节脉冲幅值或脉宽，将上述reset-set脉冲对设置为概率性切换，将产生基准概率的脉冲序列平均分为Nsegment段，每段脉冲序列由产生一个确定性reset脉冲、概率性set脉冲和一连串所述预设脉冲条件的脉冲组成，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲，中间为一连串所述预设脉冲条件的脉冲。其中确定性reset脉冲/概率性set脉冲或概率性reset脉冲/确定性set脉冲为产生随机比特流的控制信号，实现对随机比特流概率的调节；一连串所述预设脉冲条件的脉冲为随机比特流的产生信号，此条件下每个脉冲对应的器件响应作为最终随机比特流中的0/1比特。
在每一段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对；或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲，由此固定脉冲条件。鉴于器件在非易失阻变模式下可随机进行概率切换，在概率性切换之后，每一段脉冲序列对应产生的随机比特流将被随机置0，因此通过此方法可产生互相独立且互不相关的且概率可调的随机比特流。通过脉冲幅值或脉宽控制器件set/reset进行概率切换的概率为Pset/Preset，通过上述两种脉冲序列插入方案得到的去相关性随机比特流对应概率为Pbase*(1-Pset)或Pbase*Preset，其中，Pset为所述器件成功set至阈值开关模式的概率，Preset为所述器件成功reset至非易失阻变模式的概率。
因此，可通过上述去相关性随机比特流的生成方法，在控制reset-set脉冲的条件下，利用同一器件产生两个去相关性随机比特流，或通过两个器件同时并行产生两个去相关性随机比特流。其中的产生去相关性随机比特流的脉冲条件，包含了reset-set脉冲对的产生随机比特流的控制信号，和一连串所述预设脉冲条件的随机比特流产生信号。
对应以上两种脉冲序列方案，第一种，在每段脉冲序列的起始位置插入确定性reset-概率性set脉冲对，其中器件无需重新置为易失性阈值开关模式；第二种，在每段脉冲序列的起始位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲，这种方案中需要施加一个确定性set脉冲将器件重新置为易失性阈值开关模式。
并且，在上述随机比特流的产生方法中，由于分段数Nsegment会对比特流的随机性产生影响，从而进一步影响计算精度，因此可以在固定比特流长度下通过控制分段数，调节去相关性随机比特流的计算精度。
作为示例，在控制分段数的过程中，可以在前述产生去相关性随机比特流的过程中通过脉冲序列处理单元调节脉冲产生条件，从而实现不同的脉冲分段数，进而通过不同的脉冲分段数调节去相关性随机比特流的计算精度。
另外，通过前述产生去相关性随机比特流的过程中的脉冲序列处理单元，还可以采用长度较短的随机比特流，调节脉冲产生条件，增大脉冲分数段数，从而实现较高的计算精度，进一步降低延迟。
利用器件的随机性所生成的互相独立的随机比特流，可用于乘法计算。
以下将结合图2至图4更为详细的说明本发明提出的去相关性随机比特流的生成方法生成的去相关性的比特流，在进行乘法计算中提高计算精度的应用示例。
图2为根据本发明实施例的两个具有不同相关性的随机比特流通过与门进行乘法计算的示意图。如图2所示，当两个独立且互不相关的随机比特流作为输入通过一个与门后，可得到准确的计算结果；当两个输入的随机比特流之间存在相关性时，将输出错误结果。在此展示了当输入的随机比特流完全相同，则意味着输入的随机比特流为最大正相关时，输出的随机比特流与输入的随机比特流相同，乘法计算误差最大。
图3为根据本发明实施例的插入确定性reset脉冲/概率性set脉冲以产生相应随机比特流概率的脉冲示意图。
本发明选择阻变-选择特性为一体的器件，即器件具有两种阻变模式。利用器件在易失性阈值开关模式下操作电压存在涨落的特性，对器件施加一连串相同的脉冲序列，器件在不同的脉冲下将随机开启/关闭，对应产生随机比特流中的1/0比特。通过调节脉冲的幅值或脉宽，可调节器件开启的概率，即所得到的随机比特流中1的比例。将器件置为易失性阈值开关模式，在一定脉冲条件下，将产生基准概率Pbase的随机比特流。
如图3所示，本发明将产生基准概率Pbase的脉冲序列平均分成Nsegment，在每一段脉冲序列的起始端插入确定性reset脉冲/概率性set脉冲。确定性reset脉冲将器件置为非易失阻变模式，概率性set脉冲以一定概率Pset将器件置为阈值开关模式，若set成功，器件将被置为阈值开关模式，仍可以继续产生随机比特流；若没有set成功，器件仍处于非易失阻变模式，产生的随机比特流全部置为0比特。由此可得到概率为Pm(＝Pbase*(1-Pset))的随机比特流,其中，Pset为器件成功set至阈值开关模式的概率。
图4为根据本发明实施例的插入概率性reset脉冲/确定性set脉冲以产生相应随机比特流概率的脉冲示意图。
如图4所示，除了利用器件的概率性set，器件在非易失阻变模式下的概率性reset也可以用来产生去相关性随机比特流，因此，本发明将产生基准概率Pbase的脉冲序列平均分成Nsegment，在每一段脉冲序列的起始端位置插入概率性reset脉冲，并在每一段脉冲序列的末端位置插入确定性set脉冲。概率性reset脉冲以一定概率Preset将器件置为非易失阻变模式，若reset成功，器件将被置为非易失阻变模式的高阻态，后续在原脉冲条件下无法产生随机比特流，将全部产生0比特；若没有reset成功，器件仍处于阈值开关模式，后续在原脉冲条件下仍可以继续产生随机比特流。由此可得到概率为Pm(＝Pbase*Preset)的随机比特流。为不影响每一段随机比特流的产生，需要施加确定性set脉冲将器件重新置为阈值开关模式。
在一定的基准概率下，通过脉冲幅值/脉宽可调节对应的set/reset概率，可实现概率在0-Pbase之间的随机比特流调节。
通过上述实施案例可以看出，本发明提供的去相关性随机比特流的生成方法，基于新型阻变器件产生去相关性的独立随机比特流，独立且互不相关随机比特流的产生电路更简单，功耗更低，同时，由于新型阻变器件纳秒级的转变速度，比特产生率更高，同时利用其十字交叉的阵列结构，可大规模并行产生去相关性随机比特流，进一步降低延迟。
与上述去相关性随机比特流的生成方法相对应，本发明还提供一种去相关性随机比特流的生成系统，本发明可以安装于电子设备中。图5为根据本发明实施例的去相关性随机比特流的生成系统的逻辑结构示意图。
如图5所示，根据实现的功能，该去相关性随机比特流的生成系统500可以包括初始随机比特流产生单元510、脉冲序列处理单元520以及脉冲调控单元530。本发明单元也可以称之为模块，是指一种能够被电子设备处理器所执行，并且能够完成固定功能的一系列计算机程序段，其存储在电子设备的存储器中。
在本实施例中，关于各模块/单元的功能如下：
初始随机比特流产生单元510，用于采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；其中，所述随机比特流中“1”的概率为基准概率；
脉冲序列处理单元520，用于将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始位置插入确定性reset-概率性set脉冲对，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
脉冲调控单元530，用于通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
此外，本发明提供的去相关性随机比特流的生成系统500，基于新型阻变器件产生去相关性的独立随机比特流，独立且互不相关的随机比特流的产生电路更简单，功耗更低，同时，由于新型阻变器件纳秒级的转变速度，比特产生率更高，同时利用其十字交叉的阵列结构，可大规模并行产生去相关性随机比特流，进一步降低延迟。
如图6所示，本发明还提供一种去相关性随机比特流的生成方法的电子设备6。
该电子设备6可以包括处理器60、存储器61和总线，还可以包括存储在存储器61中并可在所述处理器60上运行的计算机程序，如去相关性随机比特流的生成程序62。存储器61还可以既包括去相关性随机比特流的生成系统的内部存储单元也包括外部存储设备。存储器61不仅可以用于存储安装于应用软件及各类数据，例如去相关性随机比特流的生成程序的代码等，还可以用于暂时地存储已经输出或者将要输出的数据。
其中，所述存储器61至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、移动硬盘、多媒体卡、卡型存储器(例如：SD或DX存储器等)、磁性存储器、磁盘、光盘等。所述存储器61在一些实施例中可以是电子设备6的内部存储单元，例如该电子设备6的移动硬盘。所述存储器61在另一些实施例中也可以是电子设备6的外部存储设备，例如电子设备6上配备的插接式移动硬盘、智能存储卡(Smart Media Card，SMC)、安全数字(SecureDigital，SD)卡、闪存卡(Flash Card)等。
所述处理器60在一些实施例中可以由集成电路组成，例如可以由单个封装的集成电路所组成，也可以是由多个相同功能或不同功能封装的集成电路所组成，包括一个或者多个中央处理器(Central Processing unit，CPU)、微处理器、数字处理芯片、图形处理器及各种控制芯片的组合等。所述处理器60是所述电子设备的控制核心(Control Unit)，利用各种接口和线路连接整个电子设备的各个部件，通过运行或执行存储在所述存储器61内的程序或者模块(例如去相关性随机比特流的生成程序等)，以及调用存储在所述存储器61内的数据，以执行电子设备6的各种功能和处理数据。
所述总线可以是外设部件互连标准(peripheral component interconnect，简称PCI)总线或扩展工业标准结构(extended industry standard architecture，简称EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。所述总线被设置为实现所述存储器61以及至少一个处理器60等之间的连接通信。
图6仅示出了具有部件的电子设备，本领域技术人员可以理解的是，图6示出的结构并不构成对所述电子设备6的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。
例如，尽管未示出，所述电子设备6还可以包括给各个部件供电的电源(比如电池)，优选地，电源可以通过电源管理系统与所述至少一个处理器60逻辑相连，从而通过电源管理系统实现充电管理、放电管理、以及功耗管理等功能。电源还可以包括一个或一个以上的直流或交流电源、再充电系统、电源故障检测电路、电源转换器或者逆变器、电源状态指示器等任意组件。所述电子设备6还可以包括多种传感器、蓝牙模块、Wi-Fi模块等，在此不再赘述。
进一步地，所述电子设备6还可以包括网络接口，可选地，所述网络接口可以包括有线接口和/或无线接口(如WI-FI接口、蓝牙接口等)，通常用于在该电子设备6与其他电子设备之间建立通信连接。
可选地，该电子设备6还可以包括用户接口，用户接口可以是显示器(Display)、输入单元(比如键盘(Keyboard))，可选地，用户接口还可以是标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在电子设备6中处理的信息以及用于显示可视化的用户界面。
应该了解，所述实施例仅为说明之用，在专利申请范围上并不受此结构的限制。
所述电子设备6中的所述存储器61存储的去相关性随机比特流的生成程序62是多个指令的组合，在所述处理器60中运行时，可以实现：
S110、采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；
S120、将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始位置插入确定性reset-概率性set脉冲对，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
S130、通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
具体地，所述处理器60对上述指令的具体实现方法可参考图1对应实施例中相关步骤的描述，在此不赘述。
进一步地，所述电子设备6集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或系统、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)。
本发明实施例还提供一种计算机可读存储介质，所述存储介质可以是非易失性的，也可以是易失性的，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现：
S110、采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；
S120、将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
S130、通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
具体地，所述计算机程序被处理器执行时具体实现方法可参考实施例去相关性随机比特流的生成方法中相关步骤的描述，在此不赘述。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备，系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。
因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附关联图标记视为限制所涉及的权利要求。
此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统权利要求中陈述的多个单元或系统也可以由一个单元或系统通过软件或者硬件来实现。第二等词语用来表示名称，而并不表示任何特定的顺序。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (10)
1.一种去相关性随机比特流的生成方法，其特征在于，包括：
采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；其中，所述随机比特流中“1”的概率为基准概率Pbase；
将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲；
利用所述器件产生随机比特流，通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
2.根据权利要求1所述的去相关性随机比特流的生成方法，其特征在于，所述阻变-选择特性一体的器件为采用阻变层与相变层叠加的两端器件结构或三端场效应晶体管结构。
3.根据权利要求2所述的去相关性随机比特流的生成方法，其特征在于，当所述阻变-选择特性一体的器件为采用阻变层与相变层叠加的两端器件结构时，所述阻变层采用具有阻变特性的金属氧化物形成，所述相变层采用具有绝缘体-金属-转变特性的相变材料形成。
4.根据权利要求3所述的去相关性随机比特流的生成方法，其特征在于，
所述金属氧化物包括HfO2和TaOx，所述相变材料包括VOx和NbOx。
5.根据权利要求1至4中任一项所述的去相关性随机比特流的生成方法，其特征在于，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对，或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲之后，
通过脉冲幅值或脉宽控制器件set/reset的概率为Pset/Preset，得到的去相关性随机比特流对应概率为Pbase*(1-Pset)或Pbase*Preset，其中，
Pset为所述器件成功set至阈值开关模式的概率，Preset为所述器件成功reset至非易失阻变模式的概率。
6.根据权利要求1至4中任一项所述的去相关性随机比特流的生成方法，其特征在于，利用所述器件产生随机比特流，包括：
利用同一所述器件产生两个随机比特流；或者，
通过两个所述器件同时并行产生两个随机比特流。
7.根据权利要求6所述的去相关性随机比特流的生成方法，其特征在于，所述预设脉冲条件，为一连串固定幅值和脉宽的脉冲序列；
所述器件通过确定性reset脉冲/概率性set脉冲或概率性reset脉冲/确定性set脉冲随机切换至易失性阈值开关模式或非易失性阻变模式，每一段预设脉冲条件下产生的随机比特流被随机置0；
通过调节概率性set脉冲或概率性reset脉冲的幅值，以调节随机比特流概率。
8.一种去相关性随机比特流的生成系统，其特征在于，包括：
初始随机比特流产生单元，用于采用阻变-选择特性为一体的器件，将所述器件的选择特性中开启的延迟时间作随机源，在预设脉冲条件下产生随机比特流；其中，所述随机比特流中“1”的概率为基准概率；
脉冲序列处理单元，用于将所述随机比特流的脉冲序列平均分为Nsegment段，在每段脉冲序列的起始端位置插入确定性reset-概率性set脉冲对；或在每段脉冲序列的起始端位置插入概率性reset脉冲，并在每段脉冲序列的末端位置插入确定性set脉冲对；
脉冲调控单元，用于通过脉冲幅值或脉宽控制器件set/reset的概率，以得到互相独立的去相关性随机比特流。
9.一种电子设备，其特征在于，所述电子设备包括至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至7中任一所述的去相关性随机比特流的生成方法中的步骤。
10.一种计算机可读存储介质，存储有至少一个指令，其特征在于，所述至少一个指令被电子设备中的处理器执行时实现如权利要求1至7中任一所述的去相关性随机比特流的生成方法。
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| CN202310238774.7A CN116627384A (zh) | 2023-03-08 | 2023-03-08 | 去相关性随机比特流的生成方法及系统 |
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