CN116612951A - 一种薄膜电阻和电路板 - Google Patents
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Abstract
本发明实施例公开了一种薄膜电阻和电路板，薄膜电阻包括：基底层和第一电阻层；第一电阻层层叠在基底层的至少一个表面；基底层在靠近第一电阻层的一侧设置有凸起结构；凸起结构的底部最大平面宽度X满足0.1μm≤X≤50μm，其中，凸起结构的底部最大平面宽度是指凸起结构的底部宽度水平距离的最大值，凸起结构的底部宽度是指凸起结构一侧边沿的相邻位置的最低处与该凸起结构另一侧边沿的相邻位置的最低处之间的水平距离。本申请通过对凸起结构的底部最大平面宽度的限定，提高了第一电阻层方阻的均匀性和电阻稳定性。
Description
技术领域
本发明实施例涉及片式电阻技术领域，尤其涉及一种薄膜电阻和电路板。
背景技术
随着电子元器件的集成化发展，对电子元器件的性能以及小型化提出了更高的要求。其中，薄膜电阻作为埋入式电阻结构，其集成无源元件的使用显著减小了半导体器件在高频时的表面寄生效应和体积，具有精度高的特点，增加了封装密度，改善了器件的可靠性，广泛应用于高性能放大器、线驱动、消费电子和电源管理等应用中。其中，薄膜电阻的电阻层层叠设置在基底层的表面，因此电阻层的方阻均匀性容易受到基底层的影响；电阻层的阻值方阻均匀差，会严重影响电子元器件的性能稳定性。
发明内容
本发明实施例提供一种薄膜电阻和电路板，解决了现有技术中第一电阻层靠近基底层的表面的方阻不均、电阻稳定性差的技术问题。
本发明实施例提供了一种薄膜电阻，所述薄膜电阻包括：所述第一电阻层层叠在所述基底层的至少一个表面；所述基底层在靠近所述第一电阻层的一侧设置有凸起结构；所述凸起结构的底部最大平面宽度X满足0.1μm≤X≤50μm，其中，所述凸起结构的底部最大平面宽度是指所述凸起结构的底部宽度水平距离的最大值，所述凸起结构的底部宽度是指所述凸起结构一侧边沿的相邻位置的最低处与该凸起结构另一侧边沿的相邻位置的最低处之间的水平距离。
进一步地，所述凸起结构的底部最大平面宽度的大小范围按照预设百分比设置分布；
所述预设百分比包括：50％-100％的所述底部最大平面宽度X满足0.1≤X≤8μm。
进一步地，所述预设百分比包括：0％-10％的所述底部最大平面宽度X满足0.1≤X＜3μm，50％～100％的所述底部最大平面宽度X满足3≤X＜6μm，0％～30％的所述底部最大平面宽度X满足6≤X＜8μm；0％-10％的所述底部最大平面宽度X满足X≥8μm，其中，处于四种宽度范围内的所述凸起结构的百分比总和小于或等于100％。
进一步地，所述凸起结构的形状包括以下至少一种：多棱锥状、倒圆锥状、圆锥状、针状、树枝状、树冠状、钩状、钟乳石状、挂冰状、螺旋状、锯齿状以及波纹状。
进一步地，所述基底层包括第一导电层或介质层。
进一步地，所述薄膜电阻还包括膜层，所述膜层位于所述第一电阻层远离所述基底层的一侧表面。
进一步地，所述膜层远离所述第一电阻层的一侧设置有第二导电层。
进一步地，所述第二导电层为单层或多层。
进一步地，所述膜层与所述第二导电层之间设有第二电阻层。
进一步地，所述第一电阻层通过电镀、化学镀、物理气相沉积、化学气相沉积中的至少一种方式形成在所述基底层的表面。
本发明第二方面提供一种电路板，所述电路板包括上述任意实施例中的薄膜电阻。
本发明实施例公开了一种薄膜电阻和电路板，薄膜电阻包括：基底层和第一电阻层；第一电阻层层叠在基底层的至少一个表面；基底层在靠近第一电阻层的一侧设置有凸起结构；凸起结构的底部最大平面宽度X满足0.1μm≤X≤50μm，其中，凸起结构的底部最大平面宽度是指凸起结构的底部宽度水平距离的最大值，凸起结构的底部宽度是指凸起结构一侧边沿的相邻位置的最低处与该凸起结构另一侧边沿的相邻位置的最低处之间的水平距离。本申请通过对凸起结构的底部最大平面宽度的限定，提高了第一电阻层方阻的均匀性和电阻稳定性。
附图说明
图1是本发明实施例提供的一种薄膜电阻的结构示意图；
图2是本发明实施例提供的基底层靠近第一电阻层的一侧面的表面轮廓线图；
图3是本发明实施例提供的另一种薄膜电阻的结构示意图；
图4是本发明实施例提供的又一种薄膜电阻的结构示意图；
图5是本发明实施例提供的又一种薄膜电阻的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
需要说明的是，本发明的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于限定特定顺序。本发明下述各个实施例可以单独执行，各个实施例之间也可以相互结合执行，本发明实施例对此不作具体限制。
图1是本发明实施例提供的一种薄膜电阻的结构示意图。
如图1所示，该薄膜电阻包括：基底层10和第一电阻层20；第一电阻层20层叠在基底层10的至少一个表面；基底层10在靠近第一电阻层20的一侧设置有凸起结构11；凸起结构11的底部最大平面宽度的大小不同，凸起结构11的底部最大平面宽度X满足0.1μm≤X≤50μm，其中，凸起结构11的底部最大平面宽度是指凸起结构11的底部宽度水平距离的最大值，凸起结构11的底部宽度是指凸起结构11一侧边沿的相邻位置的最低处与该凸起结构11另一侧边沿的相邻位置的最低处之间的水平距离。
需要说明的是，一个凸起结构的两侧边沿的相邻位置的最低处是分别最靠近基底层另一侧的位置，即满足条件的表示凸起结构的波形中波峰到波谷的位置，如图1虚线之间所示的为一完整的凸起结构。
其中，为了去除杂波噪声对测试结果的干扰，凸起结构判定时的波型需要符合相应波峰高度。图2是本发明实施例提供的基底层靠近第一电阻层的一侧面的表面轮廓线图，薄膜电阻的轮廓线图指的是对薄膜电阻的表面轮廓扫描后得到的起伏状态曲线图。具体地，区分凸起结构的波峰可以根据该波峰顶部与其相邻波峰顶部的水平距离大于或等于该波峰底部最大平面宽度的一半时，则可以判定为该波峰与相邻波峰为两个凸起结构的波峰；或在采用激光共聚焦显微镜下，表面轮廓线图中的波峰与其对应的激光图中的凸起结构一一对应来确定对应的波峰。
如图2所示，一个凸起结构的波峰相邻两侧的波谷之间的距离为最大平面宽度X。
具体地，制备的薄膜电阻在应用到电路中时，需将基底层10蚀刻掉，留下第一电阻层20在电路中，进而作为电阻元件。第一电阻层20是在基底层10的表面形成的，即第一电阻层20方阻值会受到基底层10的表面状态的影响。经过大量实验论证，研究人员发现凸起结构的底部最大平面宽度X对第一电阻层20的方阻均匀性有很大影响。
可选地，凸起结构的底部最大平面宽度的大小范围按照预设百分比设置分布；预设百分比包括：50％-100％的底部最大平面宽度X满足0.1≤X≤8μm。
具体地，将满足0.1≤X≤8μm的底部最大平面宽度X的百分比限定在上述范围内，使得第一电阻层的方阻均匀性有进一步的提高。
进一步地，预设百分比包括：0％-10％的底部最大平面宽度X满足0.1≤X＜3μm，50％～100％的底部最大平面宽度X满足3≤X＜6μm，0％～30％的底部最大平面宽度X满足6≤X＜8μm；0％-10％的底部最大平面宽度X满足X≥8μm，其中，处于四种宽度范围内的凸起结构的百分比总和小于或等于100％。
具体地，凸起结构11是在基底层10的表面粗化处理获得的结构，是一种由多个小晶粒堆叠而形成的结构，示例性地，预设百分比可以设置为5％的底部最大平面宽度X满足0.1≤X＜3μm，72％的底部最大平面宽度X满足3≤X＜6μm，15％的底部最大平面宽度X满足6≤X＜8μm，8％的底部最大平面宽度X满足X≥8μm，其中，5％+72％+15％+8％＝100％。经过大量的实验数据总结，对最大平面宽度的百分比进一步细化，可以使得第一电阻层20的方阻均匀性得到进一步的提升。
优选地，维持3≤X＜6μm的凸起结构的比例较大，通常大于70％以上，维持X≥8μm上，维持的凸起结构的比例尽量少，可以选择小于8％，此时薄膜电阻的方阻均匀性更优。
本实施例中的凸起结构是由细小晶粒堆积而成。凸起结构的高度d1是指与凸起结构相邻两个侧边沿中的位置最低处至凸起结构顶部的垂直距离，参看图2。凸起结构的底部宽度X是指凸起结构一侧边沿的相邻位置最低处与该凸起结构另一侧边沿的相邻位置最低处之间的水平距离，参看图2。
具体地，图2中所示的轮廓线图可以通过白光干涉仪、3D轮廓仪测试、激光共聚焦显微镜、扫描电镜粗糙度重塑或其他表面形貌测试仪器生成，对基底层10具有凸起结构11的一侧面进行轮廓线扫描，得到扫描延伸方向的表面形貌轮廓的起伏高度曲线即为上述轮廓线图。
可选地，凸起结构的高度为1-15μm。示例性的，凸起结构的高度可以为1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、12μm、14μm、15μm以及位于上述范围的其他数值。
可选地，第一电阻层20的厚度通常设置为5nm-3μm，优选设置为10nm-200nm。
示例性地，第一电阻层20的厚度可以设置为10nm、1μm、1.5μm、2μm、2.5μm、3μm；优选地，第一电阻层20的厚度可以设置为10nm、25nm、50nm、75nm、100nm、125nm、150nm、175nm、200nm。其中，第一电阻层20的溅射厚度根据所需的阻值进行调整设置。
可选地，第一电阻层20通过电镀、化学镀、物理气相沉积、化学气相沉积中的至少一种方式形成在基底层10的表面。
可选地，第一电阻层20的材料包括Ni、Cr、Si、P、N、Ti、Pt、Ta、Mo、Sn、O等元素中的至少一种。
具体地，第一电阻层20的材料包括以下至少一种：NiCrSi、NiCrAlSi、NiP、NiCr、AlN、TiN、Pt、Cr、Cr-SiO、Cr-Si、Ti-Si、Ti-W、TaN、Mo、Ni-Sn。此外，第一电阻层20是单层结构或层结构，多层结构中层与层之间使用的材料可以相同或不相同，材料或层结构之间的选用是本领域技术人员根据实际需要做出选择。
可选地，凸起结构11的形状包括以下至少一种：多棱锥状、倒圆锥状、圆锥状、针状、树枝状、树冠状、钩状、钟乳石状、挂冰状、螺旋状、锯齿状、波纹状或其他规则、不规则形状。
具体地，参加图1，图1中所示的凸起结构11的形状为不规则的尖刺状。如此，能够增大基底层10和第一电阻层20之间的结合力。
可选地，基底层10包括第一导电层或介质层。
具体地，基底层10为单层结构或多层结构层叠而成，其中，单层结构或多层结构的第一导电层和第二导电层的材料包括铜、铝、钛、锌、铁、镍、铬、钴、银和金中的至少一种，即，基底层10可以为铜箔、铝箔、钛箔、锌箔、铁箔、镍箔、铬箔、钴箔、银箔或金箔，也可以为含有铜、铝、钛、锌、铁、镍、铬、钴、银和金中的至少两种的合金箔材，也可以为由铜箔、铝箔、钛箔、锌箔、铁箔、镍箔、铬箔、钴箔、银箔和金箔中的至少两种复合而成的复合箔材。此外，基底层10的多层结构之间所使用的材料可以是相同的材料也可以是不相同的材料，材料的选择是本领域技术人员根据需要做出的选择。单层结构或多层结构的介质层材料包括PET(Polyethylene Terephthalate，聚对苯二甲酸乙二酯)、PP(Polypropylene，聚丙烯)、PS(Polystyrene，聚苯乙烯)、ABF(Acrylonitrile-Butadiene-Styrene Terpolymer，聚丙烯酰胺/苯乙烯/苯乙烯硫酸盐三元共聚物)膜、BT树脂、聚丙烯酸、聚氨酯、聚酰亚胺等，这里不再详举，其中，BT树脂是以双马来酰亚胺(BMI)和三嗪为主树脂成份，并加入环氧树脂、聚苯醚树脂(PPE)或烯丙基化合物等作为改性组分，所形成的热固性树脂。
图3是本发明实施例提供的另一种薄膜电阻的结构示意图。
可选地，如图3所示，薄膜电阻还包括膜层30；膜层30设置于第一电阻层20远离基底层10的一侧。
可选地，膜层30的厚度为0.5μm-100μm。
示例性的，膜层30的厚度可以为2μm、5μm、7μm、10μm、12μm、15μm、20μm、30μm、40μm、55μm、60μm、70μm、80μm、90μm或100μm。
可选地，膜层30选自聚苯乙烯系、乙酸乙烯酯类、聚酯类、聚乙烯类、聚酰胺类、橡胶类或丙烯酸酯类热塑性树脂，酚醛类、环氧类、热塑性聚酰亚胺、氨基甲酸酯类、三聚氰胺类或醇酸类热固性树脂，ABF树脂中的至少一种。
示例性地，膜层30选自改性环氧树脂、改性丙烯酸树脂、聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚乙烯、聚萘二甲酸乙二醇酯、聚苯烯、聚氯乙烯、聚砜、聚苯硫醚、聚醚醚酮、聚苯醚、聚四氟乙烯、液晶聚合物、聚乙二酰脲、环氧玻璃布、BT树脂中的至少一种。膜层30的具体厚度以及材料使用由本领域技术人员根据实际需要进行选择设置。
在薄膜电阻的表面进一步设置了膜层30的基础上，可选地，在膜层30远离第一电阻层20的一侧设置有第二导电层40。图4是本发明实施例提供的又一种薄膜电阻的结构示意图。可选地，第二导电层40为单层或多层。
具体地，如图4所示的第二导电层40为单层。通过在膜层30远离第一电阻层20的一侧设置第二导电层40，进而形成了含有电阻层结构的覆箔板，该结构的覆箔板为四层结构，可以直接应用到硬板或软板中。其中，新设置的第二导电层40可以是单层或多层结构，第二导电层40的材料跟薄膜电阻中的基底层10所使用的材料可以相同也可以不同，这是本领域技术人员根据实际需要进行设置。
更进一步地，图5是本发明实施例提供的又一种薄膜电阻的结构示意图。如图5所示，膜层30与第二导电层40之间设置有第二电阻层50。
具体地，通过在膜层30和第二导电层40之间设置第二电阻层50，使之形成非对称结构。其中，新设置的第二电阻层50的材料跟薄膜电阻中的第一电阻层20所使用的材料可以相同也可以不同，可以本领域技术人员根据实际需要进行设置。
需要说明的是，在本实施例中，基底层10的厚度、第一电阻层20的厚度、膜层30的厚度以及最大宽度等参数均是将样品制备成切片，然后在电镜中测量得到的。其中，电镜的放大倍数为2000-70000倍，具体的放大倍数是本领域技术人员根据需要做出常规选择。凸起结构的底部最大平面宽度的测定是采用仪器对样品进行测量获得的轮廓图，并在获得的轮廓图进行测量凸起结构的底部最大平面宽度。
下面以一个具体的实施例来对本申请所提供的薄膜电阻的性能进行介绍。
示例性地，以基底层10是铜箔为例，所采用的铜箔是电解铜箔，之后在铜箔的表面采用真空溅射的方式在其表面形成第一电阻层20。方阻的测试方式为采用方阻仪对薄膜电阻表面的电阻层进行测试，该测试条件为：采用四探针测试头，将方阻仪与测试头进行连接，给测试头施加1V的直流电压。然后将四探针测试头对2cm*2cm的区域进行测试。其中，探头的表面弧度为Sr＝0.9mm，探头的压力为0.45±0.15N或50±15gf，探头间距为3mm。测量得到的薄膜电阻的方阻均匀性如表1所示，表1中共测量了四组薄膜电阻的方阻均匀性，其中，编号1的为在常规铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号2是在底部最大平面宽度X满足0.1≤X≤8μm的占比为80％的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号3是在10％的底部最大平面宽度X满足0.1≤X＜3μm，50％的底部最大平面宽度X满足3≤X＜6μm，30％的底部最大平面宽度X满足6≤X＜8μm；10％的底部最大平面宽度X满足X≥8μm的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号4是在5％的底部最大平面宽度X满足0.1≤X＜3μm，70％的底部最大平面宽度X满足3≤X＜6μm，15％的底部最大平面宽度X满足6≤X＜8μm；10％的底部最大平面宽度X满足X≥8μm的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号5是在0％的底部最大平面宽度X满足0.1≤X＜3μm，80％的底部最大平面宽度X满足3≤X＜6μm，15％的底部最大平面宽度X满足6≤X＜8μm；5％的底部最大平面宽度X满足X≥8μm的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号6是在5％的底部最大平面宽度X满足0.1≤X＜3μm，60％的底部最大平面宽度X满足3≤X＜6μm，30％的底部最大平面宽度X满足6≤X＜8μm；5％的底部最大平面宽度X满足X≥8μm的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。编号7是在5％的底部最大平面宽度X满足0.1≤X＜3μm，30％的底部最大平面宽度X满足3≤X＜6μm，50％的底部最大平面宽度X满足6≤X＜8μm；15％的底部最大平面宽度X满足X≥8μm的铜箔表面设置第一电阻层20，第一电阻层20选用的NiCr，厚度为30nm。
表1.薄膜电阻的方阻均匀性
| 编号 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 方阻均匀性上限 | 9.2％ | 4.6％ | 4.0％ | 3.6％ | 3.1％ | 3.8％ | 10.1％ |
| 方阻均匀性下限 | -9.3％ | -4.3％ | -4.2％ | -3.2％ | -2.9％ | -3.5％ | -9.8％ |
在本发明实施例中，方阻均匀性的计算上限值＝(Mmax-Mave)/Mave×100％；下限值＝(Mave-Mmin)/Mave×100％；其中，Mmax为最大值，Mmin为最小值，Mave为平均值。
在本发明实施例中，还对上述的实验样品的蚀刻线路板报废率进行了统计，统计参见表2。
表2.薄膜电阻的蚀刻线路板报废率
| 编号 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 报废率 | 5.0％ | 2.6％ | 2.0％ | 1.5％ | 0.5％ | 1.0％ | 8.2％ |
由表2的结果可知，编号1的常规铜箔和编号7的铜箔表面制备第一电阻层20的蚀刻线路板报废率最高，其他在预设百分比范围内的测试组的蚀刻线路板报废率都比较低，特别是编号5的测试组，其蚀刻线路板报废率仅为0.5％，可见通过采用本发明公开方案制备的薄膜电阻，不仅有利于制备方阻均匀性高的电阻层，还能够降低蚀刻线路板报废率，减少浪费，满足线路板制备的性能要求。
本发明实施例还提供了一种电路板，该电路板包括上述任意实施例中的薄膜电阻。
本发明实施例提供的电路板包括上述实施例中的薄膜电阻，因此本发明实施例提供的电路板也具备上述实施例中所描述的有益效果，此处不再赘述。
在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
最后应说明的是，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (11)
1.一种薄膜电阻，其特征在于，所述薄膜电阻包括：基底层和第一电阻层；
所述第一电阻层层叠在所述基底层的至少一个表面；所述基底层在靠近所述第一电阻层的一侧设置有凸起结构；
所述凸起结构的底部最大平面宽度X满足0.1μm≤X≤50μm，其中，所述凸起结构的底部最大平面宽度是指所述凸起结构的底部宽度水平距离的最大值，所述凸起结构的底部宽度是指所述凸起结构一侧边沿的相邻位置的最低处与该凸起结构另一侧边沿的相邻位置的最低处之间的水平距离。
2.根据权利要求1所述的薄膜电阻，其特征在于，所述凸起结构的底部最大平面宽度的大小范围按照预设百分比设置分布；
所述预设百分比包括：50％-100％的所述底部最大平面宽度X满足0.1≤X≤8μm。
3.根据权利要求2所述的薄膜电阻，其特征在于，所述预设百分比包括：0％-10％的所述底部最大平面宽度X满足0.1≤X＜3μm，50％～100％的所述底部最大平面宽度X满足3≤X＜6μm，0％～30％的所述底部最大平面宽度X满足6≤X＜8μm；0％-10％的所述底部最大平面宽度X满足X≥8μm，其中，处于四种宽度范围内的所述凸起结构的百分比总和小于或等于100％。
4.根据权利要求1所述的薄膜电阻，其特征在于，所述凸起结构的形状包括以下至少一种：多棱锥状、倒圆锥状、圆锥状、针状、树枝状、树冠状、钩状、钟乳石状、挂冰状、螺旋状、锯齿状以及波纹状。
5.根据权利要求1所述的薄膜电阻，其特征在于，所述基底层包括第一导电层或介质层。
6.根据权利要求1所述的薄膜电阻，其特征在于，所述薄膜电阻还包括膜层，所述膜层位于所述第一电阻层远离所述基底层的一侧表面。
7.根据权利要求6所述的薄膜电阻，其特征在于，所述膜层远离所述第一电阻层的一侧设置有第二导电层。
8.根据权利要求7所述的薄膜电阻，其特征在于，所述第二导电层为单层或多层。
9.根据权利要求8所述的薄膜电阻，其特征在于，所述膜层与所述第二导电层之间设有第二电阻层。
10.根据权利要求1-9中任意一项所述的薄膜电阻，其特征在于，所述第一电阻层通过电镀、化学镀、物理气相沉积、化学气相沉积中的至少一种方式形成在所述基底层的表面。
11.一种电路板，其特征在于，所述电路板包括上述权利要求1-10中任一项所述的薄膜电阻。
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