CN116611125B - 一种高速可重构密码处理系统及方法 - Google Patents

一种高速可重构密码处理系统及方法 Download PDF

Info

Publication number
CN116611125B
CN116611125B CN202310891713.0A CN202310891713A CN116611125B CN 116611125 B CN116611125 B CN 116611125B CN 202310891713 A CN202310891713 A CN 202310891713A CN 116611125 B CN116611125 B CN 116611125B
Authority
CN
China
Prior art keywords
configuration
unit
programmable logic
information
initialized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310891713.0A
Other languages
English (en)
Other versions
CN116611125A (zh
Inventor
范晶
王龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
6th Research Institute of China Electronics Corp
Original Assignee
6th Research Institute of China Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 6th Research Institute of China Electronics Corp filed Critical 6th Research Institute of China Electronics Corp
Priority to CN202310891713.0A priority Critical patent/CN116611125B/zh
Publication of CN116611125A publication Critical patent/CN116611125A/zh
Application granted granted Critical
Publication of CN116611125B publication Critical patent/CN116611125B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种高速可重构密码处理系统及方法，通过获取可重构计算阵列对应的多个可编程逻辑单元，然后将密码处理软件转化为配置流，这种转换使得配置变得更加灵活和可重复，提高了配置的效率和一致性；进而通过配置流信息对可编程逻辑单元进行调整，从而达到对可重构计算阵列的调整的效果；进而将待加密/待解密数据流输入到调整后的可重构计算阵列中，从而输出加密/解密结果，可以根据不同的加密算法需求进行调整和优化，以适应不同场景下的需求；同时，本发明的可重构计算阵列可以适应新的加密算法需求，具有很强的可扩展性和可维护性。

Description

一种高速可重构密码处理系统及方法
技术领域
本发明涉及信息安全领域，尤其涉及一种高速可重构密码处理系统及方法。
背景技术
随着计算机技术的不断发展，密码学已经成为信息安全领域中的重要分支。
密码处理器作为一种专门用于密码学加密解密计算的硬件设备，在信息安全领域中发挥着越来越重要的作用。
传统的密码处理器设计采用定制化的电路结构，虽然具有高性能和高安全性的优点，但是其灵活性较差，不能适应不同场景下的不同加密算法的需求。
而随着可编程逻辑器件技术的发展，可重构密码处理器的设计逐渐成为了研究热点。
目前已经有很多研究者提出了不同的可重构密码处理器设计方案，例如基于FPGA的可重构密码处理器、基于ASIC的可重构密码处理器等。
但是这些方案都存在着一些问题，例如FPGA的灵活性较好但是性能较差，ASIC的性能较好但是灵活性较差等。
发明内容
本发明的目的在于提供一种高速可重构密码处理系统及方法，解决了现有技术中指出的上述技术问题。
本发明提供了一种高速可重构密码处理系统，包括控制器、转化模块、配置模块、输出模块；
其中，所述控制器，用于获取可重构计算阵列对应的多个可编程逻辑单元；
所述转化模块，用于将密码处理软件经过映射工具转化为配置流；
所述配置模块，用于基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列；
所述输出模块，用于获取数据流，将所述数据流输入所述配置后的可重构计算阵列，输出加密/解密结果。
较佳的，所述配置模块，包括解析子模块、配置信息获取子模块、调整子模块、组合子模块；
所述解析子模块，用于对所述配置流进行解析，获取所述配置流对应的多个配置流信息；基于所有所述配置流信息，建立配置流信息集合P={p1，p2，p3，...，pi}；其中，pi为第i个配置流信息；
较佳的，所述配置流信息包括逻辑电路描述信息、连接方式信息、功能映射信息；
所述配置信息获取子模块，用于初始化所有所述可编程逻辑单元；并分别获取各个初始化后的可编程逻辑单元对应的所有单元配置信息；基于所述初始化后的可编程逻辑单元对应的所有所述单元配置信息，构建单元配置信息集合Kn={kn1，kn2，kn3，...knj}；其中，knj为第n个初始化后的可编程逻辑单元的第j个单元配置信息；
较佳的，所述单元配置信息包括单元逻辑电路描述信息、单元连接方式信息、单元功能映射信息；
所述调整子模块，用于基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元；
所述组合子模块，用于将所述调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列。
较佳的，所述调整子模块，在具体实施过程中，具体用于对所有所述初始化后的可编程逻辑单元根据预设排序方式进行排序得到单元序列集；
对所述单元序列集中所述初始化后的可编程逻辑单元进行依次遍历操作：对所述初始化后的可编程逻辑单元对应的单元配置信息集合进行主成分分析，获取各个所述单元配置信息对应的标准化值ZKn；
重复上述遍历操作，得到各个所述初始化后的可编程逻辑单元对应的标准化值；
根据各个所述初始化后的可编程逻辑单元对应的标准化值，建立单元标准化值矩阵RZ；所述单元标准化值矩阵RZ表示为：
；其中，Zknj为第n个初始化后的可编程单元对应的第j个单元配置信息的标准化值；
获取所述配置流信息集合中各个配置流信息对应的配置标准化值Zpi；
分别计算各个所述配置标准化值Zpi对于所述配置流信息对应的所述标准化值ZKn的标准贡献率V；
所述标准贡献率V的计算方式为：；
式中，V为标准贡献率；Zpi为配置标准化值；ZKn为标准化值；
根据所述标准贡献率V，对各个所述标准化值ZKn进行调整计算得到调整后的标准化值FZKn；
所述调整后的标准化值FZKn的计算方式为：；
式中，FZKn为调整后的标准化值；ZKn为标准化值；V为标准贡献率；
将各个所述调整后的标准化值进行反向处理后进行整合，得到调整后的可编程逻辑单元；
重复上述操作，对各个所述初始化后的可编程逻辑单元进行调整操作，得到对应的调整后的可编程逻辑单元。
相应地，本发明还提出了一种高速可重构密码处理方法，包括如下操作步骤：
获取可重构计算阵列对应的多个可编程逻辑单元；
将密码处理软件经过映射工具转化为配置流；
基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列；
获取数据流，将所述数据流输入所述配置后的可重构计算阵列，输出加密/解密结果。
较佳的，所述配置流包括对所述可重构计算阵列的配置信息。
较佳的，所述基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列，包括如下操作步骤：
对所述配置流进行解析，获取所述配置流对应的多个配置流信息；基于所有所述配置流信息，建立配置流信息集合P={p1，p2，p3，...，pi}；其中，pi为第i个配置流信息；
初始化所有所述可编程逻辑单元；并分别获取各个初始化后的可编程逻辑单元对应的所有单元配置信息；基于所述初始化后的可编程逻辑单元对应的所有所述单元配置信息，构建单元配置信息集合Kn={kn1，kn2，kn3，...knj}；其中，knj为第n个初始化后的可编程逻辑单元的第j个单元配置信息；
基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元；
将所述调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列。
较佳的，所述配置流信息包括逻辑电路描述信息、连接方式信息、功能映射信息；所述单元配置信息包括单元逻辑电路描述信息、单元连接方式信息、单元功能映射信息。
较佳的，所述基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元，包括如下操作步骤：
对所有所述初始化后的可编程逻辑单元根据预设排序方式进行排序得到单元序列集；
对所述单元序列集中所述初始化后的可编程逻辑单元进行依次遍历操作：对所述初始化后的可编程逻辑单元对应的单元配置信息集合进行主成分分析，获取各个所述单元配置信息对应的标准化值ZKn；
根据各个所述初始化后的可编程逻辑单元对应的标准化值，建立单元标准化值矩阵RZ；所述单元标准化值矩阵RZ表示为：；其中，Zknj为第n个初始化后的可编程单元对应的第j个单元配置信息的标准化值；
获取所述配置流信息集合中各个配置流信息对应的配置标准化值Zpi；
分别计算各个所述配置标准化值Zpi对于所述配置流信息对应的所述标准化值ZKn的标准贡献率V；
所述标准贡献率V的计算方式为：；
式中，V为标准贡献率；Zpi为配置标准化值；ZKn为标准化值；
根据所述标准贡献率V，对各个所述标准化值ZKn进行调整计算得到调整后的标准化值FZKn；
所述调整后的标准化值FZKn的计算方式为：；
式中，FZKn为调整后的标准化值；ZKn为标准化值；V为标准贡献率；
将各个所述调整后的标准化值进行反向处理后进行整合，得到调整后的可编程逻辑单元。
与现有技术相比，本发明实施例至少存在如下方面的技术优势：
分析本发明提供的上述一种高速可重构密码处理系统及方法可知，在具体应用时，首先获取可重构计算阵列对应的多个可编程逻辑单元，然后将密码处理软件转化为配置流，可以将密码处理软件中的相关配置参数或选项映射到配置流中，以便在其他环境中自动化地部署、配置或集成密码处理软件；这种转换使得配置变得更加灵活和可重复，提高了配置的效率和一致性；进而通过配置流信息对可编程逻辑单元进行调整，从而达到对可重构计算阵列的调整的效果；进而将待加密/待解密数据流输入到调整后的可重构计算阵列中，从而输出加密/解密结果，可以根据不同的加密算法需求进行调整和优化，以适应不同场景下的需求。
同时，本发明的可重构计算阵列可以适应新的加密算法需求，具有很强的可扩展性和可维护性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一提供的一种高速可重构密码处理系统的整体架构示意图；
图2为本发明实施例二提供的一种高速可重构密码处理方法的操作步骤示意图；
图3为本发明实施例二提供的一种高速可重构密码处理方法中得到配置后的可重构计算阵列的操作步骤示意图；
图4为本发明实施例二提供的一种高速可重构密码处理方法中得到调整后的可编程逻辑单元的操作步骤示意图。
附图标记：控制器10；转化模块20；配置模块30；输出模块40；解析子模块31；配置信息获取子模块32；调整子模块33；组合子模块34。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面通过具体的实施例并结合附图对本发明做进一步的详细描述。
实施例一
如图1所示，本发明提出了一种高速可重构密码处理系统，包括控制器10、转化模块20、配置模块30、输出模块40；
其中，所述控制器10，用于获取可重构计算阵列对应的多个可编程逻辑单元；
所述转化模块20，用于将密码处理软件经过映射工具转化为配置流；
所述配置模块30，用于基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列；
所述输出模块40，用于获取数据流，将所述数据流输入所述配置后的可重构计算阵列，输出加密/解密结果。
较佳的，所述配置模块30，包括解析子模块31、配置信息获取子模块32、调整子模块33、组合子模块34；
所述解析子模块31，用于对所述配置流进行解析，获取所述配置流对应的多个配置流信息；基于所有所述配置流信息，建立配置流信息集合P={p1，p2，p3，...，pi}；其中，pi为第i个配置流信息；
较佳的，所述配置流信息逻辑电路描述信息、连接方式信息、功能映射信息；
所述配置信息获取子模块32，用于初始化所有所述可编程逻辑单元；并分别获取各个初始化后的可编程逻辑单元对应的所有单元配置信息；基于所述初始化后的可编程逻辑单元对应的所有所述单元配置信息，构建单元配置信息集合Kn={kn1，kn2，kn3，...knj}；其中，knj为第n个初始化后的可编程逻辑单元的第j个单元配置信息；
较佳的，所述单元配置信息包括但不限于逻辑电路描述信息、连接方式信息、功能映射信息；
所述调整子模块33，用于基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元；
所述组合子模块34，用于将所述调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列。
较佳的，所述调整子模块33，在具体实施过程中，具体用于对所有所述初始化后的可编程逻辑单元根据预设排序方式进行排序得到单元序列集；
对所述单元序列集中所述初始化后的可编程逻辑单元进行依次遍历操作：对所述初始化后的可编程逻辑单元对应的单元配置信息集合进行主成分分析，获取各个所述单元配置信息对应的标准化值ZKn；
重复上述遍历操作，得到各个所述初始化后的可编程逻辑单元对应的标准化值；
根据各个所述初始化后的可编程逻辑单元对应的标准化值，建立单元标准化值矩阵RZ；所述单元标准化值矩阵RZ表示为：；其中，Zknj为第n个初始化后的可编程单元对应的第j个单元配置信息的标准化值；
获取所述配置流信息集合中各个配置流信息对应的配置标准化值Zpi；
分别计算各个所述配置标准化值Zpi对于所述配置流信息对应的所述标准化值ZKn的标准贡献率V；
所述标准贡献率V的计算方式为：；
式中，V为标准贡献率；Zpi为配置标准化值；ZKn为标准化值；
根据所述标准贡献率V，对各个所述标准化值ZKn进行调整计算得到调整后的标准化值FZKn；
所述调整后的标准化值FZKn的计算方式为：；
式中，FZKn为调整后的标准化值；ZKn为标准化值（单元配置信息对应的标准化值）；V为标准贡献率；
将各个所述调整后的标准化值进行反向处理后进行整合，得到调整后的可编程逻辑单元；
重复上述操作，对各个所述初始化后的可编程逻辑单元进行调整操作，得到对应的调整后的可编程逻辑单元。
综上，本发明提供的上述一种高速可重构密码处理系统，首先通过控制器获取可重构计算阵列对应的多个可编程逻辑单元，然后通过转化模块将密码处理软件转化为配置流，可以将密码处理软件中的相关配置参数或选项映射到配置流中，以便在其他环境中自动化地部署、配置或集成密码处理软件；这种转换使得配置变得更加灵活和可重复，提高了配置的效率和一致性；
进而利用解析子模块对配置流进行解析后得到配置流信息；
通过配置信息获取子模块得到可编程逻辑单元对应的多个配置信息；进而将配置流信息与配置信息进行标准化处理（通过标准化，可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较）后计算配置流信息对于配置信息的标准贡献率；
具体在进行计算配置流信息对于配置信息的标准贡献率的过程中，首先对初始化后的可编程逻辑单元进行主成分分析后进行标准化处理，得到各个单元配置信息对应的标准化值ZKn；标准化处理的操作可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较；进一步将配置流信息集合中各个配置流信息进行标准化处理，得到各个配置流信息对应的配置标准化值Zpi；进而计算各个配置标准化值Zpi对于配置流信息对应的标准化值ZKn的标准贡献率V，可标准贡献率V可用来调整单元配置信息对应的标准化值ZKn，可使调整的工作更加精准，避免失误，并可提高效率；将调整后的标准化值进行反向处理，转换为调整后的单元配置信息；然后将调整后的单元配置信息进行整合，得到调整后的可编程逻辑单元；通过对反向处理后的数据进行统计分析和优化算法应用，可以提高性能、节省资源，并实现更好的系统性能；
进而将调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列，通过调整初始化后的可编程逻辑单元的配置信息，可以使得可重构计算阵列更好地适应不同的应用场景和计算要求，从而具有更强的适应性；根据配置流中的指示，可以定制化地配置初始化后的可编程逻辑单元的功能映射、逻辑电路和连接方式，以满足特定的计算需求；通过配置信息对初始化后的可编程逻辑单元进行调整，可以优化可重构计算阵列的性能；可以根据特定的计算任务对逻辑电路、连接方式和功能映射进行精确的配置，以提高计算效率、减少功耗等方面的性能优化；易于更新和维护：
最终将获取得到的待加密/待解密的数据流输入到配置后的可重构计算阵列，从而输出加密/解密结果。
实施例二
如图2所示，相应地，本发明还提出了一种高速可重构密码处理方法，包括如下操作步骤：
步骤S10：获取可重构计算阵列对应的多个可编程逻辑单元；
需要说明的是，上述本申请实施例中，可重构计算阵列由多个可编程逻辑单元组成，可重构计算阵列可以根据不同的加密算法需求进行重构。
步骤S20：将密码处理软件经过映射工具转化为配置流；
所述配置流包括对所述可重构计算阵列的配置信息；
需要说明的是，上述本申请实施例中，配置流包括了对可重构计算阵列的配置信息，可以通过控制器对可重构计算阵列进行调度和控制；
上述本申请实施例中的映射工具指的是一个用于将密码处理软件转换为配置文件或配置脚本的工具；这个映射工具是一种特定的软件或编程工具，用于将密码处理软件的各种设置、选项和配置转化为一个可读取和执行的配置流，这样可以方便地将配置信息导入到其他环境或系统中；通过使用映射工具，可以将密码处理软件中的相关配置参数或选项映射到配置流中，以便在其他环境中自动化地部署、配置或集成密码处理软件；这种转换使得配置变得更加灵活和可重复，提高了配置的效率和一致性。
步骤S30：基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列；
解释说明：上述本发明实施例所采用的技术方案中，可重构计算阵列可根据配置流表示的不同的加密算法，通过对可编程逻辑单元进行调度，从而实现对可重构计算阵列的配置。
步骤S40：获取数据流，将所述数据流输入所述配置后的可重构计算阵列（通过配置后的可重构计算阵列中的多个可编程逻辑单元的处理后），输出加密/解密结果；
上述本申请实施例中的数据流指的是待加密/待解密的数据流；待加密/待解密通过对应的加密算法重构后的配置后的可重构计算阵列进行处理，可输出加密/解密结果。
本发明的具体实施方式可以根据不同的加密算法需求进行调整和优化，以适应不同场景下的需求。
同时，本发明的可重构计算阵列可以适应新的加密算法需求，具有很强的可扩展性和可维护性。
具体地，如图3所示，在步骤S30中，基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列，包括如下操作步骤：
步骤S31：对所述配置流进行解析，获取所述配置流对应的多个配置流信息；基于所有所述配置流信息，建立配置流信息集合P={p1，p2，p3，...，pi}；其中，pi为第i个配置流信息；
较佳的，所述配置流信息包括但不限于逻辑电路描述信息、连接方式信息、功能映射信息；
步骤S32：初始化所有所述可编程逻辑单元；并分别获取各个初始化后的可编程逻辑单元对应的所有单元配置信息；基于所述初始化后的可编程逻辑单元对应的所有所述单元配置信息，构建单元配置信息集合Kn={kn1，kn2，kn3，...knj}；其中，knj为第n个初始化后的可编程逻辑单元的第j个单元配置信息；
较佳的，所述单元配置信息包括但不限于单元逻辑电路描述信息、单元连接方式信息、单元功能映射信息；
需要说明的是，通常情况下配置流对应的各个配置流信息与可编程逻辑单元对应的单元配置信息一一对应，即配置流信息的逻辑电路描述信息与单元配置信息的逻辑电路描述信息对应、配置流信息的连接方式信息与单元配置信息的连接方式信息对应、配置流信息的功能映射信息与单元配置信息的功能映射信息对应。
步骤S33：基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元；
解释说明：上述本申请实施例所采用的技术方案，可根据配置流信息集合中表示的各个配置信息，对所有初始化后的可编程逻辑单元对应的单元配置信息进行调整，例如，根据配置信息中的逻辑电路描述信息，对初始化后的可编程逻辑单元对应的单元配置信息进行重新设置逻辑电路；根据配置信息中的连接方式信息，对初始化后的可编程逻辑单元对应的单元配置信息进行重新设置各个可编程逻辑单元的连接方式；根据配置信息中的功能映射信息，对初始化后的可编程逻辑单元对应的单元配置信息进行重新设置映射功能等操作。
步骤S34：将所述调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列。
需要说明的是，上述本申请实施例所采用的技术方案中的组合指的是一种预先设置的组合方式，可根据预先设置的组合方式将调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列。
上述本申请实施例所采用的技术方案，通过配置流的配置信息，对初始化后的可编程逻辑单元的单元配置信息进行调整，可根据实际情况进行配置调整可重构计算阵列，具有更强的灵活性；这种灵活性使得可重构计算阵列能够适应多种不同的计算任务和算法；通过调整初始化后的可编程逻辑单元的配置信息，可以使得可重构计算阵列更好地适应不同的应用场景和计算要求，从而具有更强的适应性；根据配置流中的指示，可以定制化地配置初始化后的可编程逻辑单元的功能映射、逻辑电路和连接方式，以满足特定的计算需求；通过配置信息对初始化后的可编程逻辑单元进行调整，可以优化可重构计算阵列的性能；上述步骤S33中的调整设置方式，可以根据特定的计算任务对逻辑电路、连接方式和功能映射进行精确的配置，以提高计算效率、减少功耗等方面的性能优化；
同时还具有易于更新和维护的技术特点：通过修改配置流的配置信息，可以对可编程逻辑单元进行更新和维护；如果需要改变可重构计算阵列的功能或修复存在的问题，只需修改配置流即可，无需进行硬件层面的改动，这样可以简化更新和维护的过程，节省时间和成本。
具体地，如图4所示，在步骤S33中，基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元，包括如下操作步骤：
步骤S331：对所有所述初始化后的可编程逻辑单元根据预设排序方式进行排序得到单元序列集；
步骤S332：对所述单元序列集中所述初始化后的可编程逻辑单元进行依次遍历操作：对所述初始化后的可编程逻辑单元对应的单元配置信息集合进行主成分分析，获取各个所述单元配置信息对应的标准化值ZKn；
重复上述遍历操作，得到各个所述初始化后的可编程逻辑单元对应的标准化值；
需要说明的是，上述本申请实施例中，主成分分析是利用降维的思想，把多指标转化为少数几个综合指标；
上述“获取各个所述单元配置信息对应的标准化值ZKn”是首先对各个单元配置信息进行取值得到单元配置信息初始值，进而对单元配置信息初始值进行转化（转化操作可使用One-Hot 编码、数值标签编码、符号编码等操作进行，本申请不做具体限定），得到标准化值；通过标准化，可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较。
步骤S333：根据各个所述初始化后的可编程逻辑单元对应的标准化值，建立单元标准化值矩阵RZ；所述单元标准化值矩阵RZ表示为：；其中，Zknj为第n个初始化后的可编程单元对应的第j个单元配置信息的标准化值；
步骤S334：获取所述配置流信息集合中各个配置流信息对应的配置标准化值Zpi；
需要说明的是，上述本申请实施例所采用的技术方案，首先将配置流信息集合中各个配置流信息进行设置配置初始值；然后对配置初始值进行转化处理得到配置标准化值Zpi；通过标准化，可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较。
步骤S335：分别计算各个所述配置标准化值Zpi对于所述配置流信息对应的所述标准化值ZKn的标准贡献率V；
所述标准贡献率V的计算方式为：；
式中，V为标准贡献率；Zpi为配置标准化值；ZKn为标准化值（单元配置信息对应的标准化值）；
需要说明的是，上述本申请实施例所采用的技术方案，通过对各个初始化后的可编程逻辑单元进行排序后依次遍历每个初始化后的可编程逻辑单元，方便对各个初始化后的可编程逻辑单元进行处理，防止重复操作，并提高工作效率；进一步初始化后的可编程逻辑单元进行主成分分析后进行标准化处理，得到各个单元配置信息对应的标准化值ZKn；标准化处理操作可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较；进而将配置流信息集合中各个配置流信息进行标准化处理，得到各个配置流信息对应的配置标准化值Zpi；进而计算各个配置标准化值Zpi对于配置流信息对应的标准化值ZKn的标准贡献率V，最终可使用标准贡献率V来进行调整单元配置信息对应的标准化值ZKn；使用标准贡献率V可使调整的工作更加精准，避免失误，并可提高效率。
步骤S336：根据所述标准贡献率V，对各个所述标准化值ZKn进行调整计算得到调整后的标准化值FZKn；
所述调整后的标准化值FZKn的计算方式为：；
式中，FZKn为调整后的标准化值；ZKn为标准化值（单元配置信息对应的标准化值）；V为标准贡献率；
步骤S337：将各个所述调整后的标准化值进行反向处理后进行整合，得到调整后的可编程逻辑单元；
重复上述操作，对各个所述初始化后的可编程逻辑单元进行调整操作，得到对应的调整后的可编程逻辑单元。
需要说明的是，上述本申请实施例所采用的技术方案中，反向处理指的是，将调整后的标准化值进行反向处理，即将调整后的标准化值通过反向编码、数值逆映射、词典或映射表或其他操作（本申请不做限定），转换为调整后的单元配置信息（举例说明：使用反向编码操作进行转换，创建映射表或词典，然后根据调整后的标准化值查询映射表或词典，进而根据查询到的信息得到调整后的单元配置信息）；然后将调整后的单元配置信息进行整合，得到调整后的可编程逻辑单元；通过对反向处理后的数据进行统计分析和优化算法应用，可以提高性能、节省资源，并实现更好的系统性能。
综上所述，本发明实例提出的一种高速可重构密码处理系统及方法，首先取可重构计算阵列对应的多个可编程逻辑单元，然后将密码处理软件转化为配置流，可以将密码处理软件中的相关配置参数或选项映射到配置流中，以便在其他环境中自动化地部署、配置或集成密码处理软件；这种转换使得配置变得更加灵活和可重复，提高了配置的效率和一致性；进而对配置流进行解析后得到配置流信息；并得到可编程逻辑单元对应的多个配置信息；进一步将配置流信息与配置信息进行标准化处理（通过标准化，可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较）后计算配置流信息对于配置信息的标准贡献率；进而利用标准贡献率对配置信息进行调整后组合，从而得到调整后的可编程逻辑单元；方便对各个初始化后的可编程逻辑单元进行处理，防止重复操作，并提高工作效率；
具体进行调整得到调整后逇可编程逻辑单元的过程中，首先对初始化后的可编程逻辑单元进行主成分分析后进行标准化处理，得到各个单元配置信息对应的标准化值ZKn；标准化处理可以将不同范围和单位的配置信息映射到相同的数值范围内，方便进行统一的处理和比较；进而将配置流信息集合中各个配置流信息进行标准化处理，得到各个配置流信息对应的配置标准化值Zpi；进而计算各个配置标准化值Zpi对于配置流信息对应的标准化值ZKn的标准贡献率V，可使用标准贡献率V来进行调整单元配置信息对应的标准化值ZKn；使用标准贡献率V可使调整的工作更加精准，避免失误，并可提高效率；将调整后的标准化值进行反向处理，转换为调整后的单元配置信息；然后将调整后的单元配置信息进行整合，得到调整后的可编程逻辑单元；通过对反向处理后的数据进行统计分析和优化算法应用，可以提高性能、节省资源，并实现更好的系统性能；
进而将调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列，通过调整初始化后的可编程逻辑单元的配置信息，可以使得可重构计算阵列更好地适应不同的应用场景和计算要求，从而具有更强的适应性；根据配置流中的指示，可以定制化地配置初始化后的可编程逻辑单元的功能映射、逻辑电路和连接方式，以满足特定的计算需求；通过配置信息对初始化后的可编程逻辑单元进行调整，可以优化可重构计算阵列的性能；可以根据特定的计算任务对逻辑电路、连接方式和功能映射进行精确的配置，以提高计算效率、减少功耗等方面的性能优化；易于更新和维护：通过修改配置流的配置信息，可以对可编程逻辑单元进行更新和维护；
最终将获取得到的待加密/待解密的数据流输入到配置后的可重构计算阵列，从而输出加密/解密结果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；本领域的普通技术人员可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (3)

1.一种高速可重构密码处理方法，其特征在于，所述方法包括如下操作步骤：
获取可重构计算阵列对应的多个可编程逻辑单元；
将密码处理软件经过映射工具转化为配置流；
基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列；
获取数据流，将所述数据流输入所述配置后的可重构计算阵列，输出加密/解密结果；
所述基于所述配置流，通过调整所述可编程逻辑单元，对所述可重构计算阵列进行配置，得到配置后的可重构计算阵列，包括如下操作步骤：
对所述配置流进行解析，获取所述配置流对应的多个配置流信息；基于所有所述配置流信息，建立配置流信息集合P={p1，p2，p3，...，pi}；其中，pi为第i个配置流信息；
初始化所有所述可编程逻辑单元；并分别获取各个初始化后的可编程逻辑单元对应的所有单元配置信息；基于所述初始化后的可编程逻辑单元对应的所有所述单元配置信息，构建单元配置信息集合Kn={kn1，kn2，kn3，...knj}；其中，knj为第n个初始化后的可编程逻辑单元的第j个单元配置信息；
基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元；
将所述调整后的可编程逻辑单元进行组合得到配置后的可重构计算阵列；
所述基于所述配置流信息集合，对所有所述单元配置信息集合进行调整设置，分别对应得到调整后的可编程逻辑单元，包括如下操作步骤：
对所有所述初始化后的可编程逻辑单元根据预设排序方式进行排序得到单元序列集；
对所述单元序列集中所述初始化后的可编程逻辑单元进行依次遍历操作：对所述初始化后的可编程逻辑单元对应的单元配置信息集合进行主成分分析，获取各个所述单元配置信息对应的标准化值ZKn；
根据各个所述初始化后的可编程逻辑单元对应的标准化值，建立单元标准化值矩阵RZ；所述单元标准化值矩阵RZ表示为：；其中，Zknj为第n个初始化后的可编程单元对应的第j个单元配置信息的标准化值；
获取所述配置流信息集合中各个配置流信息对应的配置标准化值Zpi；
分别计算各个所述配置标准化值Zpi对于所述配置流信息对应的所述标准化值ZKn的标准贡献率V；
所述标准贡献率V的计算方式为：；
式中，V为标准贡献率；Zpi为配置标准化值；ZKn为标准化值；
根据所述标准贡献率V，对各个所述标准化值ZKn进行调整计算得到调整后的标准化值FZKn；
所述调整后的标准化值FZKn的计算方式为：；
式中，FZKn为调整后的标准化值；ZKn为标准化值；V为标准贡献率；
将各个所述调整后的标准化值进行反向处理后进行整合，得到调整后的可编程逻辑单元。
2.根据权利要求1所述的一种高速可重构密码处理方法，其特征在于，所述配置流包括对所述可重构计算阵列的配置信息。
3.根据权利要求1所述的一种高速可重构密码处理方法，其特征在于，所述配置流信息包括逻辑电路描述信息、连接方式信息、功能映射信息；所述单元配置信息包括单元逻辑电路描述信息、单元连接方式信息、单元功能映射信息。
CN202310891713.0A 2023-07-20 2023-07-20 一种高速可重构密码处理系统及方法 Active CN116611125B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310891713.0A CN116611125B (zh) 2023-07-20 2023-07-20 一种高速可重构密码处理系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310891713.0A CN116611125B (zh) 2023-07-20 2023-07-20 一种高速可重构密码处理系统及方法

Publications (2)

Publication Number Publication Date
CN116611125A CN116611125A (zh) 2023-08-18
CN116611125B true CN116611125B (zh) 2023-12-05

Family

ID=87682221

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310891713.0A Active CN116611125B (zh) 2023-07-20 2023-07-20 一种高速可重构密码处理系统及方法

Country Status (1)

Country Link
CN (1) CN116611125B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034920A (zh) * 2019-04-09 2019-07-19 中国人民解放军战略支援部队信息工程大学 粗粒度可重构密码逻辑阵列的映射方法及装置
CN110532220A (zh) * 2019-08-02 2019-12-03 广州粒子微电子有限公司 基于uvm验证方法学的aes验证装置
CN112860619A (zh) * 2019-11-27 2021-05-28 量子芯云(北京)微电子科技有限公司 可重构智能控制器
CN115422603A (zh) * 2022-07-25 2022-12-02 黑龙江大学 一种基于模板主成分回归的分组密码硬件安全评估方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110737628A (zh) * 2019-10-17 2020-01-31 辰芯科技有限公司 一种可重构处理器和可重构处理器系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034920A (zh) * 2019-04-09 2019-07-19 中国人民解放军战略支援部队信息工程大学 粗粒度可重构密码逻辑阵列的映射方法及装置
CN110532220A (zh) * 2019-08-02 2019-12-03 广州粒子微电子有限公司 基于uvm验证方法学的aes验证装置
CN112860619A (zh) * 2019-11-27 2021-05-28 量子芯云(北京)微电子科技有限公司 可重构智能控制器
CN115422603A (zh) * 2022-07-25 2022-12-02 黑龙江大学 一种基于模板主成分回归的分组密码硬件安全评估方法

Also Published As

Publication number Publication date
CN116611125A (zh) 2023-08-18

Similar Documents

Publication Publication Date Title
US20190087243A1 (en) Programmable device, heirarchical parallel machines, and methods for providing state information
JP7510932B2 (ja) 集積回路、およびデータクエリを加速させる方法
CN102662623A (zh) 基于单fpga的并行矩阵乘法器及其实现方法
Patil et al. Power aware hardware prototyping of multiclass SVM classifier through reconfiguration
CN116611125B (zh) 一种高速可重构密码处理系统及方法
CN110704364A (zh) 基于现场可编程门阵列的自动化动态重构方法及系统
Brzoza-Woch et al. FPGA-Based Web Services--Infinite Potential or a Road to Nowhere?
Seva et al. Approximate stochastic computing (ASC) for image processing applications
US8549056B2 (en) Apparatus and program for arctangent calculation
CN114443559A (zh) 可重构算子单元、处理器、计算方法、装置、设备及介质
Kim et al. A Low-Latency FPGA Accelerator for YOLOv3-Tiny With Flexible Layerwise Mapping and Dataflow
CN106851076A (zh) 基于地址译码的压缩感知视频图像采集电路
Nieto et al. PRECISION: A reconfigurable SIMD/MIMD coprocessor for Computer Vision Systems-on-Chip
US20240062842A1 (en) Programmable linear-feedback shift register systems and methods
Rossi et al. Application space exploration of a heterogeneous run-time configurable digital signal processor
Anderson et al. Recpe: A pe for reconfigurable lightweight cryptography
US20220229411A1 (en) Remote programming systems and methods for programmable logic devices
Al-Doori et al. A multi polynomial CRC circuit for LTE-Advanced communication standard
Erdeljan et al. IP core for efficient zero-run length compression of CNN feature maps
Wang et al. Dynamically reconfigurable architecture for symmetric ciphers
Miller et al. The metric spaces, Euler equations, and normal geodesic image motions of computational anatomy
Atitallah et al. FPGA-Centric High Performance Embedded Computing: Challenges and Trends
Fu et al. Towards high performance and accurate bnn inference on fpga with structured fine-grained pruning
Bai et al. Tiny neural network search and implementation for embedded FPGA: a software-hardware co-design approach
CN116423514B (zh) 基于机器人产业链模块化设计的数据部署系统及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant