CN116598255A - 制造半导体器件的方法和半导体器件 - Google Patents

制造半导体器件的方法和半导体器件 Download PDF

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Abstract

本公开总体涉及制造半导体器件的方法和半导体器件。在一种制造半导体器件的方法中，在电介质层的表面区域中形成导电图案，在电介质层之上形成包括在导电图案之上的开口的掩模图案，将导电图案的一部分转换为高电阻部分，该高电阻部分的电阻率高于穿过开口进行转换之前的导电图案的电阻率，以及去除掩模图案。

Description

制造半导体器件的方法和半导体器件
技术领域
本公开总体涉及制造半导体器件的方法和半导体器件。
背景技术
半导体器件(集成电路)包括具有布线图案的多个布线层和连接竖直相邻布线图案的过孔接触件，以实现复杂的电路功能。在半导体器件制造期间形成过孔接触件和金属布线时，期望实现改进的覆盖控制。镶嵌工艺(特别是双镶嵌工艺)广泛用于形成过孔接触件和金属布线。然而，仍然需要进一步改进布线层形成工艺，以制造先进的半导体器件。
发明内容
根据本公开的第一实施例，提供了一种制造半导体器件的方法，包括：在电介质层的表面区域中形成具有第一电阻率的导电图案；在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；将所述导电图案的一部分转换为具有高于所述第一电阻率的第二电阻率的高电阻部分；以及去除所述掩模图案。
根据本公开的第二实施例，提供了一种制造半导体器件的方法，包括：在形成于电介质层中的沟槽中形成导电图案；在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；穿过所述开口将所述导电图案的一部分转换为高电阻部分，所述高电阻部分的电阻率高于穿过所述开口进行所述转换之前的所述导电图案的电阻率；去除所述掩模图案；以及在所述导电图案的导电部分上形成第一过孔，并且在所述高电阻部分上形成第二过孔。
根据本公开的第三实施例，提供了一种半导体器件，包括：第一电介质层；第一导电图案和第二导电图案，嵌入在所述第一电介质层中；以及氧化物层，连接所述第一导电图案和所述第二导电图案，其中，所述氧化物层包括构成所述第一导电图案和所述第二导电图案的元素的氧化物。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1A、图1B和图1C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图2A、图2B和图2C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图3A、图3B和图3C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图4A、图4B和图4C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图5A、图5B和图5C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图6A、图6B和图6C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图7A、图7B和图7C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图8A、图8B和图8C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。图8D和图8E示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图9A、图9B和图9C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图10A、图10B和图10C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图11A、图11B和图11C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图12A、图12B和图12C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图13A、图13B和图13C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图14A、图14B和图14C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图15A、图15B和图15C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图16A、图16B和图16C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图17A、图17B和图17C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的视图。
图18A、图18B、图18C和图18D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图19A、图19B、图19C和图19D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图20A、图20B、图20C和图20D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图21A、图21B、图21C和图21D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图22A、图22B、图22C和图22D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图23A、图23B和图23C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
图24A、图24B和图24C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的视图。
具体实施方式
应当理解，以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在下面的描述中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同的比例任意绘制各种特征。在附图中，为了简化起见，可以省略一些层/特征。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可以以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。此外，术语“由……制成”可以意味着“包括”或“由……组成”。此外，在下面制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且操作的顺序可以改变。下面描述的数值、范围、尺寸、材料、工艺、配置和/或布置仅仅是示例并且不限于所公开的那些，并且除非另有说明，否则其他值、范围、尺寸、材料、工艺、配置和/或布置可以在本公开的范围之内。
在半导体制造操作中，通过沉积和图案化操作或镶嵌工艺形成的导电图案被进一步切割成片，以获得期望的电路图案。在这样的切割工艺中，需要将“待切割部分”从其原始状态和位置实体且完全地去除。在一些情况下，构成待切割部分的目标材料难以通过干法和/或湿法蚀刻被去除，或者难以被完全去除。导电图案包括例如金属导电材料(例如，形成在硅基结构(例如，外延半导体层)之上的Ru(钌，具有约10-7Ωm的电阻率)、或W(钨))、或者中间材料(例如，用于降低电阻的硅化物(例如，TiSi2，具有约10-7Ωm的电阻率))。一些中间材料(例如，硅化物层)难以被完全去除。如果硅化物层没有被完全去除，则剩余的薄层可能会导致电流泄漏。在一些情况下，在切割或去除不需要的部分之后，可以重新填充虚设材料来保持原始结构的形状以避免塌陷或应力损坏，并且这种虚设填充可能需要被完全去除。
在本公开中，代替实体去除待切割部分，提供了电阻率转换工艺，以增加待切割部分或功能上不需要的部分的电阻、或电去激活待切割部分或功能上不需要的部分。具体地，电阻率转换工艺包括化学反应，例如氧化工艺；物理操作，例如离子注入或材料轰击；和/或用于改变其电行为的其他处理及其组合。
图1A-图1C至图8A-图8C以及图8D-图8E示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的各个视图。需要理解的是，对于方法的附加实施例，可以在图1A-图8E所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图1A-图8C中，“A”图是沿着图1C的线X1-X1(沿着X方向)的截面图，“B”图是沿着图1C的线Y1-Y1(沿着Y方向)的截面图，并且“C”图是透视图。
在一些实施例中，诸如场效应晶体管(FET)之类的晶体管(未示出)设置在衬底10之上。在一些实施例中，FET包括栅极电极、源极和漏极。在本公开中，源极和漏极可以互换使用并且可以具有相同的结构。在一些实施例中，FET是平面FET、鳍式FET(Fin FET)或栅极全环绕(GAA)FET。在一些实施例中，一个或多个层间电介质(ILD)层30形成在FET之上。
在一些实施例中，衬底10由下列项制成：合适的元素半导体，例如硅、金刚石或锗；合适的合金或化合物半导体，例如IV族化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、砷化铟、磷化铟、锑化铟、磷化镓砷或磷化镓铟)等等。在一些实施例中，衬底10包括隔离区域(例如，浅沟槽隔离(STI))，该隔离区域位于有源区域之间并且将一个或多个电子元件与其他电子元件分隔开。
在一些实施例中，多个布线层Lx(第x个布线层)形成在FET之上，其中x为1、2、3、...。每个布线层Lx包括导电布线图案Mx和连接在布线图案Mx之上的过孔接触件Vx，并且每个布线层Lx+1(第(x+1)个布线层)包括导电布线图案Mx+1和连接在布线图案Mx+1之上的过孔接触件Vx+1。类似地，布线层Lx-1包括导电布线图案Mx-1和连接在布线图案Mx-1之上的过孔接触件Vx-1。
在一些实施例中，当布线层Lx包括在X方向上延伸的布线图案Mx时，布线层Lx+1包括在Y方向上延伸的布线图案Mx+1。换言之，X方向金属布线图案和Y方向金属布线图案在竖直方向上交替堆叠。在一些实施例中，x高达20。在一些实施例中，布线层L1包括除了局部互连之外最靠近FET的布线图案M1。每个布线层Lx还包括一个或多个ILD层或金属间电介质(IMD)层。在其他实施例中，布线层包括形成在金属布线图案之上的过孔接触件。
如图1A-图1C所示，在Y方向上延伸的一个或多个第一布线图案(第一导电图案)40形成在设置在底层结构20之上的第一层间电介质(ILD)层中，该底层结构20设置在衬底10之上。在一些实施例中，第一布线图案40形成在底层结构20之上并且嵌入在第一ILD层30中。在一些实施例中，第一布线图案40对应于例如布线层Mx，或者直接设置在FET的源极和/或漏极上的局部互连。
在一些实施例中，第一布线图案40包括一层或多层导电材料，例如Cu、Al、Ru、Ir、Mo、Ni、W、Co、Ti、或Ta、或其合金，包括硅化物。在一些实施例中，第一布线图案40由Ru或W制成。在一些实施例中，第一布线图案40的厚度在从约20nm到约100nm的范围内，并且在其他实施例中，第一布线图案40的厚度在从约40nm到约80nm的范围内。在一些实施例中，当第一布线图案由单一金属元素制成时，金属元素的纯度大于99％。在一些实施例中，纯度小于100％，并且第一布线图案40可以包括杂质，例如碳。在一些实施例中，第一布线图案40是通过镶嵌工艺形成的。在一些实施例中，第一布线图案40的上表面被暴露。在一些实施例中，第一布线图案40沿着X方向的宽度在从约5nm到约50nm的范围内。
在一些实施例中，第一ILD层30包括一层或多层氧化硅、SiON、SiOCN、SiCN、SiOC、氮化硅、有机材料、低k电介质材料、或极低k电介质材料。在一些实施例中，底层结构20包括一层或多层氧化硅、SiON、SiOCN、SiCN、SiOC、氮化硅、有机材料、低k电介质材料、或极低k电介质材料；一个或多个导电层；和/或一个或多个半导体层。
然后，如图2A-图2C所示，硬掩模层50形成在第一布线图案40和第一ILD层30之上，并且光致抗蚀剂层55形成在硬掩模层50之上。在一些实施例中，硬掩模层50包括氮化硅、碳化硅、氧化铝、氮化钛(TiN)、氮化钽(TaN)、多晶硅、非晶硅、或任何其他合适的材料中的一者或多者。在一些实施例中，TiN用作硬掩模层50。
接下来，如图3A-图3C所示，通过一个或多个光刻操作(例如，DUV或EUV光刻)来对光致抗蚀剂层55进行图案化，以形成开口56。此外，通过使用光致抗蚀剂层55作为蚀刻掩模来对硬掩模层50进行图案化，以形成开口52，如图4A-图4C所示。然后，在一些实施例中，去除光致抗蚀剂层55，如图5A-图5C所示。如图5A-图5C所示，第一布线图案40的要转换为增加电阻部分的部分暴露在开口52下方。
接下来，如图6A-图6C所示，执行一个或多个电阻率转换工艺以增加第一布线图案40的暴露部分的电阻，从而提供电阻部分45。在一些实施例中，电阻率转换工艺100包括氧化工艺，用于将第一布线图案40的暴露部分(待切割部分)氧化为氧化物部分45。电阻率转换工艺将待切割部分转换为高电阻状态，该高电阻状态的电阻率是第一布线图案40在电阻率转换工艺之前的电阻率或第一布线图案40的没有被转换的剩余部分的电阻率的约4倍或更多倍(例如，5倍、或10倍、或更多倍)。
在一些实施例中，氧化工艺包括使用含氧气体(例如，O2)的等离子体氧化工艺。在一些实施例中，氧化工艺使第一布线图案40的待切割部分的电阻率增加到高于第一布线图案40的剩余部分的电阻率(或原始第一布线图案在电阻率转换工艺之前的电阻率)。在一些实施例中，当第一布线图案40由Ru(电阻率为约7.2×10-8Ωm)制成时，氧化部分(RuO2)的电阻率为约3.5×10-7Ωm(约4倍或更多倍)。在一些实施例中，当第一布线图案40由W(电阻率为约5.6×10-8Ωm)制成时，氧化部分(WO3)的电阻率为约1.1×10-6Ωm(约18倍或更多倍)。转换(氧化)部分包括构成第一布线图案40的一种或多种元素的氧化物(或氮化物或碳化物)。
在一些实施例中，在从约10分钟到约60分钟的范围内执行氧化处理，并且在其他实施例中，在从约20分钟到约40分钟的范围内执行氧化处理，这取决于第一布线图案40的厚度以及设计和/或工艺要求。在一些实施例中，等离子体氧化的输入功率在从约100W到约200W的范围内，这取决于第一布线图案40的厚度以及设计和/或工艺要求。如果第一布线图案的待切割部分处理不足(氧化不足)，则在第一布线图案40的待切割部分中可能存在剩余导电部分，并且如果第一布线图案的待切割部分被过度处理，则处理可能对硬掩模层50和/或第一ILD层30造成损坏。图7A-图7C示出了第一布线图案40的待切割部分被完全氧化以形成氧化物层45之后的结构。
在一些实施例中，电阻率转换工艺包括离子注入操作。在一些实施例中，离子注入操作包括氧离子注入。在一些实施例中，氧离子注入是在从约1keV至20keV的范围内的加速电压下执行的。在一些实施例中，氧离子注入使第一布线图案40的待切割部分的电阻率增加到高于第一布线图案40的剩余部分的电阻率(或原始第一布线图案在电阻率转换工艺之前的电阻率)(4倍或更多倍)。在一些实施例中，在氧离子注入工艺之后，执行退火操作以将氧注入部分转换为氧化物。
在一些实施例中，离子注入操作包括氮离子注入、碳离子注入、或将构成第一布线图案的材料的电阻率增加到超过约4倍的任何其他离子注入。在一些实施例中，在进行或不进行退火操作的情况下，氮离子注入形成氮化物部分，并且碳离子注入形成碳化物部分。
在电阻率转换操作之后，硬掩模层50被去除，如图8A-图8C所示。在一些实施例中，在不去除氧化部分45的情况下，在第一布线图案40、氧化部分45和第一ILD层30之上形成第二ILD层，如图8D和图8E所示。在一些实施例中，在电阻率转换操作和第二ILD形成之间不执行额外的平坦化操作。在一些实施例中，氧化部分45沿Y方向的长度在从约10nm至约10μm的范围内，并且在其他实施例中，氧化部分45沿Y方向的长度在从约100nm至约1μm的范围内。因为高电阻部分45的电阻率足够高以使基本上没有电流流过高电阻部分45，所以第一布线图案40被电划分为两个部分40A和40B，如图8C所示。这里，“基本上没有电流”是指电流值小于没有形成高电阻部分时(即，流过原始第一布线图案的电流)的电流值的10％。
在一些实施例中，硬掩模层50至少部分地(例如，表面区域)被氧化，并且被氧化的硬掩模层随后如上所述被去除。在一些实施例中，在保留光致抗蚀剂层55的情况下，执行电阻率转换操作100。在这种情况下，光致抗蚀剂层55被损坏或至少部分地被去除，并且被损坏的光致抗蚀剂层随后被去除。在一些实施例中，不使用硬掩模层，并且在第一ILD层之上形成光致抗蚀剂图案55。
图9A-图9C至图12A-图12C以及图13A-图14C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的各个视图。可以理解的是，对于方法的附加实施例，可以在图9A-图14C所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图9A-图12C中，“A”图是沿着图9C的线X1-X1(沿着X方向)的截面图，“B”图是沿着图9C的线Y1-Y1(沿着Y方向)的截面图，并且“C”图是透视图。如针对上述实施例所解释的材料、工艺、配置和/或尺寸适用于以下实施例，并且可以省略其详细解释。
在一些实施例中，要转换为高电阻部分的图案是连接下布线图案和上布线图案的过孔接触件之中的过孔接触件或岛状图案。如图9A-图9C所示，初始过孔接触件42形成在第一ILD层30中。在一些实施例中，初始过孔接触件42嵌入在第一ILD层30中。在一些实施例中，初始过孔接触件42形成在下布线图案25之上，该下布线图案25形成和/或嵌入在下ILD层32中，如图9A和图9B所示。图9C中省略了下布线图案25。在一些实施例中，初始过孔接触件42由导电材料制成，例如Cu、Al、Ru、Ir、Mo、Ni、W、Co、Ti、Ta、或其合金。在一些实施例中，初始过孔接触件42由W制成。下布线图案25在Y方向上延伸并且由导电材料制成，例如Cu、Al、Ru、Ir、Mo、Ni、W、Co、Ti、或Ta、或其合金。在一些实施例中，初始过孔接触件42形成为矩阵(N行和M列，其中N和M是自然数，或者交错(六边形)矩阵)。在一些实施例中，形成矩阵的所有过孔接触件。
然后，类似于图2A-图6C的操作，形成硬掩模图案50，并且执行电阻率转换操作100以增加一个或多个初始过孔接触件42的电阻，如图10C所示。然后，去除硬掩模图案50，如图11A-图11C所示。在一些实施例中，整个初始过孔接触件被完全转换(例如，氧化)，如图11A-图11C所示。如图11A和图11B所示，虽然一个或多个高电阻过孔接触件47被形成为与下布线图案25接触，但是因为高电阻过孔接触件47的电阻率足够高，所以基本上没有电流流过高电阻过孔接触件。这里，“基本上没有电流”是指电流值小于没有形成高电阻部分时的电流值的10％。
在一些实施例中，如图12A-图12C所示，仅目标过孔接触件42的上部被转换(氧化)以具有高电阻率，从而作为高电阻部分47A。在一些实施例中，上部的厚度是过孔接触件42的初始厚度(或未氧化的过孔接触件的厚度)的约10％至约50％。在一些实施例中，在电阻率转换操作之前或者在没有进行电阻率转换操作的情况下，过孔接触件42的厚度在从约20nm到约80nm的范围内，并且在从约40nm到约60nm的范围内，这取决于设计和/或工艺要求。在一些实施例中，完全转换或部分转换的过孔接触件的数量为每100μm2至少10个。
在一些实施例中，如图13A所示，在部分或完全转换的过孔接触件之上没有形成上布线图案，并且部分或完全转换的过孔接触件的上表面与第二ILD层35接触、或被第二ILD层35完全覆盖。在其他实施例中，如图13B和图13C所示，上布线图案27被形成为与部分或完全转换的过孔接触件的上表面接触。因为转换的过孔接触件47或部分转换的部分47A的电阻率足够高，所以电流不会流过下布线图案25和上布线图案27之间的转换的过孔接触件。在一些实施例中，如图14A-图14C所示，在转换的过孔接触件47或部分转换的过孔接触件下方没有形成下布线图案。
图15A-图17C示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的各个视图。可以理解的是，对于方法的附加实施例，可以在图15A-图17C所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图15A-图17C中，“A”图是沿着图15C的线X1-X1(沿着X方向)的截面图，“B”图是沿着图15C的线Y1-Y1(沿着Y方向)的截面图，并且“C”图是透视图。如针对上述实施例所解释的材料、工艺、配置和/或尺寸适用于以下实施例，并且可以省略其详细解释。
在一些实施例中，如图15A-图15C所示，电阻率转换操作100仅转换(例如，氧化)第一布线图案40的待切割部分的上部，以提供高电阻率部分45A。在一些实施例中，上部的厚度是第一布线图案40的初始厚度(或未转换的第一布线图案的厚度)的约10％至约50％。在电阻率转换操作之后，去除硬掩模层50，如图16A-图16C所示。
在一些实施例中，一个或多个上过孔接触件60形成在第一布线图案40的导电部分(未转换部分)之上，并且一个或多个虚设过孔接触件60D形成在第一布线图案的转换部分45A之上。在一些实施例中，虚设过孔接触件60D形成在转换部分45A之上，如图17A-图17C所示。在一些实施例中，过孔接触件60和虚设过孔接触件60D由相同的材料制成，例如Cu、Al、Ru、Ir、Mo、Ni、W、Co、Ti、或Ta、或其合金。在一些实施例中，过孔接触件60和虚设过孔接触件60D形成为矩阵(N行和M列，其中N和M是自然数，或交错(六边形)矩阵)。
如图17A-图17C所示，因为第一布线图案40仅部分地被转换为在其上部具有更高的电阻，所以电流可以沿着Y方向流过其下部。此外，由于转换部分45A，所以基本上没有电流竖直流过虚设过孔接触件60D。这里，“基本上没有电流”是指电流值小于没有形成转换部分时的电流值的10％。
图18A-图18D至图22A-图22D示出了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的各个视图。可以理解的是，对于方法的附加实施例，可以在图18A-图22D所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图18A-图22D中，“A”图是透视图，“B”图是平面(俯视)图，“C”图是沿着“A”图的线X2-X2(沿着X方向)的截面图，并且“D”图是沿着“A”图的线Y2-Y2(沿着Y方向)的截面图。如针对上述实施例所解释的材料、工艺、配置和/或尺寸适用于以下实施例，并且可以省略其详细解释。
图18A-图18D示出了一种结构，其中鳍结构120、隔离绝缘层130、栅极结构140、栅极侧壁间隔件145、源极/漏极外延层160、第一ILD层150、第二ILD层170、硅化物层185、和源极/漏极接触条180形成在衬底110之上。衬底110与上述衬底10一致，并且在一些实施例中，衬底110由Si制成。
在一些实施例中，栅极结构140是金属栅极结构，包括栅极电介质层、一个或多个功函数调整材料层、和主金属栅极电极层。栅极电介质层包括一层或多层金属氧化物，例如高k金属氧化物。用于高k电介质的金属氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、和/或其混合物的氧化物。主金属栅极电极包括一层或多层金属材料，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、和其他导电材料。功函数调整层由导电材料制成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或者这些材料中的两种或更多种的多层。对于n沟道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函数调整层，并且对于p沟道FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函数调整层。
在一些实施例中，帽盖绝缘层设置在金属栅极电极之上。帽盖绝缘层包括一层或多层绝缘材料，例如基于氮化硅的材料，包括SiN、SiCN和SiOCN。第一和第二ILD层包括一层或多层绝缘材料，例如基于氧化硅的材料，例如二氧化硅(SiO2)、SiON、SiCO或SiOCN、或其他低k材料。
栅极侧壁间隔件145由与帽盖绝缘层不同的材料制成，并且包括一层或多层绝缘材料，例如基于氮化硅的材料，包括SiN、SiON、SiCN和SiOCN。侧壁间隔件145的材料、帽盖绝缘层的材料和第一ILD层150的材料彼此不同，从而可以选择性地蚀刻这些层中的每一者。在一个实施例中，侧壁间隔件145由SiOCN、SiCN或SiON制成，帽盖绝缘层由SiN制成，并且第一ILD层150由SiO2制成。
源极/漏极接触条180形成在形成于第二ILD层170中的沟槽中，以接触相邻源极/漏极外延层150的硅化物层185。在一些实施例中，源极/漏极接触条180由Ru、Co、Ni、W、Ir、或其合金、或任何其他合适的导电材料制成。在一些实施例中，源极/漏极接触条180的上表面从第二ILD层170的上表面暴露出并且与第二ILD层170的上表面齐平。
然后，如图19A-图19D所示，在第二ILD层170和源极/漏极接触条180之上形成硬掩模层150。硬掩模层150包括在待转换的硅化物层185之上的开口或狭缝。在一些实施例中，硬掩模层150包括一种或多种电介质材料(例如，氮化硅、氧化铝、氧化铪、氧化锆等)或一种或多种金属或金属氮化物层(例如，Ta、Ti、TaN或TiN)。在一些实施例中，TiN用作硬掩模层150。
接下来，如图20A-图20D所示，通过使用硬掩模层150作为蚀刻掩模来对源极/漏极接触条180进行图案化以形成沟槽或开口182。待转换的硅化物层185在开口182的底部处被完全或至少部分地暴露。
然后，如图21A-图21D所示，执行电阻率转换操作100以将开口182的底部处的暴露的硅化物层185转换为高电阻部分187。在一些实施例中，执行等离子体氧化操作作为电阻率转换操作，并且形成构成硅化物层的元素的氧化物。通过电阻率转换操作，硅化物层185被转换为高电阻部分187。转换后的硅化物层(氧化物层)的电阻是电阻率转换操作之前的硅化物层185的电阻的约104至109倍。当硅化物层185为TiSi2时，氧化物层包括氧化硅和氧化钛、或SiTiOx。如上所述的任何其他电阻率转换操作可以用于将硅化物层185转换为高电阻部分187。在一些实施例中，氧化物层的表面粗糙度Ra大于第一和第三硅化物层的表面粗糙度Ra。
在电阻率转换操作之后，去除硬掩模层150，如图22A-图22D所示，并且开口182被不同于高电阻部分的氧化物的一种或多种电介质材料190填充。在一些实施例中，电介质层190包括氧化硅、氮化硅、SiON、SiCN、SiOC或SiOCN，并且不包括构成硅化物层的金属元素(例如，Ti、Ni、W等)。
图23A-图23C示出了解释硅化物转换操作的更多细节的源极/漏极区域的放大图。如图23A所示，源极/漏极接触条180与硅化物层185接触。在一些实施例中，源极/漏极接触条180不与源极/漏极外延层150直接接触。
然后，形成开口182，如图23B所示。硅化物层185在开口182的底部处暴露。在一些实施例中，源极/漏极接触条180仍然与硅化物层185接触，如图23B所示。
在电阻率转换操作之后，形成高电阻部分187以电分离相邻的源极/漏极接触条，如图23C所示，使得在相邻的源极/漏极接触条之间基本上没有电流流动。
在硅化物层转换操作中，通过例如氧化将导电硅化物层转换为非导电或高电阻部分。因为硅化物层通常难以通过干法和/或湿法蚀刻操作被去除，所以电阻率转换可以更有效地电分离两个相邻的导电区域。
在一些实施例中，在第一布线图案40的待切割部分通过电阻率转换操作被氧化(成为氧化物层45)之后，氧化物层45的厚度大于第一布线图案40的厚度，如图24A所示。在一些实施例中，氧化物层45的厚度比第一布线图案40的厚度大了约5％至约20％。在一些实施例中，氧化物层45的宽度基本上与第一布线图案40的宽度相同(±5％)。
在一些实施例中，形成多个高电阻部分45S以电分离第一布线图案40，如图24B所示。在这种情况下，电浮置的一个或多个导电部分被形成在与其他电路元件电耦合的有源第一布线图案之间。在一些实施例中，高电阻部分45S的沿着Y方向的宽度在从约5nm到约50nm的范围内。
此外，在一些实施例中，如图24C所示，形成较长高电阻部分45L以电分离第一布线图案40。在一些实施例中，高电阻部分45L的沿着Y方向的宽度在从约100nm到约1000nm的范围内。在一些实施例中，半导体器件在同一布线层中包括一个或多个较短高电阻部分45S和一个或多个较长高电阻部分45L。
在前述实施例中，导电图案的待切割部分或不需要的部分通过诸如等离子体氧化之类的电阻率转换操作被在电学上去激活。因此，不需要重新填充成为开口或空间的切割或去除部分。此外，代替通过图案化操作仅形成必要的图案(例如，过孔接触件)，而是形成图案的矩阵，并且然后通过电阻率转换操作使一些图案被去激活，这更加工艺友好并且增加了工艺余量(margin)。此外，因为代替直接蚀刻硅化物层而通过氧化来转换硅化物层，所以可以更有效地电分离两个相邻的导电区域。
应当理解，并非所有优点都必须在本文中讨论，所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
根据本公开的一个方面，在一种制造半导体器件的方法中，在电介质层的表面区域中形成导电图案，在电介质层之上形成包括在导电图案之上的开口的掩模图案，将导电图案的一部分转换为高电阻部分，该高电阻部分的电阻率高于穿过开口进行转换之前的导电图案的电阻率，以及去除掩模图案。在一个或多个前述或以下实施例中，导电图案由Ru、W或硅化物制成。在一个或多个前述或以下实施例中，导电图案的一部分被转换为氧化物。在一个或多个前述或以下实施例中，导电图案的一部分通过等离子体氧化被转换为氧化物。在一个或多个前述或以下实施例中，掩模图案至少部分地被氧化或灰化。在一个或多个前述或以下实施例中，导电图案的一部分的上部被转换为高电阻，并且导电图案的一部分的下部保持导电。在一个或多个前述或以下实施例中，导电图案的一部分从上表面到下表面被转换为高电阻。在一个或多个前述或以下实施例中，与导电图案的被转换为高电阻的部分相邻的导电图案的相邻部分保持导电。在一个或多个前述或以下实施例中，高电阻部分的电阻率是导电部分的电阻率的4倍或更多倍。在一个或多个前述或以下实施例中，整个导电图案被转换为高电阻。
根据本公开的另一方面，在一种制造半导体器件的方法中，在形成于电介质层中的沟槽中形成导电图案，在电介质层之上形成包括在导电图案之上的开口的掩模图案，将导电图案的一部分转换为高电阻部分，该高电阻部分的电阻率高于穿过开口进行转换之前的导电图案的电阻率，去除掩模图案，以及在导电图案的导电部分上形成第一过孔，并且在高电阻部分上形成第二过孔。在一个或多个前述或以下实施例中，导电图案由Ru或W制成。在一个或多个前述或以下实施例中，导电图案的一部分通过等离子体氧化被转换为氧化物。在一个或多个前述或以下实施例中，掩模图案包括TiN，并且掩模图案至少部分地被氧化。在一个或多个前述或以下实施例中，导电图案的一部分的上部被转换为高电阻，并且导电图案的一部分的下部保持导电。在一个或多个前述或以下实施例中，导电图案的厚度在20nm至80nm的范围内。
根据本公开的另一方面，在一种制造半导体器件的方法中，在第一鳍结构之上形成第一源极/漏极外延层，在第二鳍结构之上形成第二源极/漏极外延层，以及在第三鳍结构之上形成第三源极/漏极外延层。在第一源极/漏极外延层之上形成第一硅化物层，在第二源极/漏极外延层之上形成第二硅化物层，并且在第三源极/漏极外延层之上形成第三硅化物层。形成第一电介质层。形成连接第一、第二和第三硅化物层的导电图案。对导电图案进行图案化，以在第二硅化物层之上形成开口。穿过开口将第二硅化物层转换为氧化物层。通过填充开口在氧化物层之上形成第二电介质层。在一个或多个前述或以下实施例中，第一、第二和第三硅化物层包括TiSi。在一个或多个前述或以下实施例中，导电图案包括Ru，并且通过使用TiN硬掩模来对导电图案进行图案化。在一个或多个前述或以下实施例中，TiN硬掩模至少部分地被氧化。
根据本公开的另一方面，一种半导体器件，包括：第一电介质层；第一导电图案和第二导电图案，嵌入在第一电介质层中；以及氧化物层，连接第一导电图案和第二导电图案。氧化物层包括构成第一和第二导电图案的元素的氧化物。在一个或多个前述或以下实施例中，元素是Ru。在一个或多个前述或以下实施例中，元素是W。在一个或多个前述或以下实施例中，氧化物层的厚度等于或大于第一和第二导电图案的厚度。
根据本公开的另一方面，一种半导体器件，包括：第一电介质层；第一导电图案和第二导电图案，嵌入在第一电介质层中并沿着第一方向延伸；第二电介质层，设置在第一电介质层之上；第三导电图案，设置在第二电介质层之上；第一过孔接触件，设置在第二电介质层中并且实体和电连接第一导电图案和第三导电图案；以及第二过孔，设置在第二电介质中。第二过孔接触件包括氧化物层，该氧化物层包括构成第一过孔接触件的元素的氧化物。在一个或多个前述或以下实施例中，元素是W。在一个或多个前述或以下实施例中，第二过孔接触件还包括位于氧化物层下方的W层。在一个或多个前述或以下实施例中，整个第二过孔接触件是W氧化物。在一个或多个前述或以下实施例中，第二过孔接触件实体连接到第二导电图案和第三导电图案中的至少一者。在一个或多个前述或以下实施例中，第二过孔接触件的底部与第一电介质层接触。在一个或多个前述或以下实施例中，半导体器件还包括：设置在第二电介质层之上的第三电介质层，并且第二过孔接触件的顶部与第三电介质层接触。在一个或多个前述或以下实施例中，第二过孔接触件实体连接到第二导电图案和第三导电图案。在一个或多个前述或以下实施例中，第一过孔接触件的厚度在40nm至60nm的范围内。
根据本公开的另一方面，一种半导体器件，包括：设置在第一鳍结构之上的第一源极/漏极外延层、设置在第二鳍结构之上的第二源极/漏极外延层、和设置在第三鳍结构之上的第三源极/漏极外延层；设置在第一源极/漏极外延层之上的第一硅化物层、和设置在第三源极/漏极外延层之上的第三硅化物层；设置在第二源极/漏极外延层之上的氧化物层；连接到第一硅化物层和氧化物层的第一导电图案；以及连接到氧化物层和第三硅化物层的第二导电图案。氧化物层包括构成第一和第三硅化物层的一种或多种元素的氧化物。在一个或多个前述或以下实施例中，第一和第三硅化物层包括TiSi，并且氧化物层包括氧化硅。在一个或多个前述或以下实施例中，氧化物层还包括氧化钛。在一个或多个前述或以下实施例中，氧化物层还包括氮化钛。在一个或多个前述或以下实施例中，第一和第二导电图案由Ru制成。在一个或多个前述或以下实施例中，氧化物层的上表面高于第一和第三硅化物层的上表面。在一个或多个前述或以下实施例中，氧化物层的表面粗糙度Ra大于第一和第三硅化物层的表面粗糙度Ra。
以上概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种制造半导体器件的方法，包括：在电介质层的表面区域中形成具有第一电阻率的导电图案；在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；将所述导电图案的一部分转换为具有高于所述第一电阻率的第二电阻率的高电阻部分；以及去除所述掩模图案。
示例2是示例1所述的方法，其中，所述导电图案由Ru、W或硅化物制成。
示例3是示例2所述的方法，其中，所述导电图案的所述部分被转换为氧化物。
示例4是示例2所述的方法，其中，所述导电图案的所述部分通过等离子体氧化被转换为氧化物。
示例5是示例4所述的方法，其中，所述掩模图案至少部分地被氧化或灰化。
示例6是示例2所述的方法，其中，所述导电图案的所述部分的上部被转换为所述第二电阻率，并且所述导电图案的所述部分的下部保持所述第一电阻率。
示例7是示例2所述的方法，其中，所述导电图案的所述部分从上表面到下表面被转换为所述第二电阻率。
示例8是示例7所述的方法，其中，与被转换为所述第二电阻率的所述导电图案的所述部分相邻的所述导电图案的相邻部分保持所述第一电阻率。
示例9是示例8所述的方法，其中，所述高电阻部分的电阻率是所述第一电阻率的4倍或更多倍。
示例10是示例2所述的方法，其中，整个所述导电图案被转换为所述高电阻。
示例11是一种制造半导体器件的方法，包括：在形成于电介质层中的沟槽中形成导电图案；在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；穿过所述开口将所述导电图案的一部分转换为高电阻部分，所述高电阻部分的电阻率高于穿过所述开口进行所述转换之前的所述导电图案的电阻率；去除所述掩模图案；以及在所述导电图案的导电部分上形成第一过孔，并且在所述高电阻部分上形成第二过孔。
示例12是示例11所述的方法，其中，所述导电图案由Ru或W制成。
示例13是示例12所述的方法，其中，所述导电图案的所述部分通过等离子体氧化被转换为氧化物。
示例14是示例13所述的方法，其中：所述掩模图案包括TiN，并且所述掩模图案至少部分地被氧化。
示例15是示例11所述的方法，其中，所述导电图案的所述部分的上部被转换为高电阻，并且所述导电图案的所述部分的下部保持与对该部分进行所述转换之前相同的电阻率。
示例16是示例11所述的方法，其中，所述导电图案的厚度在从20nm到80nm的范围内。
示例17是一种半导体器件，包括：第一电介质层；第一导电图案和第二导电图案，嵌入在所述第一电介质层中；以及氧化物层，连接所述第一导电图案和所述第二导电图案，其中，所述氧化物层包括构成所述第一导电图案和所述第二导电图案的元素的氧化物。
示例18是示例17所述的半导体器件，其中，所述元素是Ru。
示例19是示例17所述的半导体器件，其中，所述元素是W。
示例20是示例17所述的半导体器件，其中，所述氧化物层的厚度等于或大于所述第一导电图案和所述第二导电图案的厚度。

Claims (10)

1.一种制造半导体器件的方法，包括：
在电介质层的表面区域中形成具有第一电阻率的导电图案；
在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；
将所述导电图案的一部分转换为具有高于所述第一电阻率的第二电阻率的高电阻部分；以及
去除所述掩模图案。
2.根据权利要求1所述的方法，其中，所述导电图案由Ru、W或硅化物制成。
3.根据权利要求2所述的方法，其中，所述导电图案的所述部分被转换为氧化物。
4.根据权利要求2所述的方法，其中，所述导电图案的所述部分通过等离子体氧化被转换为氧化物。
5.根据权利要求4所述的方法，其中，所述掩模图案至少部分地被氧化或灰化。
6.根据权利要求2所述的方法，其中，所述导电图案的所述部分的上部被转换为所述第二电阻率，并且所述导电图案的所述部分的下部保持所述第一电阻率。
7.根据权利要求2所述的方法，其中，所述导电图案的所述部分从上表面到下表面被转换为所述第二电阻率。
8.根据权利要求7所述的方法，其中，与被转换为所述第二电阻率的所述导电图案的所述部分相邻的所述导电图案的相邻部分保持所述第一电阻率。
9.一种制造半导体器件的方法，包括：
在形成于电介质层中的沟槽中形成导电图案；
在所述电介质层之上形成掩模图案，所述掩模图案包括在所述导电图案之上的开口；
穿过所述开口将所述导电图案的一部分转换为高电阻部分，所述高电阻部分的电阻率高于穿过所述开口进行所述转换之前的所述导电图案的电阻率；
去除所述掩模图案；以及
在所述导电图案的导电部分上形成第一过孔，并且在所述高电阻部分上形成第二过孔。
10.一种半导体器件，包括：
第一电介质层；
第一导电图案和第二导电图案，嵌入在所述第一电介质层中；以及
氧化物层，连接所述第一导电图案和所述第二导电图案，
其中，所述氧化物层包括构成所述第一导电图案和所述第二导电图案的元素的氧化物。
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