CN116593876A - 一种测试方法、现场可编程门阵列、上位机和测试系统 - Google Patents
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Abstract
一种测试方法、现场可编程门阵列、上位机和测试系统。上位机对FPGA芯片的设计功能进行测试时，可以自动地将仿真验证结果转换成JTAG测试向量，让上位机可以自动地向FPGA芯片发送JTAG测试向量。FPGA芯片在接收到JTAG测试向量后，可以自动地对用户逻辑模块进行测试。FPGA芯片完成用户逻辑模块的测试后，向上位机发送测试结果。上位机自动地对FPGA芯片进行调试，可以降低对FPGA芯片进行调试的难度，提高FPGA芯片的易测试性。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种测试方法、现场可编程门阵列、上位机和测试系统。
背景技术
现场可编程门阵列(field programmable gate array，FPGA)芯片是一种在可编程阵列逻辑(programmable array logic，PAL)、通用阵列逻辑(generic array logic，GAL)、复杂可编程逻辑器件(complex programmable logic device，CPLD)等可编程器件的基础上进一步发展的产物。FPGA芯片可以作为专用集成电路(application specificintegrated circuit，ASIC)领域中的一种半定制电路而出现的。FPGA芯片不仅可以解决定制电路的不足，还可以克服原有可编程器件门电路数有限的缺点。随着FPGA技术的应用越来越广泛，对电子系统的可靠性的要求越来越高，FPGA芯片的易测试性就显得尤为重要。
发明内容
为了解决上述的问题，本申请的实施例中提供了一种测试方法，上位机对FPGA芯片的设计功能进行测试时，可以自动地将仿真验证结果转换成JTAG测试向量，让上位机可以自动地向FPGA芯片发送JTAG测试向量。FPGA芯片在接收到JTAG测试向量后，可以自动地对用户逻辑模块进行测试。FPGA芯片完成用户逻辑模块的测试后，向上位机发送测试结果。上位机自动地对FPGA芯片进行调试，可以降低对FPGA芯片进行调试的难度，提高FPGA芯片的易测试性。另外，本申请还提供了与该测试方法对应的现场可编程门阵列、上位机和测试系统。
为此，本申请的实施例中采用如下技术方案：
第一方面，本申请实施例提供一种测试方法，所述方法由现场可编程门阵列FPGA执行，所述方法包括：通过联合测试行动组JTAG接口接收JTAG测试向量，所述JTAG测试向量为上位机基于所述FPGA进行测试的仿真验证结果进行转换的测试向量；基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，所述调试输出信号让所述上位机与所述仿真验证结果进行比对，并确定所述FPGA的设定功能是否正常；通过所述JTAG接口向所述上位机发送所述调试输出信号。
在一种实施方式中，所述FPGA包括调试模块和用户逻辑模块，所述基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，包括：所述调试模块将所述JTAG测试向量转换成调试激励向量，并将所述调试激励向量发送至所述用户逻辑模块；所述用户逻辑模块在接收所述调试激励向量后，产生调试输出信号。
在一种实施方式中，所述将所述激励向量发送至所述用户逻辑模块，包括：所述调试模块接收到所述调试激励向量和用户激励向量，选择所述调试激励向量发送至所述用户逻辑模块，所述用户激励向量是指上位机将电路构思利用寄存器转换级RTL设计编写，并通过逻辑综合、布线布局和生成比特流的操作生成的调试文件、并基于所述调试文件转换成的激励向量。
第二方面，本申请实施例提供一种现场可编程门阵列FPGA，包括：调试模块，用于通过联合测试行动组JTAG接口接收JTAG测试向量，所述JTAG测试向量为上位机基于所述FPGA进行测试的仿真验证结果进行转换的测试向量；用户逻辑模块，用于基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，所述调试输出信号让所述上位机与所述仿真验证结果进行比对，并确定所述FPGA的设定功能是否正常；所述调试模块，用于通过所述JTAG接口向所述上位机发送所述调试输出信号。
在一种实施方式中，所述调试模块，具体用于将所述JTAG测试向量转换成调试激励向量，并将所述调试激励向量发送至所述用户逻辑模块；所述用户逻辑模块，具体用于在接收所述调试激励向量后，产生调试输出信号。
在一种实施方式中，所述调试模块，还用于接收到所述调试激励向量和用户激励向量，选择所述调试激励向量发送至所述用户逻辑模块，所述用户激励向量是指上位机将电路构思利用寄存器转换级RTL设计编写，并通过逻辑综合、布线布局和生成比特流的操作生成的调试文件、并基于所述调试文件转换成的激励向量。
在一种实施方式中，所述JTAG接口包括：测试数据输入TDI信号线和测试数据输出TDO信号线，所述TDI信号线，用于接收所述JTAG测试向量；所述TDO信号线，用于发送所述调试输出信号。
第三方面，本申请实施例提供一种上位机，包括：所述上位机，用于将现场可编程门阵列FPGA进行测试的仿真验证结果转换成联合测试行动组JTAG测试向量，并通过JTAG接口发送至所述FPGA；通过所述JTAG接口接收调试输出信号，并将所述调试输出信号与所述仿真验证结果进行比对；所述调试输出信号为所述FPGA基于所述JTAG测试向量对设定功能进行测试产生的信号；以及响应于调试输出信号与所述仿真验证结果，确定所述FPGA的用户逻辑模块为正常状态。
第四方面，本申请实施例提供一种测试系统，包括：联合测试行动组JTAG接口，至少一个如第三方面可能实现的上位机，至少一个如第三方面可能实现的现场可编程门阵列FPGA，所述至少一个的FPGA通过所述JTAG接口与所述至少一个上位机连接。
第五方面，本申请实施例提供一种计算设备，包括：至少一个存储器，至少一个处理器，所述至少一个处理器用于执行所述至少一个存储器中存储的指令，以使得所述处理器执行如第一方面各个可能实现的方法。
第六方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，当所述计算机程序在计算机中执行时，令计算机执行如第一方面各个可能实现的方法。
第七方面，本申请实施例提供一种计算机程序产品，其特征在于，所述计算机程序产品存储有指令，所述指令在由计算机执行时，使得所述计算机实施如第一方面各个可能实现的方法。
附图说明
下面对实施例或现有技术描述中所需使用的附图作简单地介绍。
图1为本申请实施例中提供的一种调试系统的架构示意图；
图2为本申请实施例中提供的一种FPGA的架构示意图；
图3为本申请实施例中提供的一种测试方法的流程示意图；
图4为本申请实施例中提供的一种上位机的架构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本文中符号“/”表示关联对象是或者的关系，例如A/B表示A或者B。
本文中的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一响应消息和第二响应消息等是用于区别不同的响应消息，而不是用于描述响应消息的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上，例如，多个处理单元是指两个或者两个以上的处理单元等；多个元件是指两个或者两个以上的元件等。
图1为本申请实施例中提供的一种调试系统的架构示意图。如图1所示，调试系统包括上位机100、FPGA芯片200和联合测试行动组(joint test action group，JTAG)接口300。上位机100与FPGA芯片200之间通过JTAG接口300连接，实现上位机100对FPGA芯片200的调试。
上位机100可以是计算机、便携式笔记本电脑等计算设备。上位机100可以基于用户的操作，向FPGA芯片200发送调试信号，以实现对FPGA芯片200进行调试。
JTAG是在名为标准测试访问端口和边界扫描结构的电气与电子工程师协会(institute of electronics engineers，IEEE)的标准的常用名称。此标准用于验证设计与测试生产出的印刷电路板功能。JTAG接口300是一种国际标准测试协议，用于芯片内部测试，以及对系统进行仿真和调试。JTAG接口300是支持JTAG协议的测试专用输入输出接口。
JTAG技术是一种嵌入式调试技术，可以在芯片内部封装一个专门的测试电路的测试访问口(test access port，TAP)，通过专用的JTAG测试工具对内部节点进行测试。JTAG可以允许多个器件通过JTAG接口300串联在一起，形成一个JTAG链，能实现对多个器件分别测试。本申请实施例中，FPGA芯片200支持JTAG协议，可以通过JTAG接口300连接上位机100，以实现上位机100对FPGA芯片200进行测试。
JTAG接口300包括四个信号线，分别为测试时钟(test clock，TCK)信号线、测试模式选择(test mode select，TMS)信号线、测试数据输入(test data input，TDI)信号线和测试数据输出(test data output，TDO)信号线。TCK信号线可以为FPGA芯片200提供时钟信号。TMS信号线可以为FPGA芯片200设置JTAG接口300处于某种特定的测试模式。TDI信号线可以将测试数据输入到JTAG接口300。TDO信号线可以从JTAG接口300输出测试数据。
图2为本申请实施例中提供的一种FPGA的架构示意图。如图2所示，FPGA芯片200包括调试模块210和用户逻辑(user logic)器件220。本申请实施例中，FPGA芯片200可以根据执行功能，划分为调试模块210和用户逻辑模块220。其中，调试模块210和用户逻辑模块220均可以通过软件实现，或者可以通过硬件实现，或者可以通过软件和硬件结合实现。示例性的，接下来以调试模块210为例，介绍调试模块210的实现方式。类似的，用户逻辑模块220的实现方式可以参考调试模块210的实现方式。
单元作为软件功能单元的一种举例，调试模块210可以包括运行在计算实例上的代码。其中，计算实例可以包括物理主机(计算设备)、虚拟机、容器中的至少一种。进一步地，上述计算实例可以是一台或者多台。例如，调试模块210可以包括运行在多个主机/虚拟机/容器上的代码。需要说明的是，用于运行该代码的多个主机/虚拟机/容器可以分布在相同的区域(region)中，也可以分布在不同的region中。进一步地，用于运行该代码的多个主机/虚拟机/容器可以分布在相同的可用区(availability zone，AZ)中，也可以分布在不同的AZ中，每个AZ包括一个数据中心或多个地理位置相近的数据中心。其中，通常一个region可以包括多个AZ。
同样，用于运行该代码的多个主机/虚拟机/容器可以分布在同一个虚拟私有云(virtual private cloud，VPC)中，也可以分布在多个VPC中。其中，通常一个VPC设置在一个region内，同一region内两个VPC之间，以及不同region的VPC之间跨区通信需在每个VPC内设置通信网关，经通信网关实现VPC之间的互连。
单元作为硬件功能单元的一种举例，调试模块210可以包括至少一个计算设备，如计算设备等。或者，调试模块210也可以是利用ASIC实现、或可编程逻辑器件(programmablelogic device，PLD)实现的设备等。其中，上述PLD可以是FPGA实现。
调试模块210包括的多个计算设备可以分布在相同的region中，也可以分布在不同的region中。调试模块210包括的多个计算设备可以分布在相同的AZ中，也可以分布在不同的AZ中。同样，调试模块210包括的多个计算设备可以分布在同一个VPC中，也可以分布在多个VPC中。其中，所述多个计算设备可以是计算设备、ASIC、PLD、CPLD、FPGA和GAL等计算设备的任意组合。
需要说明的是，在其他实施例中，调试模块210可以用于执行测试方法中的任意步骤，用户逻辑模块220可以用于执行测试方法中的任意步骤。调试模块210和用户逻辑模块220负责实现的步骤可根据需要指定，通过调试模块210和用户逻辑模块220分别实现测试方法中不同的步骤来实现FPGA芯片200的全部功能。
调试模块210可以包括处理器211和选择器212。处理器211分别与JTAG接口300的四个信号线连接。处理器211的输出端与选择器212的一个输入端连接。选择器212的另一个输入端与调试模块的外部输入接口连接。选择器212的输出端与用户逻辑模块220的输入端连接。用户逻辑模块220的输出端通过调试模块210内部的其它电路连接到调试模块210的外部输出接口。
用户逻辑模块220指的是FPGA芯片200中实现用户逻辑的模块。所谓的用户逻辑通常指用户的业务需求逻辑。这些逻辑也往往有对外部存储空间需求，为了满足这些需求，同时充分利用现有资源，FPGA芯片200配置完成后，将配置的闪存的输入输出的控制权交给用户逻辑模块220。示例性地，用户逻辑模块220即可以利用外置配置闪存的空余空间进行其需要的数据读写。
上位机100可以通过某些规范的描述方式，将工程师的电路构思输入给电子设计自动化(electronic design automation，EDA)工具，将硬件描述语言(hardwaredescription language，HDL)所编写的寄存器转换级(register transfer level，RTL)设计转换为超图结构。上位机100可以通过分割算法将超图进行分割，得到分割后的超图结构。上位机100可以将分割后的超图结构写回至HDL语言的RTL设计，让分割结果可以在多个FPGA芯片200上运行。上位机100可以对写回后的RTL设计进行逻辑综合、布局布线、生成比特流等操作，生成调试文件。上位机100可以将调试文件转换成用户激励向量，并下载至FPGA芯片200，实现对FPGA芯片200的性能进行调试和验证。
FPGA芯片200通过外部输入接口(input)接收到调试文件后，传输到调试模块210的选择器212。选择器212将用户激励向量发送至用户逻辑模块220。用户逻辑模块220在接收到用户激励向量后，根据用户激励向量对FPGA芯片200的设计功能进行调试，并产生调试输出信号。用户逻辑模块220将调试输出信号通过调试模块210的外部输出接口(output)传输到上位机100。上位机100接收到调试输出信号，确定FPGA芯片200的设计功能是否正常，实现对FPGA芯片200的设计功能进行检测。
设计工程师在设计FPGA芯片200过程中，对FPGA芯片200的设计功能进行测试。测试过程包括软件模拟仿真测试和流片后测试。软件模拟仿真测试是在FPGA芯片200流片前进行测试。设计工程师可以基于FPGA芯片200设计文件，利用EDA设计软件进行软件模拟仿真测试。
本申请实施例中，上位机100可以将FPGA芯片200的软件模拟仿真测试直接转换为JTAG测试向量。JTAG测试向量即符合JTAG协议定义的通过JTAG接口300输入FPGA芯片200的测试数据。上位机100将JTAG测试向量通过JTAG接口300传输到FPGA芯片200的调试模块210。具体地，JTAG接口300的TDI信号线可以将JTAG测试向量传输到调试模块210的处理器211。
调试模块210的处理器211在接收到JTAG测试向量后，启动FPGA芯片200的调试功能。处理器211基于JTAG测试向量得到调试激励向量，并将调试激励向量传至选择器212的一个输入端。选择器212在接收到处理器211的调试激励向量后，可以转发至用户逻辑模块220。在一种情况下，选择器212同时接收到调试激励向量和用户激励向量时，可以优先输出调试激励向量。
用户逻辑模块220在接收到调试激励向量后，根据调试激励向量对FPGA芯片200的设计功能进行测试，并产生调试输出信号。用户逻辑模块220将调试输出信号通过JTAG接口300传输到上位机100。上位机100在得到调试输出信号后，将调试输出信号与仿真验证结果进行比对。上位机100检测到调试输出信号与仿真验证结果相匹配，可以确定FPGA芯片200的用户逻辑模块220为正常状态，实现对FPGA芯片200的设计功能进行检测。
本申请实施例中，上位机100的仿真验证结果可以自动地转换成JTAG测试向量，让上位机100可以自动地向FPGA芯片200发送JTAG测试向量。FPGA芯片200在接收到JTAG测试向量后，可以自动地对用户逻辑模块220进行测试。FPGA芯片200完成用户逻辑模块220的测试后，向上位机100发送测试结果。上位机100自动地对FPGA芯片200进行调试，可以降低对FPGA芯片200进行调试的难度，提高FPGA芯片200的易测试性。
图3为本申请实施例中提供的一种测试方法的流程示意图。如图3所示，该测试方法是由上位机100与FPGA芯片200执行，具体实现过程如下：
步骤S301，上位机100基于仿真测试结果，产生JTAG测试向量。
具体的，FPGA芯片200设计完成后，需要对FPGA芯片200的设计功能进行测试。上位机100可以将FPGA芯片200的软件模拟仿真测试转换成JTAG测试向量。JTAG测试向量即符合JTAG协议定义的通过JTAG接口300输入FPGA芯片200的测试数据。
步骤S302，上位机100通过JTAG接口300向FPGA芯片200发送JTAG测试向量。
具体的，上位机100一般是通过JTAG接口300与FPGA芯片200连接，并对FPGA芯片200发送调试信号，实现对FPGA芯片200的设计功能进行测试。FPGA芯片200可以通过JTAG接口300的TDI信号线接收JTAG测试向量。FPGA芯片200的调试模块210的处理器211在得到JTAG测试向量后，将JTAG测试向量转换成调试激励向量，并发送至用户逻辑模块220。
步骤S303，FPGA芯片200基于JTAG测试向量进行调试，并产生调试输出信号。
具体的，FPGA芯片200的用户逻辑模块220在接收到调试激励向量后，根据调试激励向量对FPGA芯片200的设计功能进行调试，并产生调试输出信号。
通常情况下，上位机100可以通过某些规范的描述方式，将工程师的电路构思输入给EDA工具，将HDL所编写的RTL设计转换为超图结构。上位机100可以通过分割算法将超图进行分割，得到分割后的超图结构。上位机100可以将分割后的超图结构写回至HDL语言的RTL设计，让分割结果可以在多个FPGA芯片200上运行。上位机100可以对写回后的RTL设计进行逻辑综合、布局布线、生成比特流等操作，生成调试文件。上位机100可以将调试文件转换成用户激励向量，并下载至FPGA芯片200，实现对FPGA芯片200的功能进行调试和验证。
FPGA芯片200的调试模块210的选择器212同时接收到调试激励向量和用户激励向量时，可以优先选择调试激励向量发送至用户逻辑模块220。在一种情况下，FPGA芯片200的调试模块210的选择器212只有接收到调试命令时，可以将用户激励向量发送至用户逻辑模块220。用户逻辑模块220在接收到用户激励向量后，根据用户激励向量对FPGA芯片200的设计功能进行调试，并产生调试输出信号。
步骤S304，FPGA芯片200通过JTAG接口向上位机100发送调试输出信号。
步骤S305，上位机100将测试结果与仿真测试结果进行比对，确定FPGA芯片200是否正常。
具体的，用户逻辑模块220产生调试输出信号后，可以通过JTAG接口300的TDO信号线向上位机100发送调试输出信号。上位机100在得到调试输出信号后，将调试输出信号与仿真验证结果进行比对。上位机100检测到调试输出信号与仿真验证结构相匹配，可以确定FPGA芯片200的用户逻辑模块220为正常状态，实现对FPGA芯片200的用户逻辑模块220设计功能进行检测。
本申请实施例中，上位机100对FPGA芯片200的用户逻辑模块220进行测试时，可以自动地将仿真验证结果转换成JTAG测试向量，让上位机100可以自动地向FPGA芯片200发送JTAG测试向量。FPGA芯片200在接收到JTAG测试向量后，可以自动地对用户逻辑模块220进行测试。FPGA芯片200完成设计功能测试后，向上位机100发送测试结果。上位机100自动地对FPGA芯片200进行调试，可以降低对FPGA芯片200进行调试的难度，提高FPGA芯片200的易测试性。
图4为本申请实施例中提供的一种上位机的架构示意图。如图4所示，上位机100包括收发器101、显示器102、存储器103、处理器104和总线105。收发器101、显示器102、存储器103和处理器104之间可以通过总线105建立通信连接。
收发器101使用例如但不限于网络接口卡、收发器一类的收发模块，来实现上位机100与其他设备或通信网络之间的通信。
显示器102可以为液晶显示器(liquid crystal display，LCD)、有机发光半导体(organic electroluminescence display，OLED)或其它显示器。显示器102用于显示上位机100测试过程的数据、测试的进度、测试结果等。
处理器104可以包括中央处理器(central processing unit，CPU)、图形处理器(graphics processing unit，GPU)、微处理器(micro processor，MP)或者数字信号处理器(digital signal processor，DSP)等处理器中的任意一种或多种。
存储器103可以包括易失性存储器(volatile memory)，例如随机存取存储器(random access memory，RAM)。处理器104还可以包括非易失性存储器(non-volatilememory)，例如只读存储器(read-only memory，ROM)，快闪存储器，机械硬盘(hard diskdrive，HDD)或固态硬盘(solid state drive，SSD)。
存储器103中存储有可执行的程序代码，处理器104执行该可执行的程序代码以实现前述处理器104的功能，从而实现测试方法。也即，存储器103上存有用于测试方法的指令。
或者，存储器103中存储有可执行的代码，处理器104执行该可执行的代码以分别实现前述上位机100的功能，从而实现测试方法。也即，存储器103上存有用于执行测试方法的指令。
总线105可以是PCIe总线或扩展工业标准结构(extended industry standardarchitecture，EISA)总线等。总线105可以分为地址总线、数据总线、控制总线等。为便于表示，图4中仅用一条线表示，但并不表示仅有一根总线或一种类型的总线。总线105可包括在上位机100各个部件(例如，收发器101、存储器103和处理器104)之间传送信息的通路。
处理器420可以包括中央处理器(central processing unit，CPU)、图形处理器(graphics processing unit，GPU)、微处理器(micro processor，MP)或者数字信号处理器(digital signal processor，DSP)等处理器中的任意一种或多种。
存储器430可以包括易失性存储器(volatile memory)，例如随机存取存储器(random access memory，RAM)。处理器420还可以包括非易失性存储器(non-volatilememory)，例如只读存储器(read-only memory，ROM)，快闪存储器，机械硬盘(hard diskdrive，HDD)或固态硬盘(solid state drive，SSD)。
存储器430中存储有可执行的程序代码，处理器420执行该可执行的程序代码以实现前述处理器210的功能，从而实现测试方法。也即，存储器430上存有用于测试方法的指令。
或者，存储器430中存储有可执行的代码，处理器420执行该可执行的代码以分别实现前述服务器200的功能，从而实现测试方法。也即，存储器430上存有用于执行测试方法的指令。
本申请实施例中还提供了一种计算设备，该计算设备包括至少一个存储器和至少一个处理器，该处理器可以执行如图1-图4和上述对应保护的技术方案，使得该计算设备具有上述保护的技术方案的技术效果。
本申请实施例还提供了一种包含指令的计算机程序产品。所述计算机程序产品可以是包含指令的，能够运行在网络设备上或被储存在任何可用介质中的软件或程序产品。当所述计算机程序产品在至少一个计算设备上运行时，使得至少一个计算设备执行测试方法。
本申请实施例还提供了一种计算机可读存储介质。所述计算机可读存储介质可以是网络设备能够存储的任何可用介质或者是包含一个或多个可用介质的数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘)等。该计算机可读存储介质包括指令，所述指令指示网络设备执行测试方法。
以上所述，仅为本申请实施例的具体实施方式，但本申请实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请实施例的保护范围之内。
Claims (9)
1.一种测试方法，其特征在于，所述方法由现场可编程门阵列FPGA执行，所述方法包括：
通过联合测试行动组JTAG接口接收JTAG测试向量，所述JTAG测试向量为上位机基于所述FPGA进行测试的仿真验证结果进行转换的测试向量；
基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，所述调试输出信号让所述上位机与所述仿真验证结果进行比对，并确定所述FPGA的设定功能是否正常；
通过所述JTAG接口向所述上位机发送所述调试输出信号。
2.根据权利要求1所述的方法，其特征在于，所述FPGA包括调试模块和用户逻辑模块，所述基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，包括：
所述调试模块将所述JTAG测试向量转换成调试激励向量，并将所述调试激励向量发送至所述用户逻辑模块；
所述用户逻辑模块在接收所述调试激励向量后，产生调试输出信号。
3.根据权利要求2所述的方法，其特征在于，所述将所述调试激励向量发送至所述用户逻辑模块，包括：
所述调试模块接收到所述调试激励向量和用户激励向量，选择所述调试激励向量发送至所述用户逻辑模块，所述用户激励向量是指上位机将电路构思利用寄存器转换级RTL设计编写，并通过逻辑综合、布线布局和生成比特流的操作生成的调试文件、并基于所述调试文件转换成的激励向量。
4.一种现场可编程门阵列FPGA，其特征在于，包括：
调试模块，用于通过联合测试行动组JTAG接口接收JTAG测试向量，所述JTAG测试向量为上位机基于所述FPGA进行测试的仿真验证结果进行转换的测试向量；
用户逻辑模块，用于基于所述JTAG测试向量对设定功能进行测试，并产生调试输出信号，所述调试输出信号让所述上位机与所述仿真验证结果进行比对，并确定所述FPGA的设定功能是否正常；
所述调试模块，用于通过所述JTAG接口向所述上位机发送所述调试输出信号。
5.根据权利要求4所述的FPGA，其特征在于，所述调试模块，具体用于将所述JTAG测试向量转换成调试激励向量，并将所述调试激励向量发送至所述用户逻辑模块；
所述用户逻辑模块，具体用于在接收所述调试激励向量后，产生调试输出信号。
6.根据权利要求5所述的FPGA，其特征在于，所述调试模块，还用于接收到所述调试激励向量和用户激励向量，选择所述调试激励向量发送至所述用户逻辑模块，所述用户激励向量是指上位机将电路构思利用寄存器转换级RTL设计编写，并通过逻辑综合、布线布局和生成比特流的操作生成的调试文件、并基于所述调试文件转换成的激励向量。
7.根据权利要求4-6任意一项所述的FPGA，其特征在于，所述JTAG接口包括：测试数据输入TDI信号线和测试数据输出TDO信号线，
所述TDI信号线，用于接收所述JTAG测试向量；
所述TDO信号线，用于发送所述调试输出信号。
8.一种上位机，其特征在于，包括：
所述上位机，用于将现场可编程门阵列FPGA进行测试的仿真验证结果转换成联合测试行动组JTAG测试向量，并通过JTAG接口发送至所述FPGA；
通过所述JTAG接口接收调试输出信号，并将所述调试输出信号与所述仿真验证结果进行比对；所述调试输出信号为所述FPGA基于所述JTAG测试向量对设定功能进行测试产生的信号；以及
响应于调试输出信号与所述仿真验证结果，确定所述FPGA的用户逻辑模块为正常状态。
9.一种测试系统，其特征在于，包括：
联合测试行动组JTAG接口，
至少一个如权利要求8所示的上位机，
至少一个如权利要求4-7任意一项所述的现场可编程门阵列FPGA，所述至少一个的FPGA通过所述JTAG接口与所述至少一个上位机连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310564024.9A CN116593876A (zh) | 2023-05-18 | 2023-05-18 | 一种测试方法、现场可编程门阵列、上位机和测试系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310564024.9A CN116593876A (zh) | 2023-05-18 | 2023-05-18 | 一种测试方法、现场可编程门阵列、上位机和测试系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116593876A true CN116593876A (zh) | 2023-08-15 |
Family
ID=87607692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310564024.9A Pending CN116593876A (zh) | 2023-05-18 | 2023-05-18 | 一种测试方法、现场可编程门阵列、上位机和测试系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116593876A (zh) |
-
2023
- 2023-05-18 CN CN202310564024.9A patent/CN116593876A/zh active Pending
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