CN116562229B - 一种基于aes算法的列混淆计算优化硬件实现方法及装置 - Google Patents

Abstract

本发明公开一种基于AES算法的列混淆计算优化硬件实现方法及装置，方法包括：获取重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；为每一所述相同异或逻辑配置一寄存器，并利用所述寄存器进行异或计算，将异或计算结果代入重构列混淆计算式，完成一次列混淆计算。本发明先通过数学分解与合并得到包括若干相同异或逻辑的重构的列混淆计算式，再配置寄存器对列混淆计算式中的相同异或逻辑进行提前计算，实现了对列混淆计算的加速，减少了对异或逻辑计算硬件的需求，从而在优化加速计算的同时兼顾了芯片设计成本面积因素，提供了性价比高的芯片设计方案。

Description

一种基于AES算法的列混淆计算优化硬件实现方法及装置

技术领域

本发明属于半导体设计领域，尤其涉及AES算法中对列混淆计算优化的硬件实现，具体为一种基于AES算法的列混淆计算优化硬件实现方法及装置。

背景技术

随着计算机网络与通信技术的高速发展，基于这些技术的商业化应用大量增加，如网上支付、电话银行、电子商务等，越来越多的重要数据通过各种计算机网络与通信设备进行传输与交换，人们对计算机网络与通信的依赖日益加深，而数据信息在传输过程中被未经授权的其他人盗取或篡改的事情经常发生，数据信息的安全隐患日益突显，因此数据信息安全成为了当前人们所关注的焦点之一。

利用加密的方式来确保传输的数据信息的安全已经成为了网络与通信过程中的重要环节，现代密码学有两个发展方向，一个是公钥密码，以RSA算法为代表；另一个是分组密码，以AES算法为代表。AES算法相较于其他的分组算法有更高的执行效率，同时安全性也很高，广泛应用于金融、国防军事、政府以及个人信息保护等领域。

目前，对AES算法优化主要集中在其算法中的S盒优化，以及算法架构优化，对列混淆部分的优化所做的研究比较少。经检索，深圳大学的王佳在2017年所撰述的《基于FPGA的AES算法硬件实现优化及其系统设计》论文中有对列混淆技术进行优化，但其只是将列混淆算法中的乘法进行优化，利用16*16的查找表来替换列混淆中的乘法计算，而列混淆中乘法计算通过公式变形优化只需要4次乘法计算，用16*16的查找表来替换4次乘法计算，属于以牺牲面积为代价得到的算法加速，且算法加速的提升效果有限。

现有AES算法优化中列混淆算法部分优化的研究是比较少的，通常大家的做法都是按照算法公式进行乘法以及异或逻辑运算来实现列混淆部分的计算，或者将其乘法部分拆分用移位操作和异或逻辑来实现乘法功能，或者将列混淆乘法部分用查找表的形式实现。前两种实现方法对列混淆计算优化有限，并没有起到真正加速该列混淆的计算过程，第三种方法对乘法加速明显，但是牺牲掉了的面积，对于小成本或小规模芯片并不适用，从成本的角度上来说，该方法并不符合工程实际应用。

发明内容

为克服上述现有技术的不足，本发明提供一种基于AES算法的列混淆计算优化硬件实现方法及装置，用以解决上述至少一个技术问题。

根据本发明说明书的一方面，提供一种基于AES算法的列混淆计算优化硬件实现方法，包括：获取重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；为每一所述相同异或逻辑配置一寄存器，并利用所述寄存器进行异或计算，将异或计算结果代入重构列混淆计算式，完成一次列混淆计算。

上述技术方案旨在对AES算法中的列混淆计算部分进行优化加速，以解决列混淆计算时间过长的问题，该技术方案先通过数学分解与合并得到包括若干相同异或逻辑的重构的列混淆计算式，再配置寄存器对列混淆计算式中的相同异或逻辑进行提前计算，实现了对列混淆计算的加速，减少了对异或逻辑计算硬件的需求，从而在优化加速计算的同时兼顾了芯片设计成本面积因素，提供了性价比高的芯片设计方案。

作为进一步的技术方案，所述列混淆计算式的重构进一步包括：获取AES算法中经行变换得到的sate矩阵，将所述sate矩阵的每一列看作是有限域GF(2⁸)上的多项式，利用所述多项式得到实现列混淆计算的表达式，将所述实现列混淆计算的表达式进行分解与合并，形成包含有若干相同异或逻辑的重构的列混淆计算式。

作为进一步的技术方案，所述重构的列混淆计算式包含有四种相同异或逻辑。将相同异或逻辑提前进行异或计算，再基于异或计算结果进行列混淆计算，能显著加快列混淆计算速度。

作为进一步的技术方案，所述方法还包括：配置4个寄存器，每个寄存器对应计算一种相同异或逻辑。

作为进一步的技术方案，将所述实现列混淆计算的表达式进行分解与合并，进一步包括：

获取实现列混淆计算的表达式为：

其中表示AES算法中sate矩阵的一列元素，表示完成一次列混淆计算得到的一列元素；

对所述表达式的每一行均进行分解，得到如下相同异或逻辑： ；

将所述相同异或逻辑进行合并，得到重构的列混淆计算式。

作为进一步的技术方案，为每一所述相同异或逻辑配置一寄存器，包括：寄存器temp0，用于合并相同异或逻辑；寄存器temp1，用于合并相同异或逻辑/>；寄存器temp2，用于合并相同异或逻辑/>；寄存器temp3，用于合并相同异或逻辑。

作为进一步的技术方案，所述重构的列混淆计算式为：

在硬件计算中，乘2可以看作左移一位，因此tmp0、temp1、temp2、temp3进行乘2计算时，只需要将其左移一位就可以完成乘2计算，这样实际上只进行了8次异或计算，使得每一轮列混淆计算速度都得到了极大的提升，并且无需乘法器参与计算，使得在面积上也得到了较大的优化。

根据本发明说明书的一方面，提供一种基于AES算法的列混淆计算优化硬件实现装置，所述装置包括：

存储器，用于存储重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；

寄存器，用于计算所述相同异或逻辑，且每一所述相同异或逻辑对应一寄存器；

计算模块，用于根据寄存器的相同异或逻辑计算结果，结合所述重构的列混淆计算式，完成一次列混淆计算。

作为进一步的技术方案，所述装置还包括分解与合并模块，用于对AES算法中的列混淆计算公式进行分解与合并，形成包含有若干相同异或逻辑的表达式。

与现有技术相比，本发明的有益效果在于：

本发明运用数学的思想对列混淆计算部分的公式进行分解与合并，得到包含若干相同异或逻辑的列混淆计算式，通过增加寄存器提前进行相同异或逻辑计算，减少了对异或逻辑计算硬件的需求；同时，该列混淆计算式在进行硬件计算时，无需乘法器，进一步优化了芯片面积，减少了成本。

本发明仅需一个周期cycle就能完成列混淆计算，且能使每轮列混淆计算都得到加速，以128bit AES算法为例，完成9轮列混淆计算相当于加速了9~18个周期cycle，即单次128bit AES列混淆计算部分优化了30%~50%，且数据越大，节约的时间越明显。

附图说明

图1为本发明一种基于AES算法的列混淆计算优化硬件实现方法流程图。

图2为本发明以128bit AES算法为例的算法流程图。

图3为本发明AES算法列混淆计算示意图。

图4为本发明单次列混淆计算迭代结构示意图。

图5为本发明基于AES算法的列混淆计算优化硬件实现装置的示意图。

具体实施方式

以下将结合附图对本发明各实施例的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明所保护的范围。

本发明为解决AES算法中列混淆计算时间过长的问题，对列混淆计算部分进行优化加速，在优化加速计算的同时又考虑到了芯片设计成本面积因素，从而提供了一个性价比高的芯片设计方案。传统硬件设计方法，实现列混淆计算每轮需要8个乘法器和16个异或逻辑，而本发明所提供的硬件设计方法实现列混淆计算仅需要12个异或逻辑。

本发明运用数学的思想对列混淆计算部分的公式进行分解与合并，再应用到芯片设计上面。如图1所示，基于AES算法的列混淆计算优化硬件实现方法，包括：获取重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；为每一所述相同异或逻辑配置一寄存器，并利用所述寄存器进行异或计算，将异或计算结果代入重构列混淆计算式，完成一次列混淆计算。

列混淆是将AES计算上一步行变换得到的sate矩阵进行数据扩散。将sate矩阵的每一列看作是有限域GF(2⁸)上的多项式，记为a(x)，然后与多项式相乘后的结果再同多项式/>进行取模计算，其中多项式的系数按照有限域GF(2⁸)上的乘法和加法进行计算。列混淆的多项式实现方法可以表示为/>，也可以用代数矩阵的形式来表示，如下所示：

(式1.1)

将式1.1展开可得到表达式1.2：

(式1.2)

将式1.2进一步化简即可得到表达式1.3：

(式1.3)

由式1.3可知，完成一次列混淆计算，需要8个乘法器以及16个异或逻辑，以128bitAES算法为例，有9轮轮计算都需要计算列混淆，9轮轮计算所需要72个乘法器以及144个异或逻辑。

本发明以增加4个寄存器为代价将9轮轮计算所需的72个乘法器以及144个异或逻辑优化为不需要乘法器只用120个异或逻辑。利用本发明所提供的方法不管是在计算速度还是在硬件实现面积都有较大的优化。

如图2所示为AES算法的轮计算，每一轮轮计算都要经过字节代换、行移位、列混淆、轮密钥加，本发明是对加密计算中轮计算中的列混淆计算进行优化。

如图3所示为列混淆计算具体过程，将128bit 数据按byte划分为4x4的矩阵，然后乘以c(x)矩阵，得到最后的结果，完成一次列混淆计算。

如图4所示为单次轮计算迭代结构流程图。首先先将数据输入到寄存器中，进行字节替代以及行移位，然后将结果送入结果寄存器中，再进行列混淆计算，列混淆计算后的结果输出到结果寄存器中后与轮密钥进行异或（数字电路中异或逻辑等价于加法），得到最后的结果，该流程即为单次计算迭代结构流程。

具体实现过程如下：

增加temp0、temp1、temp2、temp3四个寄存器，用来提前做异或逻辑，使得列混淆计算可以在1个cycle计算完成。

(式1.4)

在硬件计算中乘2可以看作左移一位，因此tmp0、temp1、temp2、temp3进行乘2计算时，只需要将其左移一位就可以完成乘2计算，这样实际一共只进行了8次异或计算，每一轮列混淆计算速度都得到了极大的提升，并且在面积上也得到了较大的优化。

本发明通过增加寄存器来合并列混淆计算中相同异或逻辑的方法，将列混淆计算的面积与速度都进行了较大优化。

具体体现在：

1、优化了AES算法中列混淆计算硬件实现面积，将9轮轮计算所需的72个乘法器以及144个异或逻辑优化为不需要乘法器只用120个异或逻辑，即将乘法器完全优化掉了，异或逻辑面积优化了17%，在面积上得到了极大的优化，减少了大量的成本；

2、加快了列混淆计算速度，每轮列混淆计算都得到了加速，之前一轮列混淆计算至少需要2~3个周期cycle，现在仅需要一个周期cycle就能完成列混淆计算，9轮列混淆计算相当于加速了9~18个周期cycle，即单次128bit AES列混淆计算部分优化了30%~50%。这仅仅只是每128bit数据进行AES列混淆计算节约的时间，数据越大，该方法所节约的时间越明显。

本发明还提供一种基于AES算法的列混淆计算优化硬件实现装置，如图5所示，所述装置包括：

存储器，用于存储重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；

寄存器，用于计算所述相同异或逻辑，且每一所述相同异或逻辑对应一寄存器；

计算模块，用于根据寄存器的相同异或逻辑计算结果，结合所述重构的列混淆计算式，完成一次列混淆计算。

可选地，所述装置还包括分解与合并模块，用于对AES算法中的列混淆计算公式进行分解与合并，形成包含有若干相同异或逻辑的表达式。

所述分解与合并模块，还用于执行以下步骤：

获取实现列混淆计算的表达式为：

其中表示AES算法中sate矩阵的一列元素，表示完成一次列混淆计算得到的一列元素；

对所述表达式的每一行均进行分解，得到如下相同异或逻辑： ；

将所述相同异或逻辑进行合并，得到重构的列混淆计算式。

所述寄存器包括temp0、temp1、temp2、temp3四个寄存器，用来提前做异或逻辑，使得列混淆计算可以在1个cycle计算完成。

具体地，

所述计算模块，还用于执行如下计算：

在硬件计算中乘2可以看作左移一位，因此tmp0、temp1、temp2、temp3进行乘2计算时，只需要将其左移一位就可以完成乘2计算，这样实际一共只进行了8次异或计算，每一轮列混淆计算速度都得到了极大的提升，并且在面积上也得到了较大的优化。

可选地，所述装置还可包括控制器，用于控制装置内各模块之间的数据传输。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案。

Claims (6)

1.一种基于AES算法的列混淆计算优化硬件实现方法，其特征在于，包括：获取重构的列混淆计算式；为每一相同异或逻辑配置一寄存器，并利用所述寄存器进行异或计算，将异或计算结果代入重构列混淆计算式，完成一次列混淆计算；其中，所述列混淆计算式的重构进一步包括：获取AES算法中经行变换得到的sate矩阵，将所述sate矩阵的每一列看作是有限域GF(2⁸)上的多项式，利用所述多项式得到实现列混淆计算的表达式，将所述实现列混淆计算的表达式进行分解与合并，形成包含有若干相同异或逻辑的重构的列混淆计算式；

将所述实现列混淆计算的表达式进行分解与合并，进一步包括：

获取实现列混淆计算的表达式为：

其中，a_0.x、a_1.x、a_2.x、a_3.x表示AES算法中sate矩阵的一列元素，b_0.x、b_1.x、b_2.x、b_3.x表示完成一次列混淆计算得到的一列元素；

对所述表达式的每一行均进行分解，得到如下相同异或逻辑：

将所述相同异或逻辑进行合并，得到重构的列混淆计算式。

2.根据权利要求1所述一种基于AES算法的列混淆计算优化硬件实现方法，其特征在于，所述重构的列混淆计算式包含有四种相同异或逻辑。

3.根据权利要求2所述一种基于AES算法的列混淆计算优化硬件实现方法，其特征在于，所述方法还包括：配置4个寄存器，每个寄存器对应计算一种相同异或逻辑。

4.根据权利要求1所述一种基于AES算法的列混淆计算优化硬件实现方法，其特征在于，为每一所述相同异或逻辑配置一寄存器，包括：寄存器temp0，用于合并相同异或逻辑寄存器temp1，用于合并相同异或逻辑/>寄存器temp2，用于合并相同异或逻辑/>寄存器temp3，用于合并相同异或逻辑/>

5.根据权利要求4所述一种基于AES算法的列混淆计算优化硬件实现方法，其特征在于，所述重构的列混淆计算式为：

6.一种基于AES算法的列混淆计算优化硬件实现装置，其特征在于，所述装置包括：

存储器，用于存储重构的列混淆计算式，所述重构的列混淆计算式包括若干相同异或逻辑；

寄存器，用于计算所述相同异或逻辑，且每一所述相同异或逻辑对应一寄存器；

计算模块，用于根据寄存器的相同异或逻辑计算结果，结合所述重构的列混淆计算式，完成一次列混淆计算；

所述装置还包括分解与合并模块，用于对AES算法中的列混淆计算公式进行分解与合并，

形成包含有若干相同异或逻辑的表达式，其中，所述列混淆计算公式的分解与合并进一步包括：获取AES算法中经行变换得到的sate矩阵，将所述sate矩阵的每一列看作是有限域GF(2⁸)上的多项式，利用所述多项式得到实现列混淆计算的表达式，将所述实现列混淆计算的表达式进行分解与合并，形成包含有若干相同异或逻辑的重构的列混淆计算式；

所述分解与合并模块，还用于执行以下步骤：

获取实现列混淆计算的表达式为：

其中，a_0.x、a_1.x、a_2.x、a_3.x表示AES算法中sate矩阵的一列元素，b_0.x、b_1.x、b_2.x、b_3.x表示完成一次列混淆计算得到的一列元素；

对所述表达式的每一行均进行分解，得到如下相同异或逻辑：

将所述相同异或逻辑进行合并，得到重构的列混淆计算式。