CN116541320B - 一种智能io模块总线通讯方法、io模块、终端及介质 - Google Patents

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CN116541320B CN202310588200.2A CN202310588200A CN116541320B CN 116541320 B CN116541320 B CN 116541320B CN 202310588200 A CN202310588200 A CN 202310588200A CN 116541320 B CN116541320 B CN 116541320B
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Abstract

本申请涉及一种智能IO模块总线通讯方法、IO模块、终端及介质，属于IO通信领域，其方法包括：第一接线盒子的输入通信端口获取电平信号，并将所述电平信号通过总线通讯发送至第二接线盒子的输出通信端口；所述第一接线盒子包括若干输入通信端口，所述第二接线盒子包括若干输出通信端口，所述输入通信端口与所述输出通信端口一一对应；所述第二接线盒子接收所述电平信号，并根据所述电平信号控制与所述输入通信端口对应的所述第二接线盒子的输出通信端口的输出信号。本申请采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道。

Description

一种智能IO模块总线通讯方法、IO模块、终端及介质
技术领域
本申请涉及IO通信领域，尤其是涉及一种智能IO模块总线通讯方法、IO模块、终端及介质。
背景技术
IO总线模块是计算机系统中的一个重要组成部分，用于连接计算机主板上的各种输入输出设备。IO总线模块通常包括总线控制器和相关的接口电路，IO总线模块由多个IO通道组成，每个IO通道都是IO总线模块中的一个独立的输入/输出接口。IO总线模块通过提供通信接口、实现数据传输、设备控制和管理中断等功能，为计算机与外部设备的交互提供了关键的支持。
现有的IO总线模块有一个用于输入输出信号的接线盒子，由于IO通道的数量受到接线盒子的接口数量和接线方式的限制，故申请人认为，现有的IO总线模块不便于增加或减少IO通道。
发明内容
为了有利于IO总线模块增加或减少IO通道，本申请提供一种智能IO模块总线通讯方法、IO模块、终端及介质。
第一方面，本申请提供的一种智能IO模块总线通讯方法采用如下的技术方案：
一种智能IO模块总线通讯方法，包括：
第一接线盒子的输入通信端口获取电平信号，并将所述电平信号通过总线通讯发送至第二接线盒子的输出通信端口；所述第一接线盒子包括若干输入通信端口，所述第二接线盒子包括若干输出通信端口，所述输入通信端口与所述输出通信端口一一对应；
所述第二接线盒子接收所述电平信号，并根据所述电平信号控制与所述输入通信端口对应的所述第二接线盒子的输出通信端口的输出信号。
通过采用上述技术方案，采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道；除此之外，采用总线通讯的方式，便于有效避免单点故障和信号干扰，提高IO总线模块的可靠性。
可选的，所述电平信号包括高电平信号与低电平信号；
所述第二接线盒子接收所述电平信号，并根据所述电平信号控制与所述输入通信端口对应的所述第二接线盒子的输出通信端口的输出信号，包括：
若所述电平信号为高电平信号，所述第二接线盒子接收所述高电平信号，并将所述输出信号置为高电平；
若所述电平信号为低电平信号，所述第二接线盒子接收所述低电平信号，并将所述输出信号置为低电平。
通过采用上述技术方案，在电平信号为高电平信号时，则第二接线盒子将输出信号置为高电平；在电平信号为低电平信号时，则第二接线盒子将输出信号置为低电平，从而便于使电平信号与输出信号的状态同步，有效保证了信号的稳定性。
可选的，所述方法还包括：
若所述第一接线盒子的n个输入通信端口均获取到所述电平信号，则所述第一接线盒子将所有所述电平信号合并为总电平信号，并将所述总电平信号发送至第二接线盒子，所述n为大于1的整数；
所述第二接线盒子接收所述总电平信号，并将所述总电平信号进行分发，使所述第二接线盒子的n个所述输出通信端口接收到分电平信号；所述输出通信端口接收到的所述分电平信号与对应的输入通信端口传输的电平信号一致。
通过采用上述技术方案，将第一接线盒子的多个输入通信端口获取到的电平信号合并为一个总电平信号，并将总电平信号发送给第二接线盒子。在第二接线盒子中，总电平信号被分发到多个输出通信端口，且输出通信端口接收到的分电平信号与对应的输入通信端口传输的电平信号一致，实现了信号的集成和分发，便于减少不必要的信号传输和通信开销，有效提高了信号的传输效率。
可选的，在所述若所述第一接线盒子的n个输入通信端口均获取到所述电平信号，则所述第一接线盒子将所有所述电平信号合并为总电平信号之后，包括：
所述第一接线盒子基于每个所述输入通信端口的电平信号获取每个所述输入通信端口的输入数据流，并将所有所述输入数据流进行汇总，得到总数据流；
所述第一接线盒子将所述总数据流传输至预设的缓存处理器，使所述总数据流被缓存至所述缓存处理器。
通过采用上述技术方案，将总数据流传输至缓存处理器，便于对数据流进行存储和管理。
可选的，在所述第一接线盒子将所述总数据流传输至预设的缓存处理器，使所述总数据流被缓存至所述缓存处理器之后，包括：
所述缓存处理器判断所述总数据流是否被加密；
若所述总数据流被加密，所述缓存处理器对所述总数据流进行解密，得到原始数据流并存储。
通过采用上述技术方案，若总数据流被加密，缓存处理器则对总数据流进行解密并存储，从而便于对总数据流进行管理。
可选的，所述缓存处理器判断所述总数据流是否被加密，包括：
所述缓存处理器获取所述总数据流的头部信息，并判断所述头部信息中是否包含加密标识符；
若所述头部信息中包含加密标识符，所述缓存处理器判定所述总数据流被加密。
通过采用上述技术方案，根据总数据流的头部信息判断总数据流是否被加密，从而确定是否需要对总数据流进行解密操作，便于提高数据传输的安全性。
可选的，所述缓存处理器对所述总数据流进行解密，得到原始数据流并存储，包括：
所述缓存处理器获取密钥，并对所述密钥进行扩展，使所述密钥生成多个子密钥；
所述缓存处理器基于多个所述子密钥对所述总数据流进行多轮解密，得到原始数据流并存储。
通过采用上述技术方案，基于密钥的方式对总数据流进行解密，从而便于提高总数据流传输的安全性。
第二方面，本申请提供的一种智能IO模块采用如下的技术方案：
一种智能IO模块，包括第一接线盒子和第二接线盒子；所述第一接线盒子包括若干输入通信端口，所述第二接线盒子包括若干输出通信端口，所述输入通信端口与所述输出通信端口一一对应；
所述第一接线盒子的输入通信端口用于获取电平信号，并将所述电平信号通过总线通讯发送至第二接线盒子的输出通信端口；
与所述输入通信端口对应的所述第二接线盒子的输出通信端口用于接收所述电平信号，并根据所述电平信号控制输出信号。
通过采用上述技术方案，采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道；除此之外，采用总线通讯的方式，便于有效避免单点故障和信号干扰，提高IO模块的可靠性。
第三方面，本申请提供的一种智能IO模块总线通讯系统采用如下的技术方案：
一种智能IO模块总线通讯系统，包括存储器、处理器及存储在存储器中并能够在处理器上运行的计算机程序，所述处理器加载并执行计算机程序时，采用了上述的智能IO模块总线通讯方法。
通过采用上述技术方案，通过将上述的智能IO模块总线通讯方法生成计算机程序，并存储于存储器中，以被处理器加载并执行，从而，根据存储器及处理器制作智能IO模块总线通讯系统，方便使用。
第四方面，本申请提供的一种计算机可读存储介质采用如下的技术方案：
一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器加载并执行时，采用了上述的智能IO模块总线通讯方法。
通过采用上述技术方案，通过将上述的智能IO模块总线通讯方法生成计算机程序，并存储于计算机可读存储介质中，以被处理器加载并执行，通过计算机可读存储介质，方便计算机程序的可读及存储。
综上所述，本申请具有以下至少一种有益技术效果：
1．采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道；除此之外，采用总线通讯的方式，便于有效避免单点故障和信号干扰，提高IO总线模块的可靠性。
2．将第一接线盒子的多个输入通信端口获取到的电平信号合并为一个总电平信号，并将总电平信号发送给第二接线盒子。在第二接线盒子中，总电平信号被分发到多个输出通信端口，且输出通信端口接收到的分电平信号与对应的输入通信端口传输的电平信号一致，实现了信号的集成和分发，便于减少不必要的信号传输和通信开销，有效提高了信号的传输效率。
3．在电平信号为高电平信号时，则第二接线盒子将输出信号置为高电平；在电平信号为低电平信号时，则第二接线盒子将输出信号置为低电平，从而便于使电平信号与输出信号的状态同步，有效保证了信号的稳定性。
附图说明
图1是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图2是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图3是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图4是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图5是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图6是本申请实施例一种智能IO模块总线通讯方法的其中一种实施方式的流程示意图。
图7是本申请实施例一种智能IO模块的整体结构图。
附图标记说明：
1、第一接线盒子；2、第二接线盒子；3、输入通信端口；4、输出通信端口。
具体实施方式
以下结合附图1至7对本申请作进一步详细说明。
本申请实施例公开一种智能IO模块总线通讯方法。
参照图1，一种智能IO模块总线通讯方法包括如下步骤：
S101、第一接线盒子的输入通信端口获取电平信号，并将电平信号通过总线通讯发送至第二接线盒子的输出通信端口；第一接线盒子包括若干输入通信端口，第二接线盒子包括若干输出通信端口，输入通信端口与输出通信端口一一对应。
在本实施例中，IO模块包括第一接线盒子和第二接线盒子，其中第一接线盒子作为输入端，第二接线盒子作为输出端，且第一接线盒子通过RS485总线通讯将信号传输至第二接线盒子。
具体的，第一接线盒子包括8个输入通信端口，分别为X1、X2、X3、X4、X5、X6、X7、X8，第二接线盒子包括8个输出通信端口，分别为Y1、Y2、Y3、Y4、Y5、Y6、Y7、Y8。输入通信端口与输出通信端口一一对应，例如X1与Y1对应，X8与Y8对应。
电平信号为传感器传输至第一接线盒子的信号。
S102、第二接线盒子接收电平信号，并根据电平信号控制与输入通信端口对应的第二接线盒子的输出通信端口的输出信号。
第二接线盒子接收电平信号后，即根据电平信号控制输出信号。具体的，本实施例中的输出信号的信号状态与电平信号的信号状态一致。
本实施例的实施原理为：采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道；除此之外，采用总线通讯的方式，便于有效避免单点故障和信号干扰，提高IO总线模块的可靠性。
在本实施例的其中一种实施方式中，电平信号包括高电平信号与低电平信号，第二接线盒子接收电平信号，并根据电平信号控制与输入通信端口对应的第二接线盒子的输出通信端口的输出信号，包括如下步骤：
若电平信号为高电平信号，第二接线盒子接收高电平信号，并将输出信号置为高电平。
若电平信号为低电平信号，第二接线盒子接收低电平信号，并将输出信号置为低电平。
电平信号包括高电平信号和低电平信号，低电平信号通常表示传感器检测到了物理量，而高电平信号则表示传感器未检测到物理量。例如，温度传感器输出低电平信号表示当前温度低于温度阈值，输出高电平信号表示当前温度高于温度阈值。
若电平信号为高电平信号，则第二接线盒子将输出信号置为高电平；若电平信号为低电平信号，则第二接线盒子将输出信号置为低电平。
本实施方式提供的智能IO模块总线通讯方法，在电平信号为高电平信号时，则第二接线盒子将输出信号置为高电平；在电平信号为低电平信号时，则第二接线盒子将输出信号置为低电平，从而便于使电平信号与输出信号的状态同步，有效保证了信号的稳定性。
在本实施例的其中一种实施方式中，参照图2，一种智能IO模块总线通讯方法还包括如下步骤：
S201、若第一接线盒子的n个输入通信端口均获取到电平信号，则第一接线盒子将所有电平信号合并为总电平信号，并将总电平信号发送至第二接线盒子，n为大于1的整数。
在本实施例中，1＜n≤8，且n为整数。第一接线盒子将n个输入通信端口的电平信号合并为总电平信号，并将总电平信号发送至第二接线盒子，实现了将n路信号汇总为1路的效果，便于减少信号传输的延迟和抖动，提高信号传输的速度和稳定性。
S202、第二接线盒子接收总电平信号，并将总电平信号进行分发，使第二接线盒子的n个输出通信端口接收到分电平信号；输出通信端口接收到的分电平信号与对应的输入通信端口传输的电平信号一致。
第二接线盒子接收总点平信号，并对总点平信号进行分发，实现了在输出信号时，将1路信号分发为n路信号的效果，且每个输出通信端口接收到的分电平信号都与其对应的输入通信端口传输的电平信号一致，因此保证了信号的一致性和正确性。
本实施方式提供的智能IO模块总线通讯方法，将第一接线盒子的多个输入通信端口获取到的电平信号合并为一个总电平信号，并将总电平信号发送给第二接线盒子。在第二接线盒子中，总电平信号被分发到多个输出通信端口，且输出通信端口接收到的分电平信号与对应的输入通信端口传输的电平信号一致，实现了信号的集成和分发，便于减少不必要的信号传输和通信开销，有效提高了信号的传输效率。
在本实施例的其中一种实施方式中，参照图3，在若第一接线盒子的n个输入通信端口均获取到电平信号，则第一接线盒子将所有电平信号合并为总电平信号之后，包括如下步骤：
S301、第一接线盒子基于每个输入通信端口的电平信号获取每个输入通信端口的输入数据流，并将所有输入数据流进行汇总，得到总数据流。
电平信号是一种模拟信号，表示电压或电流的变化，用于传输模拟信号或数字信号。数据流是一种数字信号，由一系列离散的二进制数字组成，用于数据的传输和处理。电平信号可以用来表示数据流中的二进制数字。例如，将高电平表示为1，低电平表示为0，便可将电平信号转换为数据流；数据流可以通过编码方式转换为电平信号。例如，将数据流中的每个二进制数字映射为对应的电平信号，便可将数据流编码为电平信号。故可基于电平信号获取输入数据流，并将输入数据流进行汇总，得到总数据流。
S302、第一接线盒子将总数据流传输至预设的缓存处理器，使总数据流被缓存至缓存处理器。
缓存处理器是一种集成了缓存控制逻辑和处理器核心的芯片，主要包括缓存模块、缓存控制逻辑、处理器核心、总线接口等。其中，缓存模块用于存储常用数据和指令；缓存控制逻辑用于管理缓存模块的读写操作，实现数据的预取和替换等功能；处理器核心用于执行计算机指令和运算操作，通常包括算术逻辑单元、控制单元、寄存器等；总线接口用于与其他硬件设备进行数据交换和通信，通常包括存储器总线、外设总线等。
缓存处理器的主要作用是降低存储器访问的延迟，提高数据访问的速度和效率，从而提高计算机系统的整体性能。第一接线盒子将总数据流传输至缓存处理器，便于对总数据流进行存储和后续管理。
缓存处理器可以对总数据流进行以下操作：1.缓存：将总数据流缓存到内存或磁盘中，以便后续的查询和回放操作；2.存储：将总数据流存储到磁盘或其他存储介质中，以便长期保存和备份；3.查询：根据不同的查询条件，从缓存或存储中查询所需的总数据流，以便后续的数据处理和分析；4.回放：从缓存或存储中回放总数据流，以便进行历史数据分析和应用；5.压缩：对总数据流进行压缩，以减小数据存储和传输的开销；6.加密：对总数据流进行加密，以保证数据的安全性和隐私性；7.解密：对加密的总数据流进行解密，以恢复原始数据。
通过以上操作，缓存处理器可以对总数据流进行有效的管理和控制，从而为后续的数据处理和应用提供可靠的数据源和数据支持。
本实施方式提供的智能IO模块总线通讯方法，将总数据流传输至缓存处理器，便于对数据流进行存储和管理。
在本实施例的其中一种实施方式中，参照图4，在第一接线盒子将总数据流传输至预设的缓存处理器，使总数据流被缓存至缓存处理器之后，包括如下步骤：
S401、缓存处理器判断总数据流是否被加密。
在本实施例中，加密的总数据流的数据开头会被添加特定的数据头，以标识总数据流是否被加密，故缓存处理器可通过判断总数据流的数据开头是否存在数据头，以判断总数据流是否被加密。
S402、若总数据流被加密，缓存处理器对总数据流进行解密，得到原始数据流并存储。
若总数据流被加密，则缓存处理器基于预设的解密算法对总数据流进行解密，即可得到原始数据流，并将原始数据流进行存储。解密算法可以为散列算法、对称加密算法、非对称加密算法等。
本实施方式提供的智能IO模块总线通讯方法，若总数据流被加密，缓存处理器则对总数据流进行解密并存储，从而便于对总数据流进行管理。
在本实施例的其中一种实施方式中，参照图5，缓存处理器判断总数据流是否被加密，包括如下步骤：
S501、缓存处理器获取总数据流的头部信息，并判断头部信息中是否包含加密标识符。
缓存处理器可以通过读取总数据流的前几个字节来获取总数据流的头部信息。通常情况下，头部信息是固定长度。也可以将头部信息放在一个独立的文件中，缓存处理器在读取总数据流时，先读取头部文件，再读取总数据流，以此来获取头部信息。
具体的，头部信息主要包括以下内容：文件类型：用于标识总数据流的文件类型，比如文本文件、图片文件、音频文件、视频文件等；编码方式：用于标识总数据流的编码方式，比如UTF-8、GBK等；版本号：用于标识总数据流的版本号，方便后续的兼容性处理；数据长度：用于标识总数据流的数据长度，方便后续的数据处理；数据校验码：用于校验总数据流的完整性，防止数据被篡改或损坏；其他自定义的元数据：根据实际需要可以定义其他的元数据，比如作者信息、创建时间、修改时间等。
在获取到头部信息后，即可判断头部信息中是否存在加密标识符。
S502、若头部信息中包含加密标识符，缓存处理器判定总数据流被加密。
若头部信息中包含加密标识符，缓存处理器则判定总数据流被加密。
本实施方式提供的智能IO模块总线通讯方法，根据总数据流的头部信息判断总数据流是否被加密，从而确定是否需要对总数据流进行解密操作，便于提高数据传输的安全性。
在本实施例的其中一种实施方式中，参照图6，缓存处理器对总数据流进行解密，得到原始数据流并存储，包括如下步骤：
S601、缓存处理器获取密钥，并对密钥进行扩展，使密钥生成多个子密钥。
在本实施例中，对总数据流进行加密时，会使用密钥，在对数据加密后，即将密钥发送至缓存处理器，故缓存处理器即可获取密钥。
缓存处理器可通过密钥派生函数对密钥进行扩展，使密钥生成多个子密钥。密钥派生函数可以为PBKDF2函数、HKDF函数等。
S602、缓存处理器基于多个子密钥对总数据流进行多轮解密，得到原始数据流并存储。
缓存处理器使用多个子密钥对加密的总数据流进行多轮解密，得到原始的数据流，并将解密后的数据流存储在本地的缓存中。具体来说，缓存处理器会按照预设的解密算法和密钥扩展方式，使用多个子密钥对加密的总数据流进行解密，每轮解密都会得到一部分原始的数据流。经过多轮解密后，就可以得到完整的原始数据流。然后，缓存处理器将解密后的数据流存储在本地的缓存中，以便后续的处理和使用，便于加快数据的访问速度。
本实施方式提供的智能IO模块总线通讯方法，基于密钥的方式对总数据流进行解密，从而便于提高总数据流传输的安全性。
本申请实施例还公开一种智能IO模块。
参照图7，一种智能IO模块包括第一接线盒子1和第二接线盒子2；第一接线盒子1包括若干输入通信端口3，第二接线盒子2包括若干输出通信端口4，输入通信端口3与输出通信端口4一一对应；
第一接线盒子1的输入通信端口3用于获取电平信号，并将电平信号通过总线通讯发送至第二接线盒子2的输出通信端口4；
与输入通信端口3对应的第二接线盒子2的输出通信端口4用于接收电平信号，并根据电平信号控制输出信号。
本申请实施例一种智能IO模块的实施原理为：采用若干输入通信端口与若干输出通信端口一一对应的方式，便于增加或减少IO通道；除此之外，采用总线通讯的方式，便于有效避免单点故障和信号干扰，提高IO模块的可靠性。
本申请实施例还公开一种智能IO模块总线通讯系统，包括存储器、处理器以及存储在存储器中并能够在处理器上运行的计算机程序，其中，处理器执行计算机程序时，采用了上述实施例中的智能IO模块总线通讯方法。
其中，智能IO模块总线通讯系统可以采用台式电脑、笔记本电脑或者云端服务器等计算机设备，并且，智能IO模块总线通讯系统包括但不限于处理器以及存储器，例如，智能IO模块总线通讯系统还可以包括输入输出设备、网络接入设备以及总线等。
其中，处理器可以采用中央处理单元（CPU），当然，根据实际的使用情况，也可以采用其他通用处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现成可编程门阵列（FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，通用处理器可以采用微处理器或者任何常规的处理器等，本申请对此不做限制。
其中，存储器可以为智能IO模块总线通讯系统的内部存储单元，例如，智能IO模块总线通讯系统的硬盘或者内存，也可以为智能IO模块总线通讯系统的外部存储设备，例如，智能IO模块总线通讯系统上配备的插接式硬盘、智能存储卡（SMC）、安全数字卡（SD）或者闪存卡（FC）等，并且，存储器还可以为智能IO模块总线通讯系统的内部存储单元与外部存储设备的组合，存储器用于存储计算机程序以及智能IO模块总线通讯系统所需的其他程序和数据，存储器还可以用于暂时地存储已经输出或者将要输出的数据，本申请对此不做限制。
其中，通过本智能IO模块总线通讯系统，将上述实施例中的智能IO模块总线通讯方法存储于智能IO模块总线通讯系统的存储器中，并且，被加载并执行于智能IO模块总线通讯系统的处理器上，方便使用。
本申请实施例还公开一种计算机可读存储介质，并且，计算机可读存储介质存储有计算机程序，其中，计算机程序被处理器执行时，采用了上述实施例中的智能IO模块总线通讯方法。
其中，计算机程序可以存储于计算机可读介质中，计算机程序包括计算机程序代码，计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间件形式等，计算机可读介质包括能够携带计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器（ROM）、随机存取存储器（RAM）、电载波信号、电信信号以及软件分发介质等，需要说明的是，计算机可读介质包括但不限于上述元器件。
其中，通过本计算机可读存储介质，将上述实施例中的智能IO模块总线通讯方法存储于计算机可读存储介质中，并且，被加载并执行于处理器上，以方便上述方法的存储及应用。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (9)

1.一种智能IO模块总线通讯方法，其特征在于：包括：
第一接线盒子的输入通信端口获取电平信号，并将所述电平信号通过总线通讯发送至第二接线盒子的输出通信端口；所述第一接线盒子包括若干输入通信端口，所述第二接线盒子包括若干输出通信端口，所述输入通信端口与所述输出通信端口一一对应；
所述第二接线盒子接收所述电平信号，并根据所述电平信号控制与所述输入通信端口对应的所述第二接线盒子的输出通信端口的输出信号;
其中，所述方法还包括：
若所述第一接线盒子的n个输入通信端口均获取到所述电平信号，则所述第一接线盒子将所有所述电平信号合并为总电平信号，并将所述总电平信号发送至第二接线盒子，所述n为大于1的整数；
所述第二接线盒子接收所述总电平信号，并将所述总电平信号进行分发，使所述第二接线盒子的n个所述输出通信端口接收到分电平信号；所述输出通信端口接收到的所述分电平信号与对应的输入通信端口传输的电平信号一致。
2.根据权利要求1所述的一种智能IO模块总线通讯方法，其特征在于，所述电平信号包括高电平信号与低电平信号；
所述第二接线盒子接收所述电平信号，并根据所述电平信号控制与所述输入通信端口对应的所述第二接线盒子的输出通信端口的输出信号，包括：
若所述电平信号为高电平信号，所述第二接线盒子接收所述高电平信号，并将所述输出信号置为高电平；
若所述电平信号为低电平信号，所述第二接线盒子接收所述低电平信号，并将所述输出信号置为低电平。
3.根据权利要求1所述的一种智能IO模块总线通讯方法，其特征在于，在所述若所述第一接线盒子的n个输入通信端口均获取到所述电平信号，则所述第一接线盒子将所有所述电平信号合并为总电平信号之后，包括：
所述第一接线盒子基于每个所述输入通信端口的电平信号获取每个所述输入通信端口的输入数据流，并将所有所述输入数据流进行汇总，得到总数据流；
所述第一接线盒子将所述总数据流传输至预设的缓存处理器，使所述总数据流被缓存至所述缓存处理器。
4.根据权利要求3所述的一种智能IO模块总线通讯方法，其特征在于，在所述第一接线盒子将所述总数据流传输至预设的缓存处理器，使所述总数据流被缓存至所述缓存处理器之后，包括：
所述缓存处理器判断所述总数据流是否被加密；
若所述总数据流被加密，所述缓存处理器对所述总数据流进行解密，得到原始数据流并存储。
5.根据权利要求4所述的一种智能IO模块总线通讯方法，其特征在于，所述缓存处理器判断所述总数据流是否被加密，包括：
所述缓存处理器获取所述总数据流的头部信息，并判断所述头部信息中是否包含加密标识符；
若所述头部信息中包含加密标识符，所述缓存处理器判定所述总数据流被加密。
6.根据权利要求4所述的一种智能IO模块总线通讯方法，其特征在于，所述缓存处理器对所述总数据流进行解密，得到原始数据流并存储，包括：
所述缓存处理器获取密钥，并对所述密钥进行扩展，使所述密钥生成多个子密钥；
所述缓存处理器基于多个所述子密钥对所述总数据流进行多轮解密，得到原始数据流并存储。
7.一种智能IO模块，应用权利要求1至6中任一项所述的智能IO模块总线通讯方法，其特征在于：包括第一接线盒子(1)和第二接线盒子(2)；所述第一接线盒子(1)包括若干输入通信端口(3)，所述第二接线盒子(2)包括若干输出通信端口(4)，所述输入通信端口(3)与所述输出通信端口(4)一一对应；
所述第一接线盒子(1)的输入通信端口(3)用于获取电平信号，并将所述电平信号通过总线通讯发送至第二接线盒子(2)的输出通信端口(4)；
与所述输入通信端口(3)对应的所述第二接线盒子(2)的输出通信端口(4)用于接收所述电平信号，并根据所述电平信号控制输出信号。
8.一种智能IO模块总线通讯系统，包括存储器、处理器及存储在存储器中并能够在处理器上运行的计算机程序，其特征在于，所述处理器加载并执行计算机程序时，采用了权利要求1至6中任一项所述的方法。
9.一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，其特征在于，所述计算机程序被处理器加载并执行时，采用了权利要求1至6中任一项所述的方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117149687B (zh) * 2023-09-05 2024-04-09 浙江东开半导体科技有限公司 一种信号中转保障装置
CN117978811B (zh) * 2024-03-29 2024-05-31 苏州元脑智能科技有限公司 映射关系的确定方法及系统、存储介质及电子装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460339A (zh) * 2009-05-12 2012-05-16 雷蒙德·约翰·佩托 电机控制器及相关方法
CN202230195U (zh) * 2011-05-25 2012-05-23 湖南省电力公司科学研究院 智能变电站光纤式电能表带负荷检测装置
CN202472640U (zh) * 2012-03-06 2012-10-03 中国电子科技集团公司第三十八研究所 基于标准总线的高速交换模块
CN205318319U (zh) * 2015-12-07 2016-06-15 陕西工业职业技术学院 一种用于台式计算机的应急供电电源
CN105785306A (zh) * 2015-03-23 2016-07-20 国家电网公司 一种电压互感器在线群校准方法及装置
CN111061659A (zh) * 2019-11-07 2020-04-24 苏州浪潮智能科技有限公司 一种总线切换方法及相关装置
CN112732609A (zh) * 2021-01-14 2021-04-30 苏州浪潮智能科技有限公司 一种服务器通讯接口的设计方法、装置、设备及可读介质
CN113268443A (zh) * 2021-06-09 2021-08-17 北京车和家信息技术有限公司 Smi总线通信方法、装置、电子设备和介质
CN114157036A (zh) * 2021-12-09 2022-03-08 广东电网有限责任公司广州供电局 一种带电磁防护功能的输电线路带电作业机器人控制系统
CN114253898A (zh) * 2021-12-27 2022-03-29 上海集成电路研发中心有限公司 总线装置及数据读写电路
CN217279332U (zh) * 2022-04-21 2022-08-23 深圳市恒昱控制技术有限公司 可配置io控制卡及控制装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8527698B2 (en) * 2010-06-22 2013-09-03 Lsi Corporation Parity-based raid system configured to protect against data corruption caused by the occurrence of write holes
KR20190061937A (ko) * 2017-11-28 2019-06-05 엘지전자 주식회사 태양광 모듈 및 이를 구비하는 태양광 시스템

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460339A (zh) * 2009-05-12 2012-05-16 雷蒙德·约翰·佩托 电机控制器及相关方法
CN202230195U (zh) * 2011-05-25 2012-05-23 湖南省电力公司科学研究院 智能变电站光纤式电能表带负荷检测装置
CN202472640U (zh) * 2012-03-06 2012-10-03 中国电子科技集团公司第三十八研究所 基于标准总线的高速交换模块
CN105785306A (zh) * 2015-03-23 2016-07-20 国家电网公司 一种电压互感器在线群校准方法及装置
CN205318319U (zh) * 2015-12-07 2016-06-15 陕西工业职业技术学院 一种用于台式计算机的应急供电电源
CN111061659A (zh) * 2019-11-07 2020-04-24 苏州浪潮智能科技有限公司 一种总线切换方法及相关装置
CN112732609A (zh) * 2021-01-14 2021-04-30 苏州浪潮智能科技有限公司 一种服务器通讯接口的设计方法、装置、设备及可读介质
CN113268443A (zh) * 2021-06-09 2021-08-17 北京车和家信息技术有限公司 Smi总线通信方法、装置、电子设备和介质
CN114157036A (zh) * 2021-12-09 2022-03-08 广东电网有限责任公司广州供电局 一种带电磁防护功能的输电线路带电作业机器人控制系统
CN114253898A (zh) * 2021-12-27 2022-03-29 上海集成电路研发中心有限公司 总线装置及数据读写电路
CN217279332U (zh) * 2022-04-21 2022-08-23 深圳市恒昱控制技术有限公司 可配置io控制卡及控制装置

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Accelerate high speed IO design closure with distributed chip IO interconnect model;Yun Dai等;2013 IEEE 22nd Conference on Electrical Performance of Electronic Packaging and Systems;全文 *
Optimal scale sizes in input-output allocative data envelopment analysis models;Haghighatpisheh, Hajar等;ANNALS OF OPERATIONS RESEARCH;第315卷(第2期);全文 *
基于TCN网络的远程输入输出设备的研究;杨鹏;王立德;严翔;申萍;王坤;;机车电传动;第2013卷(第03期);全文 *
用于反熔丝型FPGA的多电平IO端口电路设计;蔺旭辉等;电子与封装;第17卷(第8期);全文 *
网络处理器的分析与研究;谭章熹等;软件学报;第2003卷(第02期);全文 *

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