CN116529858A - 常开型具有p型栅极的基于氮化镓的晶体管 - Google Patents

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Abstract

一种半导体器件(100)包括阈值电位在‑10伏至‑0.5伏之间的基于氮化镓的低阈值耗尽型晶体管(即GaN FET)(102)。GaN FET(102)具有支撑二维电子气(即2DEG)(114)的包括镓和氮的III‑N族半导体材料的沟道层(108)。GaN FET(102)在沟道层(108)之上具有包括铝和氮的III‑N族半导体材料的阻挡层(112)。GaN FET(102)进一步具有包括镓和氮的III‑N族半导体材料的p型栅极(124)。栅极(124)的与阻挡层(112)相邻的底表面(136)不延伸超出阻挡层(112)的与沟道层(108)相对的顶表面(138)。GaN FET(102)在栅极(124)与阻挡层(112)之间没有电介质层。

Description

常开型具有P型栅极的基于氮化镓的晶体管
本文涉及半导体器件领域。更具体地但不排他地，本文涉及半导体器件中的氮化镓晶体管。
背景技术
常开型基于氮化镓的场效应晶体管(即GaN FET)可用于功率开关应用。常开型GaNFET也称为耗尽型GaN FET。耗尽型GaN FET通常在栅极与阻挡层之间具有电介质材料(如氮化硅、二氧化硅和/或氧化铝)的栅极绝缘体膜，以减少栅极泄漏并确保产品可靠性。对于功率开关应用，期望的是常关型操作，也称为增强型操作。常开型GaN FET可以在共源共栅电路中与低电压硅晶体管配对以在常关模式下操作。在共源共栅电路中，GaN FET和硅晶体管串联连接。用于接通GaN FET的GaN FET的阈值电位(即栅极上相对于源极的偏置电位)通常是量值高于10伏的负电压。Si晶体管的尺寸主要由常开型GaN FET的阈值电压的量值决定，其中更大量值的阈值电位需要更大的硅晶体管，导致成本更高、总导通电阻贡献增加并且给定封装物内GaN晶体管的可用空间减少。
发明内容
本文介绍了包括基于氮化镓的低阈值耗尽型晶体管GaN FET的半导体器件。GaNFET具有支撑二维电子层(通常称为二维电子气(即2DEG))的包括镓和氮的III-N族半导体材料的沟道层。GaN FET在沟道层上方具有包括铝和氮的III-N族半导体材料的阻挡层。GaNFET进一步具有包括镓和氮的III-N族半导体材料的p型栅极。栅极的与阻挡层相邻的底表面不延伸超出阻挡层的与沟道层相对的顶表面。GaN FET在栅极与阻挡层之间没有电介质层。
附图说明
图1A至图1K是在形成阶段中描绘的包括低阈值耗尽型氮化镓场效应晶体管的示例半导体器件的截面。
图2是包括低阈值耗尽型氮化镓场效应晶体管和硅金属氧化物半导体场效应晶体管的示例半导体器件的俯视图。
图3是包括低阈值耗尽型氮化镓场效应晶体管和硅金属氧化物半导体场效应晶体管的示例半导体器件的电路示意图。
具体实施方式
参考附图来描述本文。附图不是按比例绘制的并且仅为了阐释本文而提供。下文将参考用于阐释目的的示例应用来描述本文的若干方面。阐述了许多具体细节、关系和方法以提供对本文的理解。本文不受限于所展示的动作或事件的顺序，因为一些动作可能以不同的顺序发生和/或与其他动作或事件同时发生。此外，并非需要所有所展示的动作或事件来实施根据本文的方法。
此外，尽管本文展示的一些实施例是以其中各个区具有深度和宽度的二维视图来示出，但这些区仅是对实际上为三维结构的器件的一部分的展示。相应地，当在实际器件上制造时，这些区将具有三个维度，包括长度、宽度和深度。此外，虽然本发明是通过涉及有源器件的实施例来阐释的，但这些阐释并不是对本发明的范围或适用性的限制。本发明的有源器件不限于所展示的物理结构。包含这些结构是为了例示本发明对当前优选实施例的实用性和应用。
半导体器件包括基于氮化镓的低阈值耗尽型晶体管GaN FET。GaN FET具有支撑二维电子层(通常称为二维电子气(即2DEG))的包括镓和氮的III-N族半导体材料的沟道层。GaN FET在沟道层上方具有包括铝和氮的III-N族半导体材料的阻挡层。GaN FET进一步具有包括镓和氮的III-N族半导体材料的p型栅极。栅极的与阻挡层相邻的底表面不延伸超出阻挡层的与沟道层相对的顶表面。在栅极与阻挡层之间没有电介质层。GaN FET具有在-10伏至-0.1伏之间的栅-源阈值电位，本文中称为阈值电位。
为了本说明的目的，术语“III-N”是指这样的半导体材料：第III族元素(例如，铝、镓和铟，以及可能的硼)提供半导体材料中的一部分原子并且氮原子提供半导体材料中的另一部分原子。III-N族半导体材料的示例是氮化镓、氮化硼镓、氮化铝镓、氮化铟和氮化铟铝镓。描述材料的元素化学式的术语并不暗示元素的特定化学计量学。例如，氮化铝镓可以写成AlGaN，其覆盖铝和镓的一系列相对比例。
应当注意，本文中可以使用术语如顶部、底部、之上、上方和下方。这些术语不限制结构或元件的位置或取向，而是提供结构或元件之间的空间关系。术语“横向”和“横向地”是指平行于沟道层的顶表面的平面的方向。
图1A至图1K是在形成阶段中描绘的包括低阈值耗尽型氮化镓场效应晶体管102(在此示例中被称为GaN FET 102)的示例半导体器件100的截面。参考图1A，半导体器件100可以形成在衬底104(如硅晶片片、蓝宝石晶片片或碳化硅晶片片)上。
可以在衬底104上形成由一层或多层III-N族半导体材料构成的缓冲层106。在此示例的其中衬底104被实施为硅晶片或蓝宝石晶片的形式中，缓冲层106可以包括具有包含铝的遵循化学计量学的成核层，以匹配衬底104的晶格常数。缓冲层106可以进一步包括具有降低的铝含量的氮化镓铝子层，最终形成非故意掺杂的氮化镓层。硅或蓝宝石上的缓冲层106可以为1微米至几微米厚。在此示例的其中衬底104被实施为碳化硅晶片的形式中，由于氮化镓与碳化硅之间6的晶格常数匹配更近，缓冲层106可以更薄。缓冲层106可以通过带有用于形成成核层和子层的若干操作的缓冲层金属有机气相外延(即MOVPE)工艺形成。缓冲层106与GaN FET 102的区域重叠。
参考图1B，III-N族半导体材料的沟道层108形成在缓冲层106上。沟道层108包含镓和氮，并且可以主要包含氮化镓，以及可选的微量的其他第III族元素，如铝或铟。沟道层108可以使用在图1B中分别标记为“Ga试剂”和“N试剂”的含镓气体试剂和含氮气体试剂通过沟道层MOVPE工艺来形成。在沟道层MOVPE工艺期间，衬底104可以被加热到900℃至1100℃。含镓气体试剂可以被实施为例如三甲基镓或三乙基镓。含氮气体试剂可以被实施为例如氨、肼或1，1-二甲基肼。沟道层MOVPE工艺使用在图1B中标记为“H2载体”的载气。载气可以主要包括氢气，或者可以包括氢气和另一种气体如氮气。举例来说，沟道层108可以为1纳米至10纳米厚。在此示例的替代形式中，沟道层108可以作为缓冲层106的最后部分形成。在GaN FET 102的操作期间，沟道层支撑2DEG。
参考图1C，可以在沟道层108上形成III-N族半导体材料的可选的高带隙子层110。高带隙子层110主要包含铝和氮，以提供比随后形成的阻挡层112(在图1D中示出)更高的带隙。在此示例的一些形式中，高带隙子层110可以主要由氮化铝和微量的其他第III族元素如镓组成。
高带隙子层110可以使用在图1C中分别标记为“Al试剂”和“N试剂”的含铝气体试剂和含氮气体试剂通过高带隙层MOVPE工艺形成。含铝气体试剂可以被实施为例如三甲基铝或三乙基铝。含氮气体试剂可以被实施为例如氨、肼或1，1-二甲基肼，如参考形成沟道层108所述。在高带隙层MOVPE工艺期间，衬底104可以被加热到900℃至1100℃。高带隙层MOVPE工艺使用在图1C中标记为“H2载体”的载气。载气可以主要包括氢气，或者可以包括氢气和另一种气体如氮气。举例来说，高带隙子层110可以为0.5纳米至3纳米厚。如果形成，则可选的高带隙子层11 0可以通过在沟道层108中提供更深的量子阱来改进随后形成的2DEG114(在图1D中示出)中的电荷约束，从而有利地在2DEG 114中提供增加的自由电荷载流子密度。
参考图1D，III-N族半导体材料的阻挡层112形成在沟道层108上方、在可选的高带隙子层110(如果存在的话)上。阻挡层11 2包含铝和氮。在此示例的一种形式中，阻挡层112可以包含镓，其原子百分比低于铝。在此示例的另一种形式中，阻挡层112可以具有在几个原子百分比内的遵循化学计量学的Al.83In.17N，这提供了与氮化镓接近的晶格匹配。在另一种形式中，阻挡层112可以包含镓和铟；镓可以改进阻挡层112中铟的均匀性。阻挡层112可以具有1纳米至60纳米的厚度。
阻挡层112可以使用在图1D中分别标记为“Al试剂”和“N试剂”的含铝气体试剂和含氮气体试剂通过阻挡层MOVPE工艺形成。含铝气体试剂可以被实施为例如三甲基铝或三乙基铝。含氮气体试剂可以被实施为例如氨、肼或1，1-二甲基肼，如参考形成沟道层108所述。
在此示例的其中阻挡层112包含镓的形式中，阻挡层MOVPE工艺使用在图1D中标记为“Ga试剂”的含镓气体试剂。含镓气体试剂可以被实施为三甲基镓或三乙基镓，如参考形成沟道层108所述。在此示例的其中阻挡层112包含铟的形式中，阻挡层MOVPE工艺使用在图1D中标记为“In试剂”的含铟气体试剂。含铟气体试剂可以被实施为例如三甲基铟或三乙基铟。阻挡层MOVPE工艺使用在图1D中标记为“H2载体”的载气。载气可以主要包括氢气，或者可以包括氢气和另一种气体如氮气。在阻挡层MOVPE工艺期间，衬底104可以被加热到900℃至1100℃。
阻挡层1 12在沟道层108中与阻挡层11 2相邻处诱导2DEG 114。阻挡层112的化学计量学和厚度可以提供3×1012cm-2至2×1013cm-2的自由电荷载流子密度，从而为GaN FET102提供期望的导通状态电阻。
参考图1E，可以在阻挡层112上形成可选的蚀刻停止层116。蚀刻停止层116具有比阻挡层112更高的铝含量。蚀刻停止层116可以主要包含氮化铝半导体材料。蚀刻停止层116可以为0.5纳米至3纳米厚，并且可以通过与用于形成高带隙子层110的高带隙层MOVPE工艺类似的蚀刻停止MOVPE工艺来形成。蚀刻停止层116可以在随后的栅极蚀刻过程期间有利地减少或消除对阻挡层112的蚀刻。
参考图1F，p型III-N族半导体材料的栅极层118形成在阻挡层112之上、在可选的蚀刻停止层116(如果存在的话)上。栅极层118可以主要包含氮化镓、具有镁掺杂剂以提供p型导电性。在此示例的一些形式中，栅极层118可以包含小于10原子百分比的其他第III族元素，如铝或铟。
栅极层118可以使用在图1F中分别标记为“Ga试剂”、“N试剂”和“Mg试剂”的含镓气体试剂、含氮气体试剂和p型掺杂剂气体试剂通过栅极层MOVPE工艺形成。含镓气体试剂可以被实施为例如三甲基镓或三乙基镓。含氮气体试剂可以被实施为例如氨、肼或1，1-二甲基肼，如参考形成沟道层108所述。举例来说，p型掺杂剂气体试剂可以被实施为双(环戊二烯基)镁。含镁气体试剂的其他来源也在此示例的范围内。此外，除镁之外的用于提供p型掺杂剂的p型掺杂剂气体的其他实施方案也在此示例的范围内。在此示例的其中p型掺杂剂被实施为镁的形式中，栅极层11 8中的镁浓度可以是1×1017cm-3至1×1020cm-3，以便为GaNFET 102提供期望的阈值电位。
在此示例的其中栅极层118包含铝的形式中，栅极层MOVPE工艺使用在图1F中标记为“Al试剂”的含铝气体试剂。含铝气体试剂可以被实施为三甲基铝或三乙基铝，如参考形成阻挡层112所述。在此示例的其中栅极层118包含铟的形式中，栅极层MOVPE工艺使用在图1F中标记为“In试剂”的含铟气体试剂。含铟气体试剂可以被实施为三甲基铟或三乙基铟，如参考形成阻挡层112所述。栅极层MOVPE工艺使用在图1F中标记为“H2载体”的载气。载气可以主要包括氢气，或者可以包括氢气和另一种气体如氮气。在栅极层MOVPE工艺期间，衬底104可以被加热到900℃至1100℃。
栅极层118可以为5纳米至500纳米厚，以便为GaN FET 102提供期望的阈值电位。由于栅极层11 8的功函数降低了沟道层108中的量子阱，所以栅极层11 8将2DEG 114中的自由电荷载流子密度降低了百分之25至百分之99。在形成栅极层118之后，2DEG 114保持电子的有限自由电荷载流子密度。
参考图1G，在栅极层118上形成有栅极掩模120。栅极掩模覆盖栅极层118的用于随后形成的栅极124(在图1H中示出)的区域。在此示例的一种形式中，栅极掩模120可以包括通过光刻工艺直接形成的光刻胶。栅极掩模120可以包括在光刻胶下方的有机减反射材料，如底部减反射涂覆(即BARC)层。BARC层可以在光刻工艺完成之后被图案化。在此示例的另一种形式中，栅极掩模120可以包含无机硬掩模材料，如二氧化硅或氮化硅。在另一种形式中，栅极掩模120可以包含金属硬掩模材料，如镍。硬掩模材料(无机的或金属)可以如下来图案化：在硬掩模材料之上形成光刻胶图案，然后使用离子铣削工艺或利用氟自由基的反应离子蚀刻(即RIE)工艺来蚀刻硬掩模材料。栅极掩模120中的硬掩模材料可以提供对栅极124的横向尺寸的改进的控制。
参考图1H，栅极蚀刻过程122移除栅极掩模120露出的栅极层118，留下在栅极掩模120下方的栅极层118以形成栅极124。栅极蚀刻过程122可以在电感耦合等离子体(即ICP)蚀刻机中进行，该蚀刻机产生含有化学反应性中性物质、离子和电子的等离子体。栅极蚀刻过程122包括化学蚀刻剂物质、物理蚀刻剂物质和铝钝化物质。化学蚀刻剂物质可以被实施为例如溴自由基或在图1H中标记为“C1”的氯自由基。氯自由基可以由氯气、四氯化硅、三氯化硼或其组合提供。溴自由基可以由例如三溴化硼提供。
物理蚀刻剂物质可以由一种或多种离子物质实施。物理蚀刻剂物质的示例包括氟离子、稀有气体离子(如氩离子或氦离子)和氧离子。物理蚀刻剂物质中的其他离子物质也在此示例的范围内。氟离子可以由例如六氟化硅、四氟化碳或三氟化氮提供。稀有气体离子可以由氩气或氦气提供。氧离子可以由例如氧气或一氧化碳气体提供。物理蚀刻剂物质在图1H中标记为“P”，以表示物理蚀刻剂物质，并且可以包括多种离子物质。
铝钝化物质可以被实施为氟自由基或在图1H中标记为“O”的氧自由基。氧自由基可以由氧气提供。氟自由基可以由例如六氟化硅、四氟化碳或三氟化氮提供。
化学蚀刻剂物质与栅极层118中的镓原子和氮原子结合。物理蚀刻剂物质撞击栅极层11 8并赋予足够的能量以促进与化学蚀刻剂物质结合的镓原子和氮原子从栅极层118分离。通过ICP蚀刻机来移除从栅极层118分离的镓原子和氮原子。ICP蚀刻机具有用于形成产生化学蚀刻剂物质、物理蚀刻剂物质和铝钝化物质的等离子体的第一电源、以及用于独立地控制等离子体与衬底104之间的电位差的第二电源。举例来说，对于150毫米晶片，第一电源可以在250瓦至500瓦的功率下操作。第二电源可以被调整为最初以20瓦至100瓦操作，以提供足以促进镓原子和氮原子从栅极层118分离的物理蚀刻剂物质撞击能量。随着栅极蚀刻过程122接近完成，第二电源的功率水平可以降低到20瓦至50瓦以减少为化学反应提供的能量，这与镓的移除相比更显著地减少了铝的移除，从而提供蚀刻选择性。因此，降低第二电源的功率水平可以相对于栅极层118降低蚀刻停止层116(如果存在的话)或阻挡层112(如果不存在蚀刻停止层116)的蚀刻速率，因为栅极层118比蚀刻停止层116和阻挡层112包含更多的镓和更少的铝。
栅极蚀刻过程122可以在10毫托至50毫托的压力下进行，以改进蚀刻选择性。铝钝化物质通过优先与蚀刻停止层116(如果存在的话)或阻挡层112(如果不存在蚀刻停止层116)中的铝结合，来进一步改进蚀刻选择性，从而最小化可用于使化学蚀刻剂物质与镓和氮反应的位点。因此，栅极蚀刻过程122可以完全移除栅极掩模120露出的栅极层118，而不移除显著量的蚀刻停止层116或阻挡层112。图1H描绘了已完成一部分的栅极蚀刻过程122。
2DEG 114包括在栅极124下方的沟道区126。随着栅极层118被移除，沟道区中的自由电荷载流子密度保持在参考图1F所描述的低值，因为栅极层11 8的厚度在栅极124中保持恒定。
2DEG 114包括与沟道区126相邻的接入区128。随着栅极层118被移除，2DEG114中的自由电荷载流子密度在接入区128中增加，因为栅极层1 1 8的厚度在栅极124之外减小。
2DEG 114在用于GaN FET 102的源极的区域中包括源极区130。源极区130通过接入区128之一与沟道区126横向分离。2DEG 114在用于GaN FET 102的漏极的区域中包括漏极区132。漏极区132通过另一个接入区128与沟道区126横向分离，并且位置与源极区130相对。
参考图1I，在移除栅极124之外的栅极层118之后，栅极蚀刻过程122可以通过过蚀刻步骤继续。降低第二电源的功率水平并提供铝钝化物质可以有利地使得能够跨衬底104完全移除栅极层118(尽管跨衬底104的栅极层118的厚度发生变化)，而不移除显著量的蚀刻停止层116或阻挡层112。
接入区128中的2DEG 114的自由电荷载流子密度可以增加到与在形成栅极层1 18之前的自由电荷载流子密度相当的值。接入区128中的2DEG 114的自由电荷载流子密度可以是3×1012cm-2至2×1013cm-2，以便为GaN FET 102提供期望的导通状态电阻。2DEG 114的沟道区126保留了非零密度的电子，为接入区128中的2DEG 114的自由电荷载流子密度的百分之1至百分之75。
随后移除栅极掩模120。栅极掩模120中的光刻胶和其他有机材料可以通过氧等离子体工艺、湿法蚀刻工艺或两者的组合来移除。栅极掩模120中的无机硬掩模材料可以通过例如使用氟自由基的RIE工艺或使用氢氟酸水溶液的湿法蚀刻工艺来移除。栅极掩模120中的金属可以通过使用硝酸、乙酸和硫酸的组合或氯化铁溶液的湿法蚀刻工艺来移除。
栅极蚀刻过程122和栅极掩模120的移除可以从栅极124移除可忽略的量的栅极层118，或者可以不从栅极124移除栅极层118，使得栅极124可以为5纳米至500纳米厚。
参考图1J，可以在阻挡层112之上与栅极124相邻处形成电介质层134。电介质层134可以包含二氧化硅、氮化硅、氧化铝或其任何组合的一个或多个子层。举例来说，电介质层134可以通过一种或多种低压化学气相沉积(即LPCVD)工艺、等离子体增强化学气相淀积(即PECVD)工艺、高密度等离子体(即HDP)工艺或原子层沉积(即ALD)工艺形成。电介质层134可以有利地保护阻挡层112免于物理或化学退化。电介质层134可以在栅极124上延伸，如图1J所描绘。
栅极124的与阻挡层112相邻的底表面136不延伸超出阻挡层112的与沟道层108相对的顶表面138，从而有利地使得能够在不使用会增加制造成本和复杂性的栅极凹陷蚀刻的情况下形成GaN FET 102。GaN FET在栅极124与阻挡层112之间没有任何电介质材料，从而有利地使得能够在不形成也会增加制造成本和复杂性的栅极电介质层的情况下形成GaNFET 102。GaN FET没有与栅极124邻近的在栅极124的底表面136之上延伸的III-N族半导体材料，从而有利地使得能够在不形成会进一步增加制造成本和复杂性的再生长阻挡层的情况下形成GaN FET 102。
参考图1K，栅极触点140穿过电介质层134形成，从而接触到栅极124。栅极触点140可以与穿过电介质层134的开口对准，如图1K所描绘，或者可以在开口周围的电介质层134上部分地延伸。源极触点142穿过电介质层134和阻挡层112形成，从而在源极区130处接触到2DEG 114。漏极触点144穿过电介质层134和阻挡层112形成，从而在漏极区132处接触到2DEG 114。栅极触点140、源极触点142和漏极触点144是导电的，并且可以包含一种或多种金属，如钛、钨或铝，或者可以包含其他导电材料，如碳纳米管或石墨烯。
在GaN FET 102的操作期间，相对于源极触点142向漏极触点144施加正电压偏压，而相对于源极触点142向栅极触点140施加负电压偏压。施加到栅极触点140的负电压偏压是足够负的，使得2DEG 114的沟道区126中的电子的自由电荷载流子密度基本上为零，例如，沟道区126中的电子的自由电荷载流子密度比2DEG114的接入区128中的电子的自由电荷载流子密度小至少四个数量级。栅极124据称被加偏压到低于阈值。因为沟道区126中的电子的自由电荷载流子密度基本上为零，所以基本上没有电流，例如，每微米的沟道区126宽度小于10微安/从漏极触点144流动通过GaN FET 102而流到源极触点142。当栅极124被加偏压到低于阈值时，GaN FET 102处于关断状态。
在GaN FET 102的操作期间，施加到栅极触点140的电压偏压增加到高于阈值电位(在-10伏至-0.1伏之间)，使得电子在沟道区126中累积。栅极124据称被加偏压到高于阈值。在栅极124被加偏压到高于阈值时，相对于源极触点142向漏极触点144施加正电压偏压使得电流从漏极触点144流动通过GaN FET 102而流到源极触点142。当栅极124被加偏压到高于阈值时，GaN FET 102处于导通状态。例如，与阈值电位在-50伏至-20伏之间的GaN FET所需的驱动器相比，阈值电位在-10伏至-0.1伏之间可以有利地使得能够使用更小的驱动器来将偏置电压施加到栅极触点140。
图2是示例半导体器件200的俯视图并且图3是其电路示意图，所述示例半导体器件包括低阈值耗尽型氮化镓场效应晶体管202(在此示例中称为GaN FET 202)，以及串联连接到GaN FET 202的硅金属氧化物半导体场效应晶体管(即MOSFET)246。半导体器件200可以可选地包括连接到GaN FET 202和MOSFET 246的驱动器集成电路(即IC)248。半导体器件200可以处于无引线四方扁平(即quad natpack no-leads)(即QFN)封装物中，如图2所描绘，或者可以被封装在另一种封装物类型中。将包封材料250从图3中的GaN FET 202、MOSFET 246和驱动器IC 248上移除。半导体器件200具有提供与外部部件(未示出)的连接的外部引线252。GaN FET 202的漏极触点244通过线键合254连接到外部引线252的漏极引线252a。GaN FET 202的源极触点242通过额外的线键合254连接到MOSFET 246的漏极端子256。MOSFET 246的源极端子258通过另外的线键合254连接到外部引线252的源极引线252b。在此示例中，驱动器IC 248可以连接到GaN FET 202的栅极触点240和MOSFET 246的栅极端子260。可替代地，MOSFET 246的栅极端子260可以连接到外部引线252之一。驱动器IC 248的输入端子262通过另外的线键合254连接到外部引线252的控制引线252c。
GaN FET 202具有如图1K所示的结构，并且具有在-10伏至-0.5伏之间的阈值电位。在半导体器件200的操作期间，MOSFET 246在与GaN FET 202的阈值电位的量值相对应的漏-源电位差下操作。与具有阈值电位在-50伏至-20伏之间的GaN FET的可比半导体器件相比，阈值电位在-10伏至-0.5伏之间使得MOSFET 246的尺寸更小。作为举例，MOSFET 246可以比阈值电位为-30伏的GaN FET所需的MOSFET小2至5倍。MOSFET 246具有更小的尺寸可以有利地为半导体器件200提供更低的成本。
虽然上文已经描述了本文的各种实施例，但它们仅以举例方式呈现，而非限制。在不脱离本文的精神或范围的情况下，可以根据本文的说明对所描述的实施例进行许多改变。因此，本发明的广度和范围不受任何以上所描述的实施例的限制。相反，本文的范围是根据以下权利要求及其等同物限定的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
耗尽型氮化镓场效应晶体管(即GaN FET)，其包括：
III-N族半导体材料的沟道层，所述沟道层包含镓和氮；
在所述沟道层之上的III-N族半导体材料的阻挡层，所述阻挡层包含铝和氮：
在所述阻挡层之上的III-N族半导体材料的栅极，所述栅极为p型，所述栅极包含镓和氮；
源极，所述源极接触所述沟道层；以及
漏极，所述漏极接触所述沟道层；其中：
所述栅极的与所述阻挡层相邻的底表面不延伸超出所述阻挡层的顶表面，所述顶表面的位置与所述沟道层相对；
所述GaN FET在所述栅极与所述阻挡层之间没有电介质层；并且
所述GaN FET具有-10伏至-0.5伏的栅-源阈值电位。
2.如权利要求1所述的半导体器件，其中，所述阻挡层具有1纳米至60纳米的厚度。
3.如权利要求1所述的半导体器件，其中，所述阻挡层包含镓。
4.如权利要求1所述的半导体器件，其中，所述阻挡层包含铟。
5.如权利要求1所述的半导体器件，其中，所述沟道层具有自由电荷载流子密度为3×1012cm-2至2×1013cm-2的二维电子气(即2DEG)。
6.如权利要求1所述的半导体器件，其中，所述栅极为5纳米至500纳米厚。
7.如权利要求1所述的半导体器件，其中，所述栅极具有1×1017cm-3至1×1020cm-3的镁浓度。
8.如权利要求1所述的半导体器件，其中，所述GaN FET进一步包括在所述沟道层与所述阻挡层之间的高带隙子层，所述高带隙子层主要包含铝和氮，所述高带隙子层为0.5纳米至3纳米厚。
9.如权利要求1所述的半导体器件，其中，所述GaN FET进一步包括在所述阻挡层与所述栅极之间的蚀刻停止层，所述蚀刻停止层具有比所述阻挡层更高的铝含量，所述蚀刻停止层为0.5纳米至3纳米厚。
10.如权利要求1所述的半导体器件，其中，所述GaN FET进一步包括在所述阻挡层上方在所述栅极与所述源极之间且在所述栅极与所述漏极之间的电介质层。
11.一种形成半导体器件的方法，所述方法包括：
形成耗尽型氮化镓场效应晶体管(即GaN FET)的III-N族半导体材料的沟道层，所述沟道层包含镓和氮；
在所述沟道层之上形成III-N族半导体材料的阻挡层，所述阻挡层包含铝和氮；
在所述阻挡层之上形成III-N族半导体材料的栅极层，所述栅极层为p型，所述栅极层包含镓和氮，其中所述栅极层的与所述阻挡层相邻的底表面不延伸超出所述阻挡层的顶表面，所述顶表面的位置与所述沟道层相对，其中所述GaN FET在所述栅极层与所述阻挡层之间没有电介质层；
在所述栅极层上形成栅极掩模，所述栅极掩模在用于所述GaN FET的栅极的区域上覆盖所述栅极层；
移除所述栅极掩模露出的所述栅极层以形成所述栅极；以及
移除所述栅极掩模。
12.如权利要求11所述的方法，其中，所述阻挡层具有1纳米至60纳米的厚度。
13.如权利要求11所述的方法，其中，形成所述阻挡层包括使用含镓气体试剂，使得所述阻挡层包含镓。
14.如权利要求11所述的方法，其中，形成所述阻挡层包括使用含铟气体试剂，使得所述阻挡层包含铟。
15.如权利要求11所述的方法，其中，所述栅极层为5纳米至500纳米厚。
16.如权利要求11所述的方法，其中，形成所述栅极层包括使用含镁气体试剂，使得所述栅极层具有1×1017cm-3至1×1020cm-3的镁浓度。
17.如权利要求11所述的方法，其中，移除所述栅极掩模露出的所述栅极层是通过使用氯离子和氩离子的电感耦合等离子体(即ICP)工艺进行的。
18.如权利要求17所述的方法，其中，所述ICP工艺使用氧离子。
19.如权利要求11所述的方法，进一步包括在形成所述栅极层之前，在所述阻挡层之上形成蚀刻停止层，所述蚀刻停止层具有比所述阻挡层更高的铝含量，所述蚀刻停止层为0.5纳米至3纳米厚。
20.如权利要求11所述的方法，进一步包括在移除所述栅极掩模之后，在所述阻挡层的与所述栅极相邻的所述顶表面之上形成电介质层。
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