CN116522831A - 逻辑更正方法、装置、设备及存储介质 - Google Patents

逻辑更正方法、装置、设备及存储介质 Download PDF

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CN116522831A CN202310806190.5A CN202310806190A CN116522831A CN 116522831 A CN116522831 A CN 116522831A CN 202310806190 A CN202310806190 A CN 202310806190A CN 116522831 A CN116522831 A CN 116522831A
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Abstract

本申请涉及数字芯片设计技术领域，提供了逻辑更正方法、装置、设备及存储介质，其中，该方法基于当前设计阶段的初始门级网表、上一设计阶段的初始门级网表、上一阶段的逻辑更正文本获取当前设计阶段的逻辑更正文本，并对当前设计阶段的初始门级网表、上一设计阶段的初始门级网表，基于上一设计阶段的逻辑更正文本对上一设计阶段的初始门级网表进行更正后获得的上一设计阶段的结果门级网表进行关键组件特征匹配，及在若匹配成功，基于当前设计阶段的逻辑更正文本对当前设计阶段的初始门级网表进行更正，得到当前设计阶段的结果门级网表。该方法提高了在数字芯片设计流程中对可测试设计阶段或布局布线阶段进行逻辑更正的效率。

Description

逻辑更正方法、装置、设备及存储介质
技术领域
本申请涉及数字芯片设计技术领域，尤其涉及一种逻辑更正方法、装置、设备及存储介质。
背景技术
通常情况下，数字芯片的设计流程中均包括可测试设计阶段和布局布线阶段，在数字芯片设计过程中对逻辑功能进行修改时，需要对可测试设计阶段和布局布线阶段进行逻辑更正，而现有技术对可测试设计阶段和布局布线阶段进行逻辑更正的方法通常是将当前设计阶段的初始门级网表和上一设计阶段进行更正后的结果门级网表进行逻辑等价验证，这种方法还存在更正效率低的问题。
发明内容
本申请提供一种逻辑更正方法、装置、设备及存储介质，以提高在数字芯片设计流程中对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
第一方面，本申请提供一种逻辑更正方法，所述方法包括：
获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；
基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；
对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；
若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
在一种实现方式中，所述基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，包括：
基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集；
基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本。
在一种实现方式中，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本，包括：
针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；
基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；
基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。
在一种实现方式中，所述对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配，包括：
基于预设的关键组件特征提取模型分别获取第一关键组件特征信息、第二关键组件特征信息和第三关键组件特征信息；其中，所述第一关键组件特征信息为所述第一门级网表对应的关键组件特征信息，所述第二关键组件特征信息为所述第二门级网表对应的关键组件特征信息，所述第三关键组件特征信息为所述第三门级网表对应的关键组件特征信息；
基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配。
在一种实现方式中，所述基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配，包括：
分别计算第一相似度、第二相似度和第三相似度；其中，所述第一相似度为所述第一关键组件特征信息与所述第二关键组件特征信息之间的相似度，所述第二相似度为所述第一关键组件特征信息与所述第三关键组件特征信息之间的相似度，所述第三相似度为所述第二关键组件特征信息与所述第三关键组件特征信息之间的相似度；
分别将所述第一相似度、所述第二相似度、所述第三相似度与预设相似度进行比较；
若所述第一相似度、所述第二相似度、所述第三相似度均大于所述预设相似度，则所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征匹配成功。
在一种实现方式中，所述数字芯片设计流程包括逻辑设计阶段、逻辑综合阶段、可测试设计阶段和布局布线阶段，若所述当前设计阶段为可测试设计阶段，则所述第二门级网表为所述逻辑综合阶段的初始门级网表，所述第一逻辑更正文本为所述逻辑综合阶段的逻辑更正文本，所述第三门级网表为基于所述逻辑综合阶段的逻辑更正文本对所述逻辑综合阶段的初始门级网表进行更正后获得的所述逻辑综合阶段的结果门级网表，若所述当前设计阶段为布局布线阶段，则所述第二门级网表为所述可测试设计阶段的初始门级网表，所述第一逻辑更正文本为所述可测试设计阶段的逻辑更正文本，所述第三门级网表为基于所述可测试设计阶段的逻辑更正文本对所述可测试设计阶段的初始门级网表进行更正后获得的所述可测试设计阶段的结果门级网表。
第二方面，本申请实施例提供一种逻辑更正装置，所述逻辑更正装置包括：
第一获取模块，用于获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；
第二获取模块，用于基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；
匹配模块，用于对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；
更正模块，用于若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
第三方面，本申请实施例提供一种终端设备，所述终端设备包括处理器、存储器以及存储在所述存储器上并可被所述处理器执行的计算机程序，其中，所述计算机程序被所述处理器执行时，实现如上所述的任一种逻辑更正方法。
第四方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，其中，所述计算机程序被处理器执行时，实现如上所述的任一种逻辑更正方法。
本申请公开了一种逻辑更正方法、装置、设备及存储介质，其中，所述方法通过基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，并对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配，及在若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到当前设计阶段的结果门级网表，提高了在数字芯片设计流程中对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的逻辑更正方法的流程示意图；
图2为本申请实施例提供的逻辑更正装置的结构示意性框图；
图3为本申请实施例提供的终端设备的结构示意性框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
还应当理解，在此本申请说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本申请。如在本申请说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
通常情况下，数字芯片的设计流程包括逻辑设计阶段、逻辑综合阶段、可测试设计阶段和布局布线阶段，在逻辑设计阶段，生成RTL文件，在逻辑综合阶段，基于RTL文件生成逻辑综合阶段对应的门级网表，在可测试设计阶段，对逻辑综合阶段对应的门级网表添加测试逻辑生成可测试设计阶段对应的门级网表，在布局布线阶段，对可测试设计阶段对应的门级网表进行布局布线，得到布局布线阶段对应的门级网表，若在数字芯片设计流程中，在逻辑设计阶段对芯片的设计逻辑进行了更改，则需要对逻辑综合阶段对应的门级网表、可测试设计阶段对应的门级网表和布局布线阶段对应的门级网表分别进行更正，而现有技术对可测试设计阶段进行逻辑更正的方法通常是将可测试设计阶段未进行更正的门级网表和逻辑综合阶段进行更正后的门级网表进行逻辑等价验证，对布局布线阶段进行逻辑更正的方法通常是将布局布线阶段未进行更正的门级网表和可测试设计阶段进行更正后的门级网表进行逻辑等价验证，由于在可测试设计阶段和布局布线阶段对门级网表都添加了新的逻辑，这种对可测试设计阶段和布局布线阶段进行逻辑更正的方法所需的时间长，有时甚至无法完成。为此，本申请实施例提供一种逻辑更正方法、装置、设备及存储介质，以解决上述问题。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述实施例及实施例中的特征可以相互结合。
请参阅图1，图1为本申请实施例提供的逻辑更正方法的流程示意图，本申请实施例提供的逻辑更正方法用于数字芯片设计流程中的可测试设计阶段或布局布线阶段，如图1所示，本申请实施例提供的逻辑更正方法包括步骤S100至步骤S400。
步骤S100、获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表。
可以理解地，所述数字芯片设计流程包括逻辑设计阶段、逻辑综合阶段、可测试设计阶段和布局布线阶段，若所述当前设计阶段为可测试设计阶段，则所述第二门级网表为所述逻辑综合阶段的初始门级网表，所述第一逻辑更正文本为所述逻辑综合阶段的逻辑更正文本，所述第三门级网表为基于所述逻辑综合阶段的逻辑更正文本对所述逻辑综合阶段的初始门级网表进行更正后获得的所述逻辑综合阶段的结果门级网表，若所述当前设计阶段为布局布线阶段，则所述第二门级网表为所述可测试设计阶段的初始门级网表，所述第一逻辑更正文本为所述可测试设计阶段的逻辑更正文本，所述第三门级网表为基于所述可测试设计阶段的逻辑更正文本对所述可测试设计阶段的初始门级网表进行更正后获得的所述可测试设计阶段的结果门级网表。
步骤S200、基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正。
步骤S300、对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配。
步骤S400、若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
本实施例提供的逻辑更正方法通过基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，并对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配，及在若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到当前设计阶段的结果门级网表，提高了在数字芯片设计流程中对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
在一些实施例中，所述基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，包括：
基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集；
基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本。
其中，所述逻辑识别算法是基于神经网络模型训练得到的，采用本实施例的方法可以提高获取到所述第二逻辑更正文本的速度，从而进一步提高对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
在一些实施例中，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本，包括：
针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；
基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；
基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。
需要说明的是，本实施例中的标识码（包括所述第一标识码和所述标识码）是在生成门级网表时为每个逻辑事件赋予的标识码，在为门级网表添加新的逻辑事件时，会为新的逻辑事件赋予新的标识码。例如，在所述逻辑综合阶段生成门级网表时，会为所述逻辑综合阶段生成的门级网表的每个逻辑事件赋予一个标识码，在所述可测试设计阶段对所述综合阶段生成的门级网表添加测试逻辑时，会为所述测试逻辑赋予新的标识码。
可以理解地，当所述第一标识码与所述第二标识码一致时，所述第一标识码对应的所述第一逻辑事件和所述第二标识码对应的所述第二逻辑事件一致，本实施例首先基于所有所述第一标识码和所有所述第二标识码筛选出所述第一逻辑事件数据集和所述第二逻辑事件数据集中的共有逻辑事件，即所述预定待更正逻辑事件为所述共有逻辑事件，可以理解地，所有所述共有逻辑事件为在所述逻辑综合阶段生成的门级网表的所有逻辑事件，在数字芯片设计流程中，在逻辑设计阶段对芯片的设计逻辑进行更改后，并不需要对所述逻辑综合阶段生成的门级网表的所有逻辑事件进行更正，因此，在可测试设计阶段或布局布线阶段也不需要对所有所述共有逻辑事件进行更正，因此，需要基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。基于本实施例获得的所述第二逻辑更正文本能够更加准确地筛选出所述第一门级网表中需要进行更正的逻辑事件，从而进一步提高对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
在一些实施例中，所述对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配，包括：
基于预设的关键组件特征提取模型分别获取第一关键组件特征信息、第二关键组件特征信息和第三关键组件特征信息；其中，所述第一关键组件特征信息为所述第一门级网表对应的关键组件特征信息，所述第二关键组件特征信息为所述第二门级网表对应的关键组件特征信息，所述第三关键组件特征信息为所述第三门级网表对应的关键组件特征信息；
基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配。
其中，所述关键组件为数字芯片设计中的重要部件，例如锁存器、寄存器等，所述关键组件特征提取模型是基于神经网络模型训练得到的，采用本实施例的方法可以提高对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配的效率，从而进一步提高对可测试设计阶段或布局布线阶段进行逻辑更正的效率。
在一些实施例中，所述基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配，包括：
分别计算第一相似度、第二相似度和第三相似度；其中，所述第一相似度为所述第一关键组件特征信息与所述第二关键组件特征信息之间的相似度，所述第二相似度为所述第一关键组件特征信息与所述第三关键组件特征信息之间的相似度，所述第三相似度为所述第二关键组件特征信息与所述第三关键组件特征信息之间的相似度；
分别将所述第一相似度、所述第二相似度、所述第三相似度与预设相似度进行比较；
若所述第一相似度、所述第二相似度、所述第三相似度均大于所述预设相似度，则所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征匹配成功。
采用本实施例的方法可以更加准确地判断所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征是否匹配成功，从而提高对所述第一门级网表进行更正后，得到的更正结果的准确率。
请参阅图2，图2为本申请实施例提供的逻辑更正装置100的结构示意性框图，用于数字芯片设计流程中的可测试设计阶段或布局布线阶段，如图2所示，逻辑更正装置100包括：
第一获取模块110，用于获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表。
第二获取模块120，用于基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正。
匹配模块130，用于对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配。
更正模块140，用于若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
在一些实施例中，第二获取模块120包括：
提取单元，用于基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集。
获取单元，用于基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本。
在一些实施例中，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，所述获取单元在执行所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本时，用于执行：
针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；
基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；
基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。
在一些实施例中，匹配模块130包括：
获取单元，用于基于预设的关键组件特征提取模型分别获取第一关键组件特征信息、第二关键组件特征信息和第三关键组件特征信息；其中，所述第一关键组件特征信息为所述第一门级网表对应的关键组件特征信息，所述第二关键组件特征信息为所述第二门级网表对应的关键组件特征信息，所述第三关键组件特征信息为所述第三门级网表对应的关键组件特征信息。
匹配单元，用于基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配。
在一些实施例中，所述匹配单元在执行基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配时，用于执行：
分别计算第一相似度、第二相似度和第三相似度；其中，所述第一相似度为所述第一关键组件特征信息与所述第二关键组件特征信息之间的相似度，所述第二相似度为所述第一关键组件特征信息与所述第三关键组件特征信息之间的相似度，所述第三相似度为所述第二关键组件特征信息与所述第三关键组件特征信息之间的相似度；
分别将所述第一相似度、所述第二相似度、所述第三相似度与预设相似度进行比较；
若所述第一相似度、所述第二相似度、所述第三相似度均大于所述预设相似度，则所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征匹配成功。
上述实施例提供的逻辑更正装置100可以实现为一种计算机程序的形式，该计算机程序可以在如图3所示的终端设备200上运行。
请参阅图3，图3为本申请实施例提供的终端设备200的结构示意性框图，终端设备200包括处理器201和存储器202，处理器201和存储器202通过系统总线203连接，其中，存储器202可以包括非易失性存储介质和内存储器。
非易失性存储介质可存储计算机程序。该计算机程序包括程序指令，该程序指令被处理器201执行时，可使得处理器201执行上述任一种数据上传方法。
处理器201用于提供计算和控制能力，支撑整个终端设备200的运行。
内存储器为非易失性存储介质中的计算机程序的运行提供环境，该计算机程序被处理器201执行时，可使得处理器201执行上述任一种逻辑更正方法。
本领域技术人员可以理解，图3中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所涉及的终端设备200的限定，具体的终端设备200可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
应当理解的是，处理器201可以是中央处理单元 (Central Processing Unit，CPU)，该处理器201还可以是其他通用处理器、数字信号处理器 (Digital SignalProcessor，DSP)、专用集成电路 (Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。其中，通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
其中，在一些实施例中，处理器201用于运行存储在存储器中的计算机程序，以实现如下步骤：
获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；
基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；
对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；
若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
在一些实施例中，处理器201在实现所述基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本时，用于实现：
基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集；
基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本。
在一些实施例中，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，处理器201在实现所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本时，用于实现：
针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；
基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；
基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。
在一些实施例中，处理器201在实现所述对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配时，用于实现：
基于预设的关键组件特征提取模型分别获取第一关键组件特征信息、第二关键组件特征信息和第三关键组件特征信息；其中，所述第一关键组件特征信息为所述第一门级网表对应的关键组件特征信息，所述第二关键组件特征信息为所述第二门级网表对应的关键组件特征信息，所述第三关键组件特征信息为所述第三门级网表对应的关键组件特征信息；
基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配。
在一些实施例中，处理器201在实现所述基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配时，用于实现：
分别计算第一相似度、第二相似度和第三相似度；其中，所述第一相似度为所述第一关键组件特征信息与所述第二关键组件特征信息之间的相似度，所述第二相似度为所述第一关键组件特征信息与所述第三关键组件特征信息之间的相似度，所述第三相似度为所述第二关键组件特征信息与所述第三关键组件特征信息之间的相似度；
分别将所述第一相似度、所述第二相似度、所述第三相似度与预设相似度进行比较；
若所述第一相似度、所述第二相似度、所述第三相似度均大于所述预设相似度，则所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征匹配成功。
需要说明的是，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的终端设备200的具体工作过程，可以参考前述逻辑更正方法的对应过程，在此不再赘述。
本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被一个或多个处理器执行时使所述一个或多个处理器实现如本申请实施例提供的逻辑更正方法。
其中，所述计算机可读存储介质可以是前述实施例终端设备200的内部存储单元，例如终端设备200的硬盘或内存。所述计算机可读存储介质也可以是终端设备200的外部存储设备，例如终端设备200配备的插接式硬盘，智能存储卡(Smart Media Card，SMC)，安全数字(Secure Digital，SD)卡，闪存卡(Flash Card)等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种逻辑更正方法，其特征在于，所述方法包括：
获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；
基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；
对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；
若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
2.根据权利要求1所述的逻辑更正方法，其特征在于，所述基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，包括：
基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集；
基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本。
3.根据权利要求2所述的逻辑更正方法，其特征在于，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本，包括：
针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；
基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；
基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。
4.根据权利要求1所述的逻辑更正方法，其特征在于，所述对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配，包括：
基于预设的关键组件特征提取模型分别获取第一关键组件特征信息、第二关键组件特征信息和第三关键组件特征信息；其中，所述第一关键组件特征信息为所述第一门级网表对应的关键组件特征信息，所述第二关键组件特征信息为所述第二门级网表对应的关键组件特征信息，所述第三关键组件特征信息为所述第三门级网表对应的关键组件特征信息；
基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配。
5.根据权利要求4所述的逻辑更正方法，其特征在于，所述基于所述第一关键组件特征信息、所述第二关键组件特征信息和所述第三关键组件特征信息进行关键组件特征匹配，包括：
分别计算第一相似度、第二相似度和第三相似度；其中，所述第一相似度为所述第一关键组件特征信息与所述第二关键组件特征信息之间的相似度，所述第二相似度为所述第一关键组件特征信息与所述第三关键组件特征信息之间的相似度，所述第三相似度为所述第二关键组件特征信息与所述第三关键组件特征信息之间的相似度；
分别将所述第一相似度、所述第二相似度、所述第三相似度与预设相似度进行比较；
若所述第一相似度、所述第二相似度、所述第三相似度均大于所述预设相似度，则所述第一门级网表的关键组件特征、所述第二门级网表的关键组件特征和所述第三门级网表的关键组件特征匹配成功。
6.根据权利要求1所述的逻辑更正方法，其特征在于，数字芯片设计流程包括逻辑设计阶段、逻辑综合阶段、可测试设计阶段和布局布线阶段，若所述当前设计阶段为可测试设计阶段，则所述第二门级网表为所述逻辑综合阶段的初始门级网表，所述第一逻辑更正文本为所述逻辑综合阶段的逻辑更正文本，所述第三门级网表为基于所述逻辑综合阶段的逻辑更正文本对所述逻辑综合阶段的初始门级网表进行更正后获得的所述逻辑综合阶段的结果门级网表，若所述当前设计阶段为布局布线阶段，则所述第二门级网表为所述可测试设计阶段的初始门级网表，所述第一逻辑更正文本为所述可测试设计阶段的逻辑更正文本，所述第三门级网表为基于所述可测试设计阶段的逻辑更正文本对所述可测试设计阶段的初始门级网表进行更正后获得的所述可测试设计阶段的结果门级网表。
7.一种逻辑更正装置，其特征在于，所述逻辑更正装置包括：
第一获取模块，用于获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；
第二获取模块，用于基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；
匹配模块，用于对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；
更正模块，用于若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表。
8.一种终端设备，其特征在于，所述终端设备包括处理器、存储器以及存储在所述存储器上并可被所述处理器执行的计算机程序，其中，所述计算机程序被所述处理器执行时，实现如权利要求1至6中任一项所述的逻辑更正方法。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，其中，所述计算机程序被处理器执行时，实现如权利要求1至6中任一项所述的逻辑更正方法。
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