CN116506082A - 一种应用于应答器传输模块的二取二系统 - Google Patents

Abstract

本发明涉及一种应用于应答器传输模块的二取二系统，其特征在于：包括A通道输入数据源、B通道输入数据源、A通道模块以及B通道模块，A通道模块中存在A比较输入端(IN)、A比较输出端(OUT)、通道A1和通道A2的串联以及A比较成功输出端，B通道模块中存在B比较输入端(IN)、B比较输出端(OUT)、通道B1和通道B2的串联以及B比较成功输出端；本发明完全双通道单独校验，双通道共同确认，消除了通信前缓存数不一致的数据错误，在硬件状态确认和软件通信的模式方式下增加数据处理和通信一致的安全性防护。保证数据在本系统接收和输出的一致性。

Description

一种应用于应答器传输模块的二取二系统

技术领域

本发明涉及一种应用于应答器传输模块的二取二系统。

背景技术

应答器传输模块是应答器数据采集、解码、传输的数据处理系统，现有软件技术方法主要包含二一二模式和二二二模式，存在数据处理、校验数据和通信缓存数据有效性问题，如图1和图2所示。

(1)二一二模式：

该模式采用二通道数据采集模式，一个CPU数据处理，二通道通信模式，该模式可以实现数据采集，但是数据处理、计算都经过一个CPU处理，不能实现处理的物理冗余，单CPU内存共享的情况下，内存地址总线受到干扰或者软件内存指错误，能够出现内存调用错误，多数据区调用指向同一数据区的CPU故障模式。这种情况会出现在校验不充分的情况下对数据进行通信上报处理，造成系统错误。该模式的模型如图1所示。

(2)二二二模式：

该模式采用数据二通道采集、二个CPU通道数据处理、二通道输出模式。处理过程中，数据交换采用软件通信模式，物理上进行了数据和处理冗余，数据处理过程完成了二取二的过程，但是，没有在双通道的通信前数据缓存处理过程后实现双通道校验，造成双通道数据不一致，导致没有把同步安全数据输出到接收方从而造成系统错误。该模式的模型如图2所示。

发明内容

本发明设计了一种应用于应答器传输模块的二取二系统，其解决的技术问题是校验内存错误，单CPU内存混乱以及数据处理、校验数据和通信缓存数据有效性问题。

为了解决上述存在的技术问题，本发明采用了以下方案：

一种应用于应答器传输模块的二取二系统，包括A通道输入数据源、B通道输入数据源、A通道模块以及B通道模块，A通道模块中存在A比较输入端(IN)、A比较输出端(OUT)、通道A1和通道A2的串联以及A比较成功输出端，B通道模块中存在B比较输入端(IN)、B比较输出端(OUT)、通道B1和通道B2的串联以及B比较成功输出端；

通道A1输入端包括两种数据：A通道输入数据源和B通道模块根据B通道输入数据源计算的结果；通道A1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道A2和A比较输出端(OUT)，将比较不一致的输出结果输入至A比较输出端(OUT)；

通道B1输入端包括两种数据：B通道输入数据源和A通道模块根据A通道输入数据源计算的结果；通道B1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道B2和B比较输出端(OUT)，将比较不一致的输出结果输入至B比较输出端(OUT)；

通道A2的输入端还包括来自B比较输出端(OUT)输出的比较结果，B比较输出端(OUT)输出的比较结果通过A比较输入端(IN)进入通道A2的输入端，通道A2将B比较输出端(OUT)输出的比较结果与A1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出；

通道B2的输入端还包括来自A比较输出端(OUT)输出的比较结果，A比较输出端(OUT)输出的比较结果通过B比较输入端(IN)进入通道B2的输入端，通道B2将A比较输出端(OUT)输出的比较结果与B1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出。

优选地，B通道模块根据B通道输入数据源计算的结果包含时间里程信息，报文的后半条信息及A1通道的CRC信息。

优选地，A通道模块根据A通道输入数据源计算的结果包含时间里程信息，报文的后半条信息及B1通道的CRC信息。

优选地，通道A2将B比较输出端(OUT)输出的比较结果与A1输出的比较一致的结果进行再次比较，如果比较不一致将丢弃无效数据。

优选地，通道B2将A比较输出端(OUT)输出的比较结果与B1输出的比较一致的结果进行再次比较，如果比较不一致将丢弃无效数据。

优选地，二取二平台系统采用双CPU双FPGA构成的双通道模式，平台层软件由CPU和FPGA共同实现。

优选地，平台层软件能够实现系统自检、状态监控、数据采集、控制输出、控制验证、数据验证、通道交互以及通信管理多项功能中的一项或多项。

该应用于应答器传输模块的二取二系统具有以下有益效果：

(1)本发明完全双通道单独校验，双通道共同确认，消除了通信前缓存数不一致的数据错误，在硬件状态确认和软件通信的模式方式下增加数据处理和通信一致的安全性防护。保证数据在本系统接收和输出的一致性。

(2)本发明硬件状态确认是状态指令，不需软件串行通信，速读快，经实测双方的通知与确认低于2us，不增加系统运算负担、不增加系统延时，适应微秒级及以上反应式系统。

附图说明

图1：现有技术中二一二模式的数据采集示意图；

图2：现有技术中二二二模式的数据采集示意图；

图3：本发明应用于应答器传输模块的二取二系统的过程框图；

图4：本发明中数据处理并联结构的功能框图；

图5：本发明中串联结构的模型框图；

图6：本发明二取二软件架构图；

图7：本发明中单一通道处理过程图；

图8：本发明软件平台框图；

图9：本发明中交互通道内部处理框图；

图10：本发明平台控制与数据流图；

图11：本发明系统自检过程图；

图12：本发明窗口看门狗过程图；

图13：本发明外部电压、时钟监控过程图；

图14：本发明数据采集过程图；

图15：本发明输出控制过程图；

图16：本发明控制验证过程图；

图17：本发明CRC32校验过程图；

图18：本发明通道数据交互过程图；

图19：本发明通信管理发送过程图；

图20：本发明通信管理接收过程图。

具体实施方式

下面结合图3至图20，对本发明做进一步说明：

本发明应用于应答器传输模块的平台采用二取二模式，可以解决校验内存错误，单CPU内存混乱的问题，完全双通道单独校验，双通道共同确认，消除了通信前缓存数不一致的数据错误，在硬件状态确认和软件通信的模式方式下增加数据处理和通信一致的安全性防护。保证数据在本发明接收和输出的一致性。

硬件状态确认是状态指令，不需软件串行通信，速读快，经实测双方的通知与确认低于2us，不增加系统运算负担、不增加系统延时，适应微妙级及以上反应式系统。

本发明采用软件串行通信和硬件状态共同校验的算法模式实现上述功能。其过程框图如图3所示。

二取二安全平台软件架构通过二取二设计，保证系统的安全性，系统要求故障导向安全，系统失效的模式下使系统处于安全状态，软件采用双通道二取二的方式：数据处理采用双路比较确认的串联模式，安全输出采用双路有效的并联模式，实现二取二的安全功能。

如图4所示为并联结构的功能框图，通道A与通道B并联，并且通道A与通道B互通。

如图5所示为串联结构的模型框图，其中一路输出，另一路反向的串联模式。通道A与通道B串联，通道B存在两路输出，其中一路反向与通道A连通。

通道的定义：通道A，通道B：独立的数据采集处理通道，通道有以下过程：(1)数据采集、计算；(2)接收另一通道计算结果并比较；(3)通信。

如图6所示，二取二软件架构图的框架定义：

(1)Data Source A：A通道输入数据源。

(2)Data Source B：B通道输入数据源。

(3)A-Data：A通道根据Data Source A计算的结果。包含时间里程信息，报文的后半条信息及B通道的CRC信息。

(4)B-Data：B通道根据Data Source B计算的结果。包含时间里程信息，报文的后半条信息及A通道的CRC信息。

(5)A-Result：A通道A-Data与B-Data数据比较的结果，以状态形式输出。

(6)B-Result：B通道A-Data与B-Data数据比较的结果，以状态形式输出。

(6)OUT：本通道比较结果状态输出。

(7)IN：另一通道比较结果状态输出。

(8)TRUE：比较一致。

(9)FALSE：比较不一致。

(10)ResetData：丢弃无效数据。

(11)A-OUT：A通道计算比较成功输出。

(12)B-OUT：B通道计算比较成功输出。

本发明应用于应答器传输模块的二取二系统，包括A通道输入数据源、B通道输入数据源、A通道模块以及B通道模块，A通道模块中存在A比较输入端IN、A比较输出端OUT、通道A1和通道A2的串联以及A比较成功输出端，B通道模块中存在B比较输入端IN、B比较输出端OUT、通道B1和通道B2的串联以及B比较成功输出端；

通道A1输入端包括两种数据：A通道输入数据源和B通道模块根据B通道输入数据源计算的结果；通道A1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道A2和A比较输出端OUT，将比较不一致的输出结果输入至A比较输出端OUT；

通道B1输入端包括两种数据：B通道输入数据源和A通道模块根据A通道输入数据源计算的结果；通道B1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道B2和B比较输出端OUT，将比较不一致的输出结果输入至B比较输出端OUT；

通道A2的输入端还包括来自B比较输出端OUT输出的比较结果，B比较输出端OUT输出的比较结果通过A比较输入端IN进入通道A2的输入端，通道A2将B比较输出端OUT输出的比较结果与A1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出；

通道B2的输入端还包括来自A比较输出端OUT输出的比较结果，A比较输出端OUT输出的比较结果通过B比较输入端IN进入通道B2的输入端，通道B2将A比较输出端OUT输出的比较结果与B1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出。

如图7所示，软件功能过程描述：数据采集并计算信息，数据打包发送到另一通道，同时接收另一通道计算的同样信息，接收校验成功比较报文与时间里程信息，一致后发送比较成功状态到另一通道，并等待另一通道发送的比较状态信息，发送和收到的状态一致证明另一个CPU数据也比较成功，最终确认有效。

如图8所示，软件平台模块划分示意图，单通道CPU功能的模块划分，模块分为平台层级别和应用层级别。平台层包含数据接收、系统自检、状态监控、数据验证、数据通信管理等模块，用于完成数据采集、校验、通信、自我防护等功能，可用于建立标准化模块；应用层级别包含数据处理、逻辑分析、通道交互、数据通信准备等模块，属于本系统专用模块，用于实现数据采集、处理、功能相关逻辑分析、通信数据准备等功能。平台层级别和应用层级别模块共同实现本系统的数据处理安全。

如图9所示，双通道隔离数据交互示意图，为实现双CPU通道隔离，采用双通道双FPGA辅助通信处理。数据(含控制)在发起CPU端经FPGA进行双通道数据传输，FPGA反馈是否完成信息，发起端CPU回读校验FPGA是否完整接收数据。传输过程分成：状态控制、主缓冲区、缓冲区1、缓冲区2四个功能和数据区块，用于完成双通道数据交互。

二取二平台系统采用双CPU双FPGA构成的双通道模式，平台层软件由CPU和FPGA共同实现，如图10所示控制与数据流。

软件功能管理如下：

(1)CPU负责数据运算和安全管理：

a、控制输出：根据时序要求对外部硬件状态进行控制；

b、控制验证：回采校验，识别控制通道的有效性；

c、通道交互：通过FPGA建立的交互通道，实现双通道的数据交互验证；

d、数据验证：为各种数据使用建立验证数据，和对提供的数据进行验证；

e、状态监控：对系统的状态进行识别和反应：

f、系统自检：复位和运行中根据需要对系统进行自检验，识别系统错误：

g、通信管理：接收数据并对接收到的数据进行数据完整性的CRC校验：发送数据

(2)FPGA定义为CPU的外部数据存储区、数据采集识别功能和输入输出状态执行部件，FPGA不负责应用层软件处理，在平台层负责如下功能：

a、数据采集：包含数据有效性的识别、暂存，标识更新标志，添加校验结果，对CPU的数据到达通知；

b、控制输出：部分输出控制功能的接口扩展，建立控制通道；

c、控制验证：为CPU提供控制输出的回采，用于输出通道状态有效的识别，建立回采通道；

d、系统自检：复位完成FPGA自身检验、数据采集通道的有效性检验(如：解码通道的解码有效性)。

e、通道交换：根据CPU命令建立双通道数据交换的通道，通道采用全双工模式，单向采用同步数据交换模式，防止数据交换过程中不同步的采集偏差。

软件平台层处理过程如下：

软件平台层管理软硬件交互的数据，实现：

(1)系统自检：系统启动和定期进行系统自检，自检结果进行双通道交互，单通道失效，系统失效。

如图11所示，自检描述：

a、系统启动或复位后对通道进行自检，并交互检验结果。

b、运行中自检不进行通道自检。

c、对内存进行改写和读出检验，检验到每一位。

d、运行中，对内存数据进行循环冗余检验。

e、CPU对静态配置有防改写功能，检验时进行防改写自检，软件设计静态配合定义为软件，不定义为数据，用程序过程检验数据区的误改写。

f、系统启动或复位对显示灯进行闪烁自检，因显示功能无回采处理，检验使用多次闪烁并进行肉眼观察检验。

(2)状态监控：采用外部模块对系统进行监控，包含看门狗、电压、时钟。外部看门狗和电芯片完成此项功能。

如图12所示，看门狗分为中断和看门狗管理两个模块，中断模块负责发出触发脉冲，管理模块负责复位脉冲模块，主程序和中断程序共同完成外部窗口看门狗功能，防止程序在中断和主程序锁死。

中断部分：进入中断功能后，判断输出电平是否为0，如果为0对外产生脉冲上升沿，实现看门狗脉冲上升沿输出。中断功能中不产生完整喂狗脉冲，防止程序在中断功能内锁死。

主程序部分：进入功能后，判断输出电平是否为1，如果为1对外产生脉冲下降沿，实现看门狗脉下降沿输出。主程序部分中不产生完整喂狗脉冲，利用外部看门狗对中断功能实现进行监督。不能进入中断功能，外部看门狗将复位CPU。

如图13所示，外部电源芯片对输出电压进行监控，电压异常对CPU进行复位。外部看门狗对CPU时钟进行监控，看门狗对无法识别看门狗脉冲判别为CPU故障，包含时钟偏差故障。

如图14所示，数据采集：对输入数据进行采集并放入特定缓冲区，待处理。

如图15所示，控制输出：根据需求对外采用状态或脉冲控制。

如图16所示，控制验证：复位/定期对状态控制线进行状态切换识别，防止状态锁死。

(1)控制验证过程进行两次状态切换，使控制状态恢复到验证前状态；(2)保证高低电平都进行过切换，防止状态无法恢复不能识别；(3)外部控制硬件应当能够过滤短时间状态切换而不改变输出状态。

如图17所示，数据验证：双通道采用CRC32验证，两个通道采用不同验证多项式。使验证结果达到可容忍范围。验证包含通道交换数据、采集数据、通信数据等数据完整性的数据。

如图18所示，通道交互：双通道之间交互数据，使双通道的系统数据实现一致。

如图19所示，通信管理：与外部进行数据通信，两个通道交互式接收，双通道验证数据。

(1)发送功能：发送通信数据到外部设备，采用主程序触发，中断处理模式。

(2)接收功能：从外部设备接口接收数据，主程序触发，中断处理模式，如图20所示。

上面结合附图对本发明进行了示例性的描述，显然本发明的实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围内。

Claims (7)

1.一种应用于应答器传输模块的二取二系统，其特征在于：包括A通道输入数据源、B通道输入数据源、A通道模块以及B通道模块，A通道模块中存在A比较输入端(IN)、A比较输出端(OUT)、通道A1和通道A2的串联以及A比较成功输出端，B通道模块中存在B比较输入端(IN)、B比较输出端(OUT)、通道B1和通道B2的串联以及B比较成功输出端；

通道A1输入端包括两种数据：A通道输入数据源和B通道模块根据B通道输入数据源计算的结果；通道A1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道A2和A比较输出端(0UT)，将比较不一致的输出结果输入至A比较输出端(0UT)；

通道B1输入端包括两种数据：B通道输入数据源和A通道模块根据A通道输入数据源计算的结果；通道B1将两种数据的比较结果进行进行输出，其中将比较一致的输出结果输入至通道B2和B比较输出端(0UT)，将比较不一致的输出结果输入至B比较输出端(OUT)；

通道A2的输入端还包括来自B比较输出端(OUT)输出的比较结果，B比较输出端(OUT)输出的比较结果通过A比较输入端(IN)进入通道A2的输入端，通道A2将B比较输出端(OUT)输出的比较结果与A1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出；

通道B2的输入端还包括来自A比较输出端(OUT)输出的比较结果，A比较输出端(OUT)输出的比较结果通过B比较输入端(IN)进入通道B2的输入端，通道B2将A比较输出端(OUT)输出的比较结果与B1输出的比较一致的结果进行再次比较，如果比较一致将进行最终的输出。

2.根据权利要求1所述的应用于应答器传输模块的二取二系统，其特征在于：B通道模块根据B通道输入数据源计算的结果包含时间里程信息，报文的后半条信息及A1通道的CRC信息。

3.根据权利要求1所述的应用于应答器传输模块的二取二系统，其特征在于：A通道模块根据A通道输入数据源计算的结果包含时间里程信息，报文的后半条信息及B1通道的CRC信息。

4.根据权利要求1所述的应用于应答器传输模块的二取二系统，其特征在于：通道A2将B比较输出端(0UT)输出的比较结果与A1输出的比较一致的结果进行再次比较，如果比较不一致将丢弃无效数据。

5.根据权利要求1所述的应用于应答器传输模块的二取二系统，其特征在于：通道B2将A比较输出端(0UT)输出的比较结果与B1输出的比较一致的结果进行再次比较，如果比较不一致将丢弃无效数据。

6.根据权利要求1-5中任何一项所述的应用于应答器传输模块的二取二系统，其特征在于：二取二平台系统采用双CPU双FPGA构成的双通道模式，平台层软件由CPU和FPGA共同实现。

7.根据权利要求6所述的应用于应答器传输模块的二取二系统，其特征在于：平台层软件能够实现系统自检、状态监控、数据采集、控制输出、控制验证、数据验证、通道交互以及通信管理多项功能中的一项或多项。