CN117284352A - 轨道交通数据的表决系统 - Google Patents

Abstract

本发明公开了一种轨道交通数据的表决系统。其中，该系统包括：第一CPU，用于向第一FPGA发送轨道交通数据的第一表决帧；第一FPGA，与第一CPU和第二FPGA连接，用于接收来自第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据第一表决帧和第二表决帧生成第一表决结果；第二CPU，与第二FPGA连接，用于向第二FPGA发送轨道交通数据的第二表决帧；第二FPGA，与第二CPU和第一FPGA连接，用于接收来自第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据第一表决帧和第二表决帧生成第二表决结果。通过本发明，解决了相关技术中CPU表决效率低的技术问题，增强了列控系统响应时效和整体安全性。

Description

轨道交通数据的表决系统

技术领域

本发明涉及轨道控制领域，具体而言，涉及一种轨道交通数据的表决系统。

背景技术

相关技术中，在工业控制、航空航天、轨道交通等领域，为保证系统安全可靠，通常采用冗余设计作为容错机制，比如在轨道交通场景下，为满足控制系统的安全性需求，在硬件上通常采用二乘二取二架构，即两个系统，主系和备系，每个系统采用二取二冗余设计，系统内部对关键信息进行表决，表决通过则正常执行相关操作，表决失败则进入故障管理模式。

在复杂的冗余系统中，为保证系统高效安全的运行，被表决的数据量可能非常巨大，同时有些数据对时间非常敏感，需要在极短的时间内得到表决结果，因此，表决算法的效率和可靠性是系统安全稳定的核心。

相关技术中的列控系统表决方案大多是基于双CPU(或多CPU)进行的，双CPU为冗余设计，双CPU同时控制并监测列车的运行状态，在列车运行过程中，双CPU会实时相互传输收到的指令或列车运行状态信息，并进行表决，如果表决通过则执行相关操作，表决失败则进入故障管理模式。每个CPU负责指令解析、列车运行控制、列车运行信息监测、数据传输、数据表决等几乎所有功能，双CPU间采用串口、总线或以太网进行数据交互。由于CPU承担了指令解析、列车运行控制、列车运行信息监测、数据传输、数据表决等几乎所有功能，在数据传输和数据表决的实现过程中，为满足系统对安全性的需求，大多会添加CRC(CyclicRedundancy Checksum，循环冗余校验和编码)或其他编码，这些功能和算法极大的消耗了CPU的性能，从而降低了系统的整体性能。在一些特定的紧急情况下，列控系统对实时性的要求较高，指令的执行效率、数据表决效率等因素直接影响了列控系统的安全性。CPU的内部结构复杂，尤其是在运行操作系统的情况下，每条指令的执行时间具有不确定性，对大数据流进行编码、传输、校验、表决等操作，执行时间更难掌控，从而很难对时间敏感的安全因素进行评估。

针对相关技术中存在的上述问题，暂未发现有效的解决方案。

发明内容

本发明提供了一种轨道交通数据的表决系统。

根据本申请实施例的一个方面，提供了一种轨道交通数据的表决系统，所述系统包括：第一CPU，用于向第一FPGA发送轨道交通数据的第一表决帧；第一FPGA，与所述第一CPU和第二FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；第二CPU，与第二FPGA连接，用于向所述第二FPGA发送轨道交通数据的第二表决帧；第二FPGA，与所述第二CPU和所述第一FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自所述第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果。

进一步，所述第一FPGA包括：传输接口，与所述第一CPU连接，用于将所述第一CPU传输的第一表决帧发送到ID管理模块；所述ID管理模块，与所述传输接口、可靠传输模块、以及表决算法模块连接，用于对所述第一表决帧配置ID号，并将配置完成后的第一表决帧输入至所述可靠传输模块和所述表决算法模块；所述可靠传输模块，与所述第二FPGA连接，用于将所述第一表决帧输出至所述第二FPGA，并接收所述第二FPGA传输的来自所述第二CPU的第二表决帧，将所述第二表决帧传输至所述表决算法模块；所述表决算法模块，根据所述第一表决帧和所述第二表决帧生成第一表决结果。

进一步，所述第一FPGA还包括：表决结果缓存模块，与所述表决算法模块连接，用于接收所述表决算法模块输出的第一表决结果，并存储所述第一表决结果；局域网口，与所述表决结果缓存模块连接，用于向外部端口冗余输出所述第一表决结果。

进一步，所述表决算法模块还用于：判断所述第一表决帧和所述第二表决帧的ID号是否相同；若所述第一表决帧和所述第二表决帧的ID号相同，基于预设表决算法对所述第一表决帧和所述第二表决帧进行表决；若表决通过，基于所述第一表决帧或所述第二表决帧生成表决通过的第一表决结果，若表决失败，生成错误标志帧，将所述错误标志帧确定为第一表决结果。

进一步，所述表决算法模块还用于：判断所述第一表决帧是否为编码数据；若所述第一表决帧为编码数据，对所述第一表决帧进行解码校验；若校验错误，确定表决失败，并生成用于表征编码错误的第一表决结果。

进一步，所述第一CPU还用于，从所述第一FPGA读取表决信息，其中，所述表决信息包括：所述第一FPGA已经表决的帧数量、表决帧的表决结果、表决失败原因。

进一步，所述第一CPU还用于：在向第一FPGA发送所述第一表决帧之前，查询所述第一FPGA是否存在空闲的ID号；若所述第一FPGA存在空闲的ID号，确定向第一FPGA发送所述第一表决帧，若所述第一FPGA不存在空闲的ID号，拒绝向第一FPGA发送所述第一表决帧。

进一步，所述系统还包括与逻辑模块，与所述第一FPGA和所述第二FPGA连接，所述第一FPGA还包括第一控制输出模块，用于将所述第一FPGA的第一表决结果传输至所述与逻辑模块，所述第二FPGA还包括第二控制输出模块，用于将所述第二FPGA的第二表决结果传输至所述与逻辑模块，所述与逻辑模块用于对所述第一表决结果和所述第二表决结果进行逻辑与操作，在所述第一表决结果和所述第二表决结果均为表决成功的表决结果时，基于所述第一表决结果和所述第二表决结果对外输出有效的控制信号。

进一步，所述与逻辑模块还用于：判断所述第一表决帧和所述第二表决帧是否为指定类型的表决帧；若所述第一表决帧和所述第二表决帧为指定类型的表决帧，在所述第一表决结果或所述第二表决结果为表决错误的表决结果时，生成应急控制信号。

进一步，所述系统还包括：第三CPU，为所述第一CPU的备用CPU；第三FPGA，为所述第一FPGA的备用FPGA，在备用状态时，与所述第一FPGA的工作状态保持热备同步；第四CPU，为所述第二CPU的备用CPU；第四FPGA，为所述第二FPGA的备用FPGA，在备用状态时，与所述第二FPGA的工作状态保持热备同步。

根据本申请实施例的另一方面，还提供了一种存储介质，该存储介质包括存储的程序，程序运行时执行上述系统中的步骤。

根据本申请实施例的另一方面，还提供了一种电子设备，包括处理器、通信接口、存储器和通信总线，其中，处理器，通信接口，存储器通过通信总线完成相互间的通信；其中：存储器，用于存放计算机程序；处理器，用于通过运行存储器上所存放的程序来执行上述系统中的步骤。

本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述系统中的步骤。

通过本发明，包括双CPU和双FPGA，第一CPU，用于向第一FPGA发送轨道交通数据的第一表决帧；第一FPGA，与所述第一CPU和第二FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；第二CPU，与第二FPGA连接，用于向所述第二FPGA发送轨道交通数据的第二表决帧；第二FPGA，与所述第二CPU和所述第一FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自所述第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果，CPU只需要将表决帧发送到对应的FPGA，复杂的表决流程和表决算法由FPGA完成，极大地缓解了整个系统对CPU的性能需求，从而提升了系统的整体性能，解决了相关技术中CPU表决效率低的技术问题，相比于CPU，FPGA出色的并行计算能力以及对时间的精确控制能力，可以更高效的实现表决算法，提高了表决的效率，从而提高了表决速度，增强了列控系统响应时效和整体安全性。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种轨道交通数据的表决系统的结构图；

图2是本发明实施例二乘二取二架构下的表决系统示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。

实施例1

在本实施例中提供了一种轨道交通数据的表决系统，图1是根据本发明实施例的一种轨道交通数据的表决系统的结构图，可以应用在列控系统表决的场景中，如图1所示，该系统包括：

第一CPU10，用于向第一FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)发送轨道交通数据的第一表决帧；

系统待表决的数据以帧为单位从CPU传输至FPGA，待表决的数据可以是业务数据(如列车运行方向、列车运行站点、系统时间等)，控制信号(如加速、减速、制动)等。

第一FPGA12，与第一CPU和第二FPGA连接，用于接收来自第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据第一表决帧和第二表决帧生成第一表决结果；

FPGA承担了CPU的部分运算、传输工作，缓解了系统对CPU的性能需求。

第二CPU14，与第二FPGA连接，用于向第二FPGA发送轨道交通数据的第二表决帧；

第二FPGA16，与第二CPU和第一FPGA连接，用于接收来自第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据第一表决帧和第二表决帧生成第二表决结果。

通过上述系统，包括双CPU和双FPGA，第一CPU，用于向第一FPGA发送轨道交通数据的第一表决帧；第一FPGA，与所述第一CPU和第二FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；第二CPU，与第二FPGA连接，用于向所述第二FPGA发送轨道交通数据的第二表决帧；第二FPGA，与所述第二CPU和所述第一FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自所述第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果，CPU只需要将表决帧发送到对应的FPGA，复杂的表决流程和表决算法由FPGA完成，极大地缓解了整个系统对CPU的性能需求，从而提升了系统的整体性能，解决了相关技术中CPU表决效率低的技术问题，相比于CPU，FPGA出色的并行计算能力以及对时间的精确控制能力，可以更高效的实现表决算法，提高了表决的效率，从而提高了表决速度，增强了列控系统响应时效和整体安全性。

在本实施例中，系统还包括：第三CPU，为第一CPU的备用CPU；第三FPGA，为第一FPGA的备用FPGA，在备用状态时，与第一FPGA的工作状态保持热备同步；第四CPU，为第二CPU的备用CPU；第四FPGA，为第二FPGA的备用FPGA，在备用状态时，与第二FPGA的工作状态保持热备同步。

图2是本发明实施例二乘二取二架构下的表决系统示意图，二乘二取二架构下的表决系统分为主系和备系，主系与备系在硬件结构上完全能相同，均采用二取二冗余设计，主系包括：CPU_0(第一CPU)、CPU_1(第二CPU)、FPGA_0(第一FPGA)、FPGA_1(第二FPGA)、与逻辑模块等，对应的，备系包括：CPU_2(第三CPU)、CPU_3(第四CPU)、FPGA_2(第三FPGA)、FPGA_3(第四FPGA)、与逻辑模块等。在同一系，两个FPGA通过隔离通道进行数据交互，构成FPGA表决模块，两系之间通过局域网进行FPGA表决模块间的数据同步。在正常运行时，主系处于工作状态，备系处在热备状态，当主系发生故障时，备系立刻取代主系，进行主备切换。

以FPGA_0为例，包括:PORT_0(传输接口)，LAN_0、LAN_1、LAN_2、LAN_3，其中，LAN_2和LAN_3负责与备系进行同步，使备系保持与主系相同的工作状态，当主系因为各种原因发生故障时，备系可以无间隙的替代主系。CPU_0与FPGA间的PORT_0可以是局域网，也可以是片外总线，也可以是片内总线，或者是其他形式的传输链路，可以包含中断信号；LAN_0、LAN_1、LAN_2、LAN_3可以是任意协议的局域网。

在本实施例中，第一FPGA与第二FPGA的功能结构相同，在此以第一FPGA为例进行说明，在本实施例的一个实施方式中，第一FPGA包括：传输接口，与第一CPU连接，用于将第一CPU传输的第一表决帧发送到ID管理模块；ID管理模块，与传输接口、可靠传输模块、以及表决算法模块连接，用于对第一表决帧配置ID号，并将配置完成后的第一表决帧输入至可靠传输模块和表决算法模块；可靠传输模块，与第二FPGA连接，用于将第一表决帧输出至第二FPGA，并接收第二FPGA传输的来自第二CPU的第二表决帧，将第二表决帧传输至表决算法模块；表决算法模块，根据第一表决帧和第二表决帧生成第一表决结果。

可选的，第一FPGA还包括：表决结果缓存模块，与表决算法模块连接，用于接收表决算法模块输出的第一表决结果，并存储第一表决结果；局域网口，与表决结果缓存模块连接，用于向外部端口冗余输出第一表决结果。

在本实施例方式中，第一CPU为CPU_0、第二CPU为CPU_1、第一FPGA为FPGA_0、第二FPGA为FPGA_1，CPU_0/CPU_1将需要表决的表决帧通过接口PORT_0/PORT_1发送到ID管理模块，ID管理模块会给该帧附上一个ID号，添加了ID号的表决帧同时输入到可靠传输模块和表决算法模块，可靠传输模块将该帧输出到对向FPGA，表决算法模块将来自ID管理模块和可靠传输模块的表决帧进行表决，并将表决结果输出到表决结果缓存模块，表决结果将通过LAN_0和LAN_1冗余输出。

可靠传输模块用于实现FPGA间的数据交互，该模块可以是HDLC协议的串口传输，也可以是能实现可靠传输(有差错控制、流控能力)的其他协议接口。

在一个示例中，表决算法模块还用于：判断第一表决帧和第二表决帧的ID号是否相同；若第一表决帧和第二表决帧的ID号相同，基于预设表决算法对第一表决帧和第二表决帧进行表决；若表决通过，基于第一表决帧或第二表决帧生成表决通过的第一表决结果，若表决失败，生成错误标志帧，将错误标志帧确定为第一表决结果。

表决算法模块会对相同ID号的两帧数据进行表决，该模块会根据表决帧的不同类型采用不同的表决算法。比如对列车运行方向的表决，必须完全一致才认定为表决通过；对列车运行速度的表决，速度差在一定范围内就认定表决通过。如果表决通过，则会将表决帧输出到表决结果缓存模块，然后通过LAN_0和LAN_1冗余输出。如果表决失败，则输出错误标志帧，错误标志帧会标志出被表决帧的相关信息，包括但不限于ID号、被表决帧长度、表决失败原因等。

在一些场景中，表决算法模块还用于：判断第一表决帧是否为编码数据；若第一表决帧为编码数据，对第一表决帧进行解码校验；若校验错误，确定表决失败，并生成用于表征编码错误的第一表决结果。

CPU输出到FPGA的表决帧可以是CRC编码或其他编码格式的编码数据，如果表决帧包含CRC编码或其他编码，表决算法模块首先会对其进行校验，如果校验错误，则对应ID的表决结果必定是失败的，对外输出的表决结果会标定表决失败原因为表决帧编码错误。表决结果的输出也可以进行CRC编码或其他编码，表决算法模块会将表决结果进行编码后再输出到表决结果缓存模块。

在本实施例中，第一CPU还用于，从第一FPGA读取表决信息，其中，表决信息包括：第一FPGA已经表决的帧数量、表决帧的表决结果、表决失败原因。

第一CPU可以通过PORT_0读取表决信息，表决信息包括但不限于FPGA已经表决的帧数量、表决帧是否成功、表决失败原因等信息。从而CPU与FPGA之间的实现信息交互和回传。

可选的，第一CPU还用于：在向第一FPGA发送第一表决帧之前，查询第一FPGA是否存在空闲的ID号；若第一FPGA存在空闲的ID号，确定向第一FPGA发送第一表决帧，若第一FPGA不存在空闲的ID号，拒绝向第一FPGA发送第一表决帧。

第一CPU在发送表决帧前，应当通过PORT_0接口查看当前是否有空闲的ID，有空闲的ID才能发送表决帧，从而保证表决帧的表决速度。ID由ID管理模块进行管理，ID用于标志不同的表决帧，这样可以实现对多个表决帧独立进行表决，而不会导致混乱。

在本实施例的一些实施场景中，系统还包括与逻辑模块，与第一FPGA和第二FPGA连接，第一FPGA还包括第一控制输出模块，用于将第一FPGA的第一表决结果传输至与逻辑模块，第二FPGA还包括第二控制输出模块，用于将第二FPGA的第二表决结果传输至与逻辑模块，与逻辑模块用于对第一表决结果和第二表决结果进行逻辑与操作，在第一表决结果和第二表决结果均为表决成功的表决结果时，基于第一表决结果和第二表决结果对外输出有效的控制信号。

在列车运动控制的表决场景中，表决模块会参与到列车的运行控制，第一CPU/第二CPU分别向第一FPGA/第二FPGA以表决帧的形式发出控制指令，当表决通过后，控制输出模块输出控制信号到与逻辑模块，与逻辑模块对控制信号进行逻辑与操作，即当两个控制信号都有效才输出有效的对外控制信号；如果某个FPGA或者两个FPGA表决失败，由于与逻辑模块的保护作用，不会输出有效的对外控制信号。控制输出模块输出的控制信号可以是高低电平、不同宽度的脉冲、不同频率的PWM(Pulse Width Modulation，脉宽调制)波或其他类型的信号。

可选的，所述与逻辑模块还用于：判断所述第一表决帧和所述第二表决帧是否为指定类型的表决帧；若所述第一表决帧和所述第二表决帧为指定类型的表决帧，在所述第一表决结果或所述第二表决结果为表决错误的表决结果时，生成应急控制信号。

当特定类型的表决帧发生表决错误时，对外控制模块也会输出特定的控制信号，实现对列车进行一些紧急处理，应急控制信号如紧急制动、关闭某个电源等操作的控制信号。

本实施例的方案在列控系统的二乘二取二架构提供了一种以FPGA实现双CPU间的数据表决的方案。

采用本实施例的方案，使用FPGA实现多CPU间的数据表决，CPU只需要将表决帧发送到FPGA，复杂的表决流程和表决算法由FPGA完成，极大地缓解了系统对CPU的性能需求，从而提升了系统的整体性能；相比于CPU，FPGA出色的并行计算能力以及对时间的精确控制能力，可以更高效的实现表决算法，提高了表决的效率，增强了列控系统的整体安全性。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种轨道交通数据的表决系统，其特征在于，所述系统包括：

第一CPU，用于向第一FPGA发送轨道交通数据的第一表决帧；

第一FPGA，与所述第一CPU和第二FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；

第二CPU，与第二FPGA连接，用于向所述第二FPGA发送轨道交通数据的第二表决帧；

第二FPGA，与所述第二CPU和所述第一FPGA连接，用于接收来自所述第一CPU的第一表决帧和来自所述第二CPU的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果。

2.根据权利要求1所述的系统，其特征在于，所述第一FPGA包括：

传输接口，与所述第一CPU连接，用于将所述第一CPU传输的第一表决帧发送到ID管理模块；

所述ID管理模块，与所述传输接口、可靠传输模块、以及表决算法模块连接，用于对所述第一表决帧配置ID号，并将配置完成后的第一表决帧输入至所述可靠传输模块和所述表决算法模块；

所述可靠传输模块，与所述第二FPGA连接，用于将所述第一表决帧输出至所述第二FPGA，并接收所述第二FPGA传输的来自所述第二CPU的第二表决帧，将所述第二表决帧传输至所述表决算法模块；

所述表决算法模块，根据所述第一表决帧和所述第二表决帧生成第一表决结果。

3.根据权利要求2所述的系统，其特征在于，所述第一FPGA还包括：

表决结果缓存模块，与所述表决算法模块连接，用于接收所述表决算法模块输出的第一表决结果，并存储所述第一表决结果；

局域网口，与所述表决结果缓存模块连接，用于向外部端口冗余输出所述第一表决结果。

4.根据权利要求2所述的系统，其特征在于，所述表决算法模块还用于：

判断所述第一表决帧和所述第二表决帧的ID号是否相同；若所述第一表决帧和所述第二表决帧的ID号相同，基于预设表决算法对所述第一表决帧和所述第二表决帧进行表决；若表决通过，基于所述第一表决帧或所述第二表决帧生成表决通过的第一表决结果，若表决失败，生成错误标志帧，将所述错误标志帧确定为第一表决结果。

5.根据权利要求4所述的系统，其特征在于，所述表决算法模块还用于：

判断所述第一表决帧是否为编码数据；若所述第一表决帧为编码数据，对所述第一表决帧进行解码校验；若校验错误，确定表决失败，并生成用于表征编码错误的第一表决结果。

6.根据权利要求1所述的系统，其特征在于，所述第一CPU还用于，从所述第一FPGA读取表决信息，其中，所述表决信息包括：所述第一FPGA已经表决的帧数量、表决帧的表决结果、表决失败原因。

7.根据权利要求1所述的系统，其特征在于，所述第一CPU还用于：

在向第一FPGA发送所述第一表决帧之前，查询所述第一FPGA是否存在空闲的ID号；若所述第一FPGA存在空闲的ID号，确定向第一FPGA发送所述第一表决帧，若所述第一FPGA不存在空闲的ID号，拒绝向第一FPGA发送所述第一表决帧。

8.根据权利要求1所述的系统，其特征在于，所述系统还包括与逻辑模块，与所述第一FPGA和所述第二FPGA连接，所述第一FPGA还包括第一控制输出模块，用于将所述第一FPGA的第一表决结果传输至所述与逻辑模块，所述第二FPGA还包括第二控制输出模块，用于将所述第二FPGA的第二表决结果传输至所述与逻辑模块，所述与逻辑模块用于对所述第一表决结果和所述第二表决结果进行逻辑与操作，在所述第一表决结果和所述第二表决结果均为表决成功的表决结果时，基于所述第一表决结果和所述第二表决结果对外输出有效的控制信号。

9.根据权利要求8所述的系统，其特征在于，所述与逻辑模块还用于：判断所述第一表决帧和所述第二表决帧是否为指定类型的表决帧；若所述第一表决帧和所述第二表决帧为指定类型的表决帧，在所述第一表决结果或所述第二表决结果为表决错误的表决结果时，生成应急控制信号。

10.根据权利要求1所述的系统，其特征在于，所述系统还包括：

第三CPU，为所述第一CPU的备用CPU；

第三FPGA，为所述第一FPGA的备用FPGA，在备用状态时，与所述第一FPGA的工作状态保持热备同步；

第四CPU，为所述第二CPU的备用CPU；

第四FPGA，为所述第二FPGA的备用FPGA，在备用状态时，与所述第二FPGA的工作状态保持热备同步。